JPH01131918A

JPH01131918A - Ａｄ変換器

Info

Publication number: JPH01131918A
Application number: JP62290319A
Authority: JP
Inventors: Kenji Maio; 健二麻殖生; Masao Hotta; 正生堀田; Shigeru Watanabe; 茂渡辺
Original assignee: Hitachi Denshi KK; Hitachi Ltd
Current assignee: Hitachi Denshi KK; Hitachi Ltd
Priority date: 1987-11-17
Filing date: 1987-11-17
Publication date: 1989-05-24
Also published as: US4937579A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は，波形記憶装置やディジタル・オシロスコープ
において，アナログ信号をディジタル信号に変換するＡ
Ｄ変換器に関し、特に、高周波領域まで使用でき、高速
、かつ高分解能のＡＤ変換器に関する。

〔従来技術〕

従来、ディジタル・オシロスコープやディジタル波形記
憶装置等では１例えば特開昭５９−３７７３０号公報に
記載されているように、入力アナログ信号をＡＤ変換器
（以下ＡＤＣと略す）でディジタル化して、そのディジ
タルデータをメモリに高速で記憶し、その後、メモリか
ら記憶データをマイクロプロセッサ等に取込んで信号処
理を行い、ブラウン管面上等に表示している。

この場合、使用されるＡＤＣは通常、単一の超高速ＡＤ
Ｃである。

〔発明が解決しようとする問題点〕

上記従来技術では、一般に入力アナログ信号周波数（ｆ
ｉｎ）、およびサンプリング周波数（ｆ８）がある値を
超えると、変換動作に遅れを生じて誤ったディジタルコ
ードを出力する。この現象はビット欠け、あるいはミス
コードと呼ばれる。

また、ビット欠けはＡＤＣの分解能が高い程、低周波数
で生じる。

例えば、４ビツトＡＤＣのｆ、が５００メガサンプル／
秒（Ｍｓｐｓ）であっても、８ビツトＡＤＣでは２００
　Ｍｓｐｓ程度である。

このように、ビット欠けのため、入力信号周波数（ｆｉ
ｎ）、およびサンプリング周波数（ｆ、）が制限され、
ＡＤＣの高速性能を十分引出せないという問題があった
。

本発明の目的は、このような問題点を改善し、高周波領
域で使用でき、高速、かつ高分解能のＡＤＣを提供する
ことにある。

〔問題を解決するための手段〕

上記目的を達成するため、本発明のＡＤＣは、アナログ
信号をディジタル化するＡＤ変換回路、ディジタルデー
タを記憶するメモリ、ディジタルデータを演算処理して
出力するＣＰＵ、および。

ＡＤ変換回路とメモリを制御するクロック信号を発生す
るタイミングジェネレータを備えたＡＤＣにおいて、低
周波領域用の高精度・低速のＡＤ変換回路、および高周
波領域用の低精度・高速のＡＤ変換回路を備え、アナロ
グ信号をそれらのＡＤ変換回路に並列に入力して上記ク
ロック信号により同時にそれらのＡＤ変換回路を制御し
、ＣＰＵによる比較の結果、高精度・低速ＡＤ変換回路
により得たデータが所定の範囲内にない場合、つまり、
ビット欠けを生じた場合には、低精度・高速のＡＤ変換
回路のディジタルデータを使用することに特徴がある。

また、上記ＡＤＣには、複数のディジタルデータを比較
する手段（ディジタル比較器）、ディジタルデータを演
算する手段（加算器）、および、その比較結果によりデ
ィジタルデータの中の１個を選択する手段（論理回路）
を備えたことに特徴がある。

〔作用〕

本発明においては、高分解能ＡＤＣと高速ＡＤＣに対し
て、並列にアナログ入力信号が印加され、各ＡＤＣが出
力したディジタルデータは各々のメモリに記憶される。

それらの記憶データは順次、マイクロプロセッサ、ある
いは専用の信号処理回路に取込まれ、高分解能ＡＤＣの
出力データが大きなビット欠けを生じているか否かを検
出するため、高速ＡＤＣの出力データと比較される。

その結果、ビット欠けを生じていなければ、高分解能Ａ
ＤＣの値を選択・出力し、また、ビット欠けを生じてい
れば、高速ＡＤＣの値を選択・出力する。

従って、低周波領域では高分解能データが得られ、高周
波領域では低分解能であるが、ビット欠けのないデータ
が得られる。

一般に、オシロスコープ等の波形表示装置において、信
号の変化が少い領域では高分解能が要求されるが、変化
が急俊な領域では分解能がある程度低くても許容される
ため、ディジタル・オシロスコープ等に適した高速・高
分解能のＡＤＣを実現できる。

〔実施例〕

以下、本発明の一実施例を図面により説明する。

第１図は１本発明の第１の実施例におけるＡＤＣの構成
図、第２図は本発明の第１の実施例におけるＣＰＵの演
算処理の説明図である。

本実施例のＡＤＣは、第１図のように、８ビツトＡＤＣ
２１，４ビツトＡＤＣ２２、メモリ３１゜３２、タイミ
ング・ジェネレータ７、ＤＡ変換器（以下ＤＡＣと略す
）５、ＣＲＴ６．およびＣＰＵ４を備える。

この８ビツトＡＤＣ２１は高精度、低速であり、４ビツ
トＡＤＣ２２は低精度、高速である。

このような構成により、端子１に印加されたアナログ入
力信号は高精度、低速の８ビツトＡＤＣ２１、および低
精度、高速の４ビツトＡＤＣ２２の両方に同時に印加さ
れる。

また、これらのＡＤＣ２１，２２はタイミング・ジェネ
レータ７により作成したサンプリング・クロック信号７
１により、同時にＡＤ変換動作を実行する。こうして得
られた各ディジタル量はメモリ３１、およびメモリ３２
にクロック信号７２により高速に読み込まれる。

その後、メモリ３１．３２に読み込まれたディジタル量
は、低速でＣＰＵ４（演算要素）に読み込まれて演算処
理が行われてから出力され、ＤＡＣ５を介してアナログ
量に変換されてＣＲＴ６に入力信号波形として表示され
る。

なお、ＣＰＵ４で行われる演算処理については、まず、
メモリ３１．３２から読み込んだ各データ３３．３４を
比較する。

このデータ３３が低周波入力信号、あるいは低周波サン
プリング・クロックである場合、正確な８ビツトデータ
を出力する。しかし、高周波になると誤差が大きくなり
、４ビット精度以下に劣化する。

一方、データ３４は高周波まで４ビット精度を維持する
ことができる。

特に、本実施例ではデータ３３の値がデータ３４の値の
±１／２ＬＳＢの範囲内の場合にはデータ３３の値を使
用し、その範囲外の場合にはデータ３４の値を使用する
。

なお、ＬＳＢは最小量子化単位であり、この場合は第４
ビツト目に対する単位で、ＬＬＳＢに相当する入力アナ
ログ電圧は、１／２４×フルスケール入力電圧である。

具体的な演算処理については、第２図のように、例えば
データ３４の値が最上位ビット（以下ＭＳＢと略す）か
ら順に１１０１であり、データ３３の値は１１０１０１
１１　カら１１００１０００（７）範囲（データ３４の
±１／２ＬＳＢ範囲内）にある場合、データ３３の８ビ
ツトデータを使用する。

また、データ３３の値がその範囲外にある場合には、デ
ータ３４の４ビツトデータを使用する。

なお、データ３３の８ビツトの重みについては、ＭＳＢ
から順に、８ＬＳＢ、４ＬＳＢ、２ＬＳＢ。

ＩＬｓＢ、１／２ＬＳＢ、１／４ＬＳＢ、１／８ＬＳＢ
、１／１６ＬＳＢであり、ＩＬＳＢが立つか否かのしき
い値として、１／２ＬＳＢを採用する。

つまり、例えばデータ３４の値が１１０１である場合、
その入力アナログ電圧は１３ＬＳＢで示され、同様に、
データ３４の値が１１０１１０００の場合は１３１八Ｌ
ＳＢ、１１０１０１１１の場合は１３７／２．　ＬＳ　
Ｂ、１１０１００００の場合は１３ＬＳＢ、１１００１
０００の場合は１２１／２ＬＳＢ、１１００００００の
場合には１２ＬＳＢで示される。この場合、データ３３
の値が１１０１０１１１．１１０１００００、および１
１００１０００では、データ３４の１１０１における１
３±１／、ＬＳＨの範囲内であるため、高精度のデータ
３３の値を使用する。

このように、低周波から高周波まで、大きなビット欠け
を生じることなく、ＡＤ変換を実行することが可能であ
る。

第３図は１本発明の第２の実施例におけるＡＤＣの構成
図である。

本実施例のＡＤＣは、ＤＡＣ５、ＣＲＴ６、タイミング
・ジェネレータ７．８ビットＡＤＣ２］、。

４ビツトＡＤＣ２２、メモリ３１，３２、ディジタル比
較器８１，８２、加算器８３，８４、論理回路８５、お
よびディジタル・スイッチ８６を備える。

また、本実施例では、第１の実施例におけるＣＰＵ４の
動作を専用ハードウェア（ディジタル比較器８１，８２
、加算器８３．８４、論理回路８５、ディジタル・スイ
ッチ８６）で行うことにより、より高速な演算処理が可
能である。

すなわち、データ３４は加算器８３．８４により、＋１
／２ＬＳＢ、および−１／２ＬＳＢが加算され、ディジ
タル比較器８１．８２においてデータ３３と比較される
。

その結果、データ３３がデータ３４の±１／２ＬＳＢの
範囲内である場合、論理回路８５がらの出力によりディ
ジタル・スイッチ８６をデータ３３の側へ倒し、また、
範囲外の場合には、データ３４の側へ倒すように制御す
る。

このように、第１の実施例に比べ、構成は複雑になるが
、演算処理を高速に実行することができる。

なお、これらの実施例では、ＡＤＣの分解能を８ビツト
、および４ビツトとしたが、任意の性能のＡＤＣを使用
しても同様の効果を得ることができる。

また、データの比較レベルとして±１／２ＬＳＢを使用
したが、任意の範囲を使用することが可能である。

また、２個のＡＤＣを使用したが、３個以上を使用する
ことにより、それぞれのＡＤＣに周波数範囲を分担して
受は持たせることもできる。

さらに、第２の実施例ではハードウェアで構成された演
算回路をＡＤＣの後段に設置し、ディジタル・スイッチ
の出力をメモリに送る方法も考えられる。この場合、メ
モリが１系統になるため、構成を簡略化することができ
る。

〔発明の効果〕

本発明によれば、性能が異なる複数個の安価なＡＤＣを
使用することにより、見かけ上、高速、かつ高精度のＡ
ＤＣを実現できるため、性能、および経済性が向上する
。

【図面の簡単な説明】

第１図は本発明の第１の実施例におけるＡＤ変換器（Ａ
ＤＣ）の構成図、第２図は本発明の第１の実施例におけ
るＣＰＵの演算処理の説明図、第３図は本発明の第２の
実施例におけるＡＤ変換器（ＡＤＣ）の構成図である。４：ＣＰＵ、５：ＤＡＣ，６：ＣＲＴ、７：タイミング
・ジェネレータ、２１：８ビツトＡＤＣ。２２：４ビットＡＤＣ，３１，３２：メモリ、３３゜３
４：データ、７１：サンプリング・クロック信号、７２
：クロック信号、８１，８２：ディジタル比較器、８３
．８４：加算器、８５：論理回路。８６：ディジタル・スイッチ、ＭＳＢ：最上位ビット、
ＬＳＢ：最小量子化単位。

Claims

【特許請求の範囲】１、アナログ信号をディジタル化するＡＤ変換回路、該
ディジタルデータを記憶する手段、該ディジタルデータ
を演算処理して出力する手段、および、該ＡＤ変換回路
と該記憶手段を制御するクロック信号を発生する手段を
備えたＡＤ変換器において、上記ＡＤ変換回路には、精
度、および速度が異なる複数のＡＤ変換回路を備え、ア
ナログ信号を該複数のＡＤ変換器に並列に入力し、上記
演算処理手段により、該複数のＡＤ変換回路が出力した
ディジタルデータの値を比較し、該比較結果により、該
ディジタルデータの中の１個を選択して出力することを
特徴とするＡＤ変換回路。２、上記ＡＤ変換器には、高精度、かつ低速のＡＤ変換
回路と低精度、かつ高速のＡＤ変換回路とを備え、上記
演算処理手段による比較の結果、該低精度・高速ＡＤ変
換回路により得たデータの値が、該高精度・低速ＡＤ変
換回路により得たデータの所定の範囲内にある場合は、
該高精度・低速ＡＤ変換回路により得たデータを使用し
、該高精度・低速ＡＤ変換回路により得たデータの該所
定範囲内にない場合には、該低精度・高速ＡＤ変換回路
により得たデータを使用することを特徴とする上記特許
請求範囲第１項記載のＡＤ変換装置。３、上記演算処理手段には、複数のディジタルデータを
比較する手段、該ディジタルデータを演算する手段、お
よび、該比較結果により該ディジタルデータの中の１個
を選択する手段を備えたことを特徴とする上記特許請求
範囲第１項記載のＡＤ変換装置。