JPH03159320A - アナログ―ディジタル変換器 - Google Patents
アナログ―ディジタル変換器Info
- Publication number
- JPH03159320A JPH03159320A JP30052789A JP30052789A JPH03159320A JP H03159320 A JPH03159320 A JP H03159320A JP 30052789 A JP30052789 A JP 30052789A JP 30052789 A JP30052789 A JP 30052789A JP H03159320 A JPH03159320 A JP H03159320A
- Authority
- JP
- Japan
- Prior art keywords
- conversion
- predicted
- analog
- bits
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000006243 chemical reaction Methods 0.000 title claims abstract description 63
- 238000000034 method Methods 0.000 title claims description 6
- 238000012545 processing Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 9
- 239000008186 active pharmaceutical agent Substances 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はアナログ量を１ビットずつディジタル量に変
換する逐次比較型のアナ口グーディジクル変換方法及び
変換器に関する。
換する逐次比較型のアナ口グーディジクル変換方法及び
変換器に関する。
第３図は従来の逐次比較型のアナログ−ディジタル（以
下＾／Ｄという）変換器の構戒を示すブロック図である
。図において３は外部から入力されたアナログ量たる入
力電圧ＶＩＮと後述する基準電圧発生回路２にて生成さ
れた基準電圧Ｖ．ｆとの大小を判定するコンパレータで
ある。該コンパレータ３は大小判定結果に応して例えば
Ｖ ，．＞ Ｖ，，，のときに“Ｈ”となる判定信号Ｃ
Ｓを出力する。判定信号ＣＳは逐次比較制御部５に与え
られ、そこで変換値保持部６に比較信号ＣＳの“Ｈ”，
“Ｌ“に従い制御信号ＣＴを出力する。
下＾／Ｄという）変換器の構戒を示すブロック図である
。図において３は外部から入力されたアナログ量たる入
力電圧ＶＩＮと後述する基準電圧発生回路２にて生成さ
れた基準電圧Ｖ．ｆとの大小を判定するコンパレータで
ある。該コンパレータ３は大小判定結果に応して例えば
Ｖ ，．＞ Ｖ，，，のときに“Ｈ”となる判定信号Ｃ
Ｓを出力する。判定信号ＣＳは逐次比較制御部５に与え
られ、そこで変換値保持部６に比較信号ＣＳの“Ｈ”，
“Ｌ“に従い制御信号ＣＴを出力する。
変換値保持部６は制御信号ＣＴに基づき逐次比較による
変換結果を確定し、格納すると共に、変換途中はＭＳＢ
から順に変換途中のデータＯＳを確定し、保持するもの
であり、そのデータＤＳは基準電圧発生回路２に与えら
れると共に、最終変換結果ＯＦは外部に出力される。な
お、データＯＳは最初、Ａ／Ｄ変換器の分解能に応じた
値がセットされており、その最上位ビットだけが“１”
となる値を保持している．基準電圧発生回路２はデータ
ＤＳに従い、基準電圧Ｖ ｒａｔを発生する。発生され
る基準電圧Ｖ ｅａｔは例えば８ビットの分解能の＾／
Ｄ変換器の場合 となる。８ビットの場合、最初にデータＤＳは（１２８
＝“１０００００００”）にセットされ、Ｖ，．， ＝
２．５ Ｖがコンパレータ３に出力される． 次に従来のＡ／Ｄ変換器の動作について説明する。
変換結果を確定し、格納すると共に、変換途中はＭＳＢ
から順に変換途中のデータＯＳを確定し、保持するもの
であり、そのデータＤＳは基準電圧発生回路２に与えら
れると共に、最終変換結果ＯＦは外部に出力される。な
お、データＯＳは最初、Ａ／Ｄ変換器の分解能に応じた
値がセットされており、その最上位ビットだけが“１”
となる値を保持している．基準電圧発生回路２はデータ
ＤＳに従い、基準電圧Ｖ ｒａｔを発生する。発生され
る基準電圧Ｖ ｅａｔは例えば８ビットの分解能の＾／
Ｄ変換器の場合 となる。８ビットの場合、最初にデータＤＳは（１２８
＝“１０００００００”）にセットされ、Ｖ，．， ＝
２．５ Ｖがコンパレータ３に出力される． 次に従来のＡ／Ｄ変換器の動作について説明する。
第４図はその動作を説明する図であり、ここでは説明を
平易化するため３ビットの変換例を示している．最初デ
ータＤＳは″１００′″＝４にセットされており、外部
基準電圧を５ｖとすると基準電圧Ｖ ｒａｆは５Ｘ４／
２’ ＝２．５ Ｖにセットされ、それと入力電圧ＶＩ
Ｎとが大小判定される。ＶＩＭ≧Ｖ ｒａｆのときはデ
ータロＳが“１１０”にセットされ、新たにＶ ｒｅｆ
＝３．７５Ｖが生威されル． ！．タＶ＋ｗ＜Ｌａｙ
ノトキはデータＯＳが“０１０”にセットされ、新たに
Ｖ ｒａｆ＝１．２５Ｖが生成される。これによりＭＳ
Ｂが“１″又は“Ｏ”に決定される。同様に他の２ビッ
トが逐次比較されて３ビットのディジタル値が決定され
る。
平易化するため３ビットの変換例を示している．最初デ
ータＤＳは″１００′″＝４にセットされており、外部
基準電圧を５ｖとすると基準電圧Ｖ ｒａｆは５Ｘ４／
２’ ＝２．５ Ｖにセットされ、それと入力電圧ＶＩ
Ｎとが大小判定される。ＶＩＭ≧Ｖ ｒａｆのときはデ
ータロＳが“１１０”にセットされ、新たにＶ ｒｅｆ
＝３．７５Ｖが生威されル． ！．タＶ＋ｗ＜Ｌａｙ
ノトキはデータＯＳが“０１０”にセットされ、新たに
Ｖ ｒａｆ＝１．２５Ｖが生成される。これによりＭＳ
Ｂが“１″又は“Ｏ”に決定される。同様に他の２ビッ
トが逐次比較されて３ビットのディジタル値が決定され
る。
逐次変換型のＡ／Ｄ変換器では必ずＭＳＢから１ビット
ずつの変換を行うため、１ビットの変換時間、即ち１回
の大小判定時間をａμ秒とするとｎビットのＡ／Ｄ変換
時間はａＸｎμ秒必要となる。
ずつの変換を行うため、１ビットの変換時間、即ち１回
の大小判定時間をａμ秒とするとｎビットのＡ／Ｄ変換
時間はａＸｎμ秒必要となる。
この変換時間を高速化するものとして並列比較型のＡ／
Ｄ変換器がある。第５図は従来の並列比較型のＡ／Ｄ変
換器の構威を示すブロック図であり、３ビットのＡ／Ｄ
変換器を示している。図において３０〜３７はコンバレ
ー夕であり、基準電圧発生回路２から出力された基準電
圧ｖ．．。，。〜Ｖ Ｆ＠ｆ？が各別に与えられており
、それと入力電圧ＶＩＮとを各別に比較する。判定結果
はエンコーダ４に与えられ、判定結果に基づき変換結果
を生成する。なおコンバレータ３０にはコード“０００
”に対応した基準電圧Ｖ ｒａｆ。が、コンパレータ３
１にはコード″００１” ・・・コンパレータ３７に
はコード“１１１”に対応した基準電圧Ｖ Ｐａｆ’Ｔ
が供給されている。
Ｄ変換器がある。第５図は従来の並列比較型のＡ／Ｄ変
換器の構威を示すブロック図であり、３ビットのＡ／Ｄ
変換器を示している。図において３０〜３７はコンバレ
ー夕であり、基準電圧発生回路２から出力された基準電
圧ｖ．．。，。〜Ｖ Ｆ＠ｆ？が各別に与えられており
、それと入力電圧ＶＩＮとを各別に比較する。判定結果
はエンコーダ４に与えられ、判定結果に基づき変換結果
を生成する。なおコンバレータ３０にはコード“０００
”に対応した基準電圧Ｖ ｒａｆ。が、コンパレータ３
１にはコード″００１” ・・・コンパレータ３７に
はコード“１１１”に対応した基準電圧Ｖ Ｐａｆ’Ｔ
が供給されている。
並列比較型のＡ／Ｄ変換器では１回の判定時間をａμ秒
とすると並列処理で判定するので、ｎビットのＡ／Ｄ変
換時間もａμ秒となりＡ／Ｄ変換処理が高速化する． 〔発明が解決しようとする課題〕 しかしながら並列比較型の＾／Ｄ変換器ではコンパレー
夕が分解能の数（２” ）だけ必要であり、ハードウェ
ア量が多くなり、Ａ／Ｄ変換器の価格上昇を招来する．
また逐次比較型のＡ／Ｄ変換器はコンパレータは１つと
少なくてよいが、変換に長時間を要するという問題があ
った。
とすると並列処理で判定するので、ｎビットのＡ／Ｄ変
換時間もａμ秒となりＡ／Ｄ変換処理が高速化する． 〔発明が解決しようとする課題〕 しかしながら並列比較型の＾／Ｄ変換器ではコンパレー
夕が分解能の数（２” ）だけ必要であり、ハードウェ
ア量が多くなり、Ａ／Ｄ変換器の価格上昇を招来する．
また逐次比較型のＡ／Ｄ変換器はコンパレータは１つと
少なくてよいが、変換に長時間を要するという問題があ
った。
この発明はこのような問題を解決するためになされたも
のであり、前回変換値に基づき今回の変換値を予測し、
下位ｍビットのみを逐次変換することにより、ハードウ
ェア量が少なく、変換時間を短縮させたＡ／Ｄ変換器を
得ることを目的にする。
のであり、前回変換値に基づき今回の変換値を予測し、
下位ｍビットのみを逐次変換することにより、ハードウ
ェア量が少なく、変換時間を短縮させたＡ／Ｄ変換器を
得ることを目的にする。
この発明に係るＡ／Ｄ変換方法は、先に変換されたディ
シ゛タル量の上位（ｎ−ｍ）ビットを用い、下位ｍビッ
トを逐次変換するものであり、この発明に係るＡ／Ｄ変
換器は先に変換されたディジタル値から、その下位ｍビ
ットをＯにした第１予測値と、それに２ｍを加算した第
２予測値とを生成する予測値生成手段と、それらに基づ
く第１及び第２予測アナログ量と入力されたアナログ量
とを比較する手段とを設け、入力されたアナログ量が第
１予測アナログ量より大きく、第２予測アナログ量より
小さいとき、下位ｍビットから逐次変換するようにした
ものである。
シ゛タル量の上位（ｎ−ｍ）ビットを用い、下位ｍビッ
トを逐次変換するものであり、この発明に係るＡ／Ｄ変
換器は先に変換されたディジタル値から、その下位ｍビ
ットをＯにした第１予測値と、それに２ｍを加算した第
２予測値とを生成する予測値生成手段と、それらに基づ
く第１及び第２予測アナログ量と入力されたアナログ量
とを比較する手段とを設け、入力されたアナログ量が第
１予測アナログ量より大きく、第２予測アナログ量より
小さいとき、下位ｍビットから逐次変換するようにした
ものである。
この発明においては、アナログ量が入力されると、先の
変換結果に基づき生成された第１及び第２予測アナログ
量と比較され、入力されたアナログ量が第１予測アナロ
グ量より大きく、第２予測アナログ量より小さいとき、
上位（ｎ−ｍ）ビットは先の変換結果と同じになるので
、アナログ量を下位ｍビットから逐次変換する。
変換結果に基づき生成された第１及び第２予測アナログ
量と比較され、入力されたアナログ量が第１予測アナロ
グ量より大きく、第２予測アナログ量より小さいとき、
上位（ｎ−ｍ）ビットは先の変換結果と同じになるので
、アナログ量を下位ｍビットから逐次変換する。
即ち、前回の変換結果と今回の変換結果との変化量は僅
かであり、上位（ ｎ−ｍ）ビットは同値であると予測
し、これが確認されたときは下位ｍビットのみを逐次比
較してディジタル量に変換する。
かであり、上位（ ｎ−ｍ）ビットは同値であると予測
し、これが確認されたときは下位ｍビットのみを逐次比
較してディジタル量に変換する。
これにより予測が的中した場合は変換時間がａｘ （ｍ
＋２）μ秒となり、逐次比較型の＾／Ｄ変換器に比べ変
換時間が短くなり、並列比較型のＡ／Ｄ変換器に比べハ
ードウェア量が減少する。
＋２）μ秒となり、逐次比較型の＾／Ｄ変換器に比べ変
換時間が短くなり、並列比較型のＡ／Ｄ変換器に比べハ
ードウェア量が減少する。
以下、この発明をその実施例を示す図面に基づいて詳述
する。
する。
第１図はこの発明に係るアナログ−ディジタル（以下Ａ
／Ｄという）変換器の構或を示すブロック図である。図
において３は外部から入力されたアナログ量たる入力電
圧ＶＩＮと、後述する基準電圧発生回路２にて生成され
た基準電圧Ｖ ｒａｔとの大小を判定するコンパレータ
である。該コンパレータ３は大小判定結果に応じて、例
えばＶＩＮ＞Ｖｒｅｆのときに“Ｈ“となる判定信号Ｃ
Ｓを出力する。判定信号ＣＳは逐次比較制御部５と制御
部８とに与えられる。逐次比較制御部５は変換値保持部
６に比較信号ＣＳの“Ｈ”，“Ｌ”及び後述する選択信
号ＳＤに従い制御信号ＣＴを出力する。また制御部８は
判定信号ＣＳに基づき変換予測が的中したか否かを判定
し、それに応じて逐次比較制御部５又は予測データ生成
部７に選択信号ＳＤを出力する。
／Ｄという）変換器の構或を示すブロック図である。図
において３は外部から入力されたアナログ量たる入力電
圧ＶＩＮと、後述する基準電圧発生回路２にて生成され
た基準電圧Ｖ ｒａｔとの大小を判定するコンパレータ
である。該コンパレータ３は大小判定結果に応じて、例
えばＶＩＮ＞Ｖｒｅｆのときに“Ｈ“となる判定信号Ｃ
Ｓを出力する。判定信号ＣＳは逐次比較制御部５と制御
部８とに与えられる。逐次比較制御部５は変換値保持部
６に比較信号ＣＳの“Ｈ”，“Ｌ”及び後述する選択信
号ＳＤに従い制御信号ＣＴを出力する。また制御部８は
判定信号ＣＳに基づき変換予測が的中したか否かを判定
し、それに応じて逐次比較制御部５又は予測データ生成
部７に選択信号ＳＤを出力する。
変換値保持部６は制御信号ＣＴに基づき逐次比較による
変換結果を格納すると共に、変換途中はＭＳＢから順に
変換途中のデータＤＳを確定し、保持するものであり、
そのデータＯＳは基準電圧発生回路２に与えられると共
に最終変換結果叶は予測データ？或部７に与えられる。
変換結果を格納すると共に、変換途中はＭＳＢから順に
変換途中のデータＤＳを確定し、保持するものであり、
そのデータＯＳは基準電圧発生回路２に与えられると共
に最終変換結果叶は予測データ？或部７に与えられる。
予測データ生威部７は前回入力された入力電圧Ｖｌ，ｌ
の最終変換結果ＯＦが格納されており、その値から第１
及び第２予測データＰＤＩ ． ＰＤ２を生成する。
の最終変換結果ＯＦが格納されており、その値から第１
及び第２予測データＰＤＩ ． ＰＤ２を生成する。
第１予測データＰＤＩは最終変換結果叶の値の下位ｍビ
ットを０にしたものであり、８ビットのＡ／Ｄ変換器（
ｎ＝８）であり、ｍ＝３のとき、ＰＤＩ ＝ａｂｃｄｅ
０００の値となる。また第２予測データＰＤ２は第１予
測データＰＤＩに２″を加算したものであり、上記のと
きＰＤ２ ＝ａｂｃｄｅＯＯＯ＋１０００ （＝ ２
’）となる．これらの予測データＰＤＩ ， ＰＤ２は
選択信号ＳＤに応じて変換値保持部６に与えられ、そこ
からデータロＳとして基準電圧発生回路２に出力され、
そこで第１及び第２予測アナログ量たる第１及び第２予
測基準電圧Ｖ■ｆＰＩ ＋ Ｖｒａｆ■が生成され、順
次コンパレータ３に与えられる。また変換値保持部６に
は逐次比較制御部５からの制御信号ＣＴも与えられてお
り、これが与えられると予測データ生成部７からの予測
データＰＤＩ ， ＰＤ２ではなく、ここに保持された
変換途中のデータＤＳをそのまま出力する．？にこのよ
うに構威されたこの発明のＡ／ロ変換器の動作について
説明する。第２図は動作を説明するフロー図であり、こ
こでは８ビットの分解能でＡ／Ｄ変換を行い、上位５ビ
ットを予測に用いる場合を例に説明する。また前回の変
換結果ＯＦ＝ａｂｃｄｅｆｇｈとする。
ットを０にしたものであり、８ビットのＡ／Ｄ変換器（
ｎ＝８）であり、ｍ＝３のとき、ＰＤＩ ＝ａｂｃｄｅ
０００の値となる。また第２予測データＰＤ２は第１予
測データＰＤＩに２″を加算したものであり、上記のと
きＰＤ２ ＝ａｂｃｄｅＯＯＯ＋１０００ （＝ ２
’）となる．これらの予測データＰＤＩ ， ＰＤ２は
選択信号ＳＤに応じて変換値保持部６に与えられ、そこ
からデータロＳとして基準電圧発生回路２に出力され、
そこで第１及び第２予測アナログ量たる第１及び第２予
測基準電圧Ｖ■ｆＰＩ ＋ Ｖｒａｆ■が生成され、順
次コンパレータ３に与えられる。また変換値保持部６に
は逐次比較制御部５からの制御信号ＣＴも与えられてお
り、これが与えられると予測データ生成部７からの予測
データＰＤＩ ， ＰＤ２ではなく、ここに保持された
変換途中のデータＤＳをそのまま出力する．？にこのよ
うに構威されたこの発明のＡ／ロ変換器の動作について
説明する。第２図は動作を説明するフロー図であり、こ
こでは８ビットの分解能でＡ／Ｄ変換を行い、上位５ビ
ットを予測に用いる場合を例に説明する。また前回の変
換結果ＯＦ＝ａｂｃｄｅｆｇｈとする。
最初に予測データ生成部７で第１予測データｐｏｉを生
成する。これは変換結果ｏｐの下位３ビットを０にする
ことにより生成する（ＰＤＩ ＝ａｂｃｄｅＯＯＯ）。
成する。これは変換結果ｏｐの下位３ビットを０にする
ことにより生成する（ＰＤＩ ＝ａｂｃｄｅＯＯＯ）。
これを変換値保持部６に与え、データＯＳとして基準電
圧発生回路２に出力し、そこで第１予測基準電圧■、。
圧発生回路２に出力し、そこで第１予測基準電圧■、。
，■を生成する。コンパレータ３は入力された入力電圧
Ｖエと第１予測基準電圧Ｖ ｒａｆ■とを比較する第１
回大小判定を行い、Ｖエ〉■，．．ｆ■のときは、判定
信号ＣＳ＝“Ｈ１を制御部８に出力して、制御部８は選
択信号ＳＤを予測データ生成部７に出力する。予測デー
タ生成部７は次に第１予測データＰＤＩに“１０００”
を加算した第２予測データＰＤ２を変換値保持部６に出
力し、コンパレータ３では入力電圧ＶＩＮと第２予測基
準電圧ＶｒａｆＰＺとを比較する第２回大小判定が行わ
れる。Ｖ，Ｎ＜Ｖ，。。
Ｖエと第１予測基準電圧Ｖ ｒａｆ■とを比較する第１
回大小判定を行い、Ｖエ〉■，．．ｆ■のときは、判定
信号ＣＳ＝“Ｈ１を制御部８に出力して、制御部８は選
択信号ＳＤを予測データ生成部７に出力する。予測デー
タ生成部７は次に第１予測データＰＤＩに“１０００”
を加算した第２予測データＰＤ２を変換値保持部６に出
力し、コンパレータ３では入力電圧ＶＩＮと第２予測基
準電圧ＶｒａｆＰＺとを比較する第２回大小判定が行わ
れる。Ｖ，Ｎ＜Ｖ，。。
のときは、判定信号ＣＳ＝“Ｌ”を制御部８に出力し、
制御部８は選択信号ＳＤを予測データ生成部７に出力し
、第１予測データＰＤＩの第６ビットを１にセットした
値（−ａｂｃｄｅｌ００）を変換値保持部６にセットす
る。そして前記値がデータＳＤとして出力され、通常の
逐次変換処理により第３〜第５の３回の大小判定がなさ
れ、下位３ビットの値が定められる。
制御部８は選択信号ＳＤを予測データ生成部７に出力し
、第１予測データＰＤＩの第６ビットを１にセットした
値（−ａｂｃｄｅｌ００）を変換値保持部６にセットす
る。そして前記値がデータＳＤとして出力され、通常の
逐次変換処理により第３〜第５の３回の大小判定がなさ
れ、下位３ビットの値が定められる。
また第１又は第２回の大小判定でＶ ＩＮ＜ Ｖ ｒａ
ｆｒ＋又はＶい＞ Ｖ Ｉｍｔｐｚのときは上位５ビッ
トが前回の変換結果ＤＦと同様であるという予測が的中
しなかったことになり、ＭＳＢから再度逐次変換をやり
直す。このときは変換値保持部６には最初、従来と同様
にＤＳ＝“１０００００００”がセットされる．予測が
的中しなかった場合は従来より１又は２回余分に判定を
行う必要があるが、予測が的中した場合は従来８回変換
する必要があったものが５回の変換で終了し、変換時間
を短縮できる。
ｆｒ＋又はＶい＞ Ｖ Ｉｍｔｐｚのときは上位５ビッ
トが前回の変換結果ＤＦと同様であるという予測が的中
しなかったことになり、ＭＳＢから再度逐次変換をやり
直す。このときは変換値保持部６には最初、従来と同様
にＤＳ＝“１０００００００”がセットされる．予測が
的中しなかった場合は従来より１又は２回余分に判定を
行う必要があるが、予測が的中した場合は従来８回変換
する必要があったものが５回の変換で終了し、変換時間
を短縮できる。
なお、この実施例では予測データとの比較を逐次変換用
のコンパレータにて行ったが、これを専用のコンパレー
タで行うようにしてもよい。これによりハードウェア量
は若干増加するが、さらに変換時間が短縮される。
のコンパレータにて行ったが、これを専用のコンパレー
タで行うようにしてもよい。これによりハードウェア量
は若干増加するが、さらに変換時間が短縮される。
以上説明したとおり、この発明によれば前回の変換結果
と今回の変換結果との上位（ｎ−ｍ）ビットは同値であ
ると予測し、予測が的中した場合に下位ｍビットだけを
逐次変換するようにしたので、従来の逐次比較型の回路
構成とほぼ同様な構威、即ち少量のハードウェア量で高
速なＡ／Ｄ変換が可能となる等優れた効果を奏する。
と今回の変換結果との上位（ｎ−ｍ）ビットは同値であ
ると予測し、予測が的中した場合に下位ｍビットだけを
逐次変換するようにしたので、従来の逐次比較型の回路
構成とほぼ同様な構威、即ち少量のハードウェア量で高
速なＡ／Ｄ変換が可能となる等優れた効果を奏する。
第１図はこの発明に係るＡ／Ｄ変換器の構或を示すブロ
ック図、第２図はこの発明のＡ／Ｄ変換動作を説明する
フロー図、第３図は従来の逐次比較型の＾／Ｄ変換器の
構成を示すブロック図、第４図はその＾／Ｄ変換動作を
示すフロー図、第５図は従来の並列比較型の＾／Ｄ変換
器の構或を示すブロック図である。２ ２・・・基準電圧発生回路 ３・・・コンパレータ５・
・・逐次比較制御部 ６・・・変換値保持部７・・・予
測データ生威部 ８・・・制御部なお、図中、同一符号
は同一、又は相当部分を示す。
ック図、第２図はこの発明のＡ／Ｄ変換動作を説明する
フロー図、第３図は従来の逐次比較型の＾／Ｄ変換器の
構成を示すブロック図、第４図はその＾／Ｄ変換動作を
示すフロー図、第５図は従来の並列比較型の＾／Ｄ変換
器の構或を示すブロック図である。２ ２・・・基準電圧発生回路 ３・・・コンパレータ５・
・・逐次比較制御部 ６・・・変換値保持部７・・・予
測データ生威部 ８・・・制御部なお、図中、同一符号
は同一、又は相当部分を示す。
Claims (2)
- （１）アナログ量をｎビットのディジタル量に上位ビッ
トから逐次変換するアナログ−ディジタル変換方法にお
いて、 最上位ビットから（ｎ−ｍ）ビット（ｎ＞ ｍ）は先に変換されたディジタル量の値を用い、下位ｍ
ビットを逐次変換することを特徴とするアナログ−ディ
ジタル変換方法。 - （２）アナログ量をｎビットのディジタル量に上位ビッ
トから逐次変換するアナログ−ディジタル変換器におい
て、 先に変換されたディジタル量を保持し、そ の下位ｍ（ｍ＜ｎ）ビットを０とした第１予測値及び該
第１予測値に２＾ｍを加算した第２予測値を生成する予
測値生成手段と、 第１及び第２予測値に関連する第１及び第 ２予測アナログ量と入力されたアナログ量とを比較する
手段とを備え、 入力されたアナログ量が第１予測アナログ 量より大きく、第２予測アナログ量より小さいとき、下
位ｍビットから逐次変換すべくなしてあることを特徴と
するアナログ−ディジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1300527A JPH0828663B2 (ja) | 1989-11-16 | 1989-11-16 | アナログ―ディジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1300527A JPH0828663B2 (ja) | 1989-11-16 | 1989-11-16 | アナログ―ディジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03159320A true JPH03159320A (ja) | 1991-07-09 |
| JPH0828663B2 JPH0828663B2 (ja) | 1996-03-21 |
Family
ID=17885895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1300527A Expired - Fee Related JPH0828663B2 (ja) | 1989-11-16 | 1989-11-16 | アナログ―ディジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828663B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08256060A (ja) * | 1995-03-17 | 1996-10-01 | Nec Corp | 比較型ａ／ｄ変換器 |
| JP2012109948A (ja) * | 2010-10-19 | 2012-06-07 | Yamaha Corp | ヒシテリシス装置 |
| JP2017017665A (ja) * | 2015-06-30 | 2017-01-19 | ルネサスエレクトロニクス株式会社 | Ａｄ変換器、ａｄ変換方法 |
| US10505557B2 (en) | 2016-02-25 | 2019-12-10 | Sony Corporation | Analog-to-digital converter, electronic device, and method of controlling analog-to-digital converter |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017158996A1 (ja) | 2016-03-16 | 2017-09-21 | ソニー株式会社 | アナログデジタル変換器、電子装置およびアナログデジタル変換器の制御方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56140240U (ja) * | 1980-03-24 | 1981-10-23 | ||
| JPS5810919A (ja) * | 1981-07-13 | 1983-01-21 | Nippon Telegr & Teleph Corp <Ntt> | アナログ・デイジタル変換器 |
| JPS5972224A (ja) * | 1982-10-18 | 1984-04-24 | Hitachi Ltd | アナログ／デイジタル変換装置 |
-
1989
- 1989-11-16 JP JP1300527A patent/JPH0828663B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56140240U (ja) * | 1980-03-24 | 1981-10-23 | ||
| JPS5810919A (ja) * | 1981-07-13 | 1983-01-21 | Nippon Telegr & Teleph Corp <Ntt> | アナログ・デイジタル変換器 |
| JPS5972224A (ja) * | 1982-10-18 | 1984-04-24 | Hitachi Ltd | アナログ／デイジタル変換装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08256060A (ja) * | 1995-03-17 | 1996-10-01 | Nec Corp | 比較型ａ／ｄ変換器 |
| JP2012109948A (ja) * | 2010-10-19 | 2012-06-07 | Yamaha Corp | ヒシテリシス装置 |
| JP2017017665A (ja) * | 2015-06-30 | 2017-01-19 | ルネサスエレクトロニクス株式会社 | Ａｄ変換器、ａｄ変換方法 |
| US10505557B2 (en) | 2016-02-25 | 2019-12-10 | Sony Corporation | Analog-to-digital converter, electronic device, and method of controlling analog-to-digital converter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0828663B2 (ja) | 1996-03-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101007063B1 (ko) | Ｓａｒ 방식의 아날로그/디지털 변환기의 디지털 에러수정 방법 및 장치 | |
| US7477177B2 (en) | A-D converter, A-D convert method, and A-D convert program | |
| US6239734B1 (en) | Apparatus and a method for analog to digital conversion using plural reference signals and comparators | |
| US5187483A (en) | Serial-to-parallel type analog-digital converting apparatus and operating method thereof | |
| US5736953A (en) | A/D converter having a reduced response time and reduced power consumption | |
| US4994806A (en) | Flash-successive approximation analog-to-digital converter | |
| JPH05347561A (ja) | Ａ／ｄ変換器 | |
| JPH01131918A (ja) | Ａｄ変換器 | |
| JPH03159320A (ja) | アナログ―ディジタル変換器 | |
| KR100235465B1 (ko) | 플래시형 아날로그-디지탈 변환기 | |
| US11652493B2 (en) | Successive-approximation analog-to-digital converters | |
| US20040164890A1 (en) | Analog to digital converter selecting reference voltages in accordance with feedback from prior stages | |
| US20220247419A1 (en) | ADC Apparatus and Control Method | |
| JPH046915A (ja) | アナログ―デイジタル変換方法及びその変換器 | |
| JPH0470124A (ja) | アナログ―デイジタル変換方法及び変換器 | |
| JPH05160727A (ja) | Ａ／ｄ変換器 | |
| JPS63299615A (ja) | 直並列型ａ／ｄ変換器 | |
| KR20000003449A (ko) | 아날로그-디지털 변환 장치 및 그 변환 방법 | |
| KR100318446B1 (ko) | 축차근사레지스터를이용한아날로그-디지털변환장치 | |
| KR100339542B1 (ko) | 고속 아날로그/디지털 변환기 | |
| KR20000004592A (ko) | 가변 크기의 비교창을 이용한 아날로그-디지털 변환 장치 | |
| KR100189748B1 (ko) | 고속 연속 근사 a/d 변환기 | |
| JP3141561B2 (ja) | アナログ／デジタル変換回路 | |
| JPS5921222B2 (ja) | アナログ・デジタル変換器 | |
| JPS61242420A (ja) | Ａ／ｄ変換回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |