JPH0470124A - アナログ―デイジタル変換方法及び変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はアナログ量を１ビツトずつディジタル量に変
換する逐次比較型のアナログ−ディジタル変換方法及び
変換器に関するものである。

〔従来の技術〕

第５図は従来の逐次比較型のアナログ−ディジタル（以
下Ａ／Ｄという）変換器の構成を示すブロック図である
。図において、（３）は外部から入力されたアナログ量
たる入力電圧ｖ！酉と後述する基準電圧発生回路（２）
にて生成された基準電圧ｖｒ＠、との大小を判定するコ
ンパレータである。コンパレータ（３）は大小判定結果
に応じて例えばＶｌｌｌ＜ｖｖａｔのときに０Ｈ＃とな
る判定信号Ｏ８を出力する。判定ＭＪｉ３′Ｃ８は逐次
比較制御部（５）に与えられ、そこで変換値保持部（６
）に判定信号ＣＳのＨ“　ゝＬｌ／にした７がい制御信
号ＣＴを出力するＯ ｆ換値併持部（６）は制御信号ＣＴに基づき逐次比較に
よる変換結果を確定し、格納するとともに、変換途中Ｆ
ｉＭｓＢから順に変換途中のデータＤ８を確定し、悔持
するものであり、そのデータＤＢは基準電圧発生回路（
２）に与えられるとともに、最終の変換結果ＤＦは外部
に出力される。なお、データＤＢは最初、Ａ／Ｄ　ｉ換
器の分解能に応じた値がセットされており、その最り位
ビットだけが１１＃となる値を作詩している。基準電圧
発生回路（２）はデータＤＳにしたがい、基準電圧Ｖｒ
＊ｒｆｔ発生する。発生される基準電圧ｖ田は例えば８
ビツトの分解能のＡ／Ｄ　ｉ換器の場合 となる。８ビツトの場合、最初にデータＤＢは（１２８
＝　’１００００００“）ニセットされ、ｖｖａｔ　＝
　２．５Ｖがコンパレータ（３）に出力される。

次に従来のＡ／Ｄ変換器の動作について説明する。

第６図は第５図のＡＤ変換器の動作を説明するフロー図
であり、ここでは説明を平易化するため３ビツトの変換
例を示している。最初のデータＤＳは“１００“＝４に
セットされており、外部基準電圧を５ｖとすると基準電
圧ｖｒ　＃ｆは５　Ｘ　４／２３　＝　２．５Ｖにセッ
トされ、それと入力電圧ｖ！Ｎとが大小判定されるＯ　
ＶＸＩ≧ｖｒ、ｆノ時はデータＤＳが＊１１０　＃にセ
ットされ、新たＶＣｖ□ｆ＝３．’７５Ｖが生成される
。

またＶｕ＜Ｖ、ｆノ時ハチ−ＩＩ　Ｄ　８　カ’ｏｌｏ
”　ＶＣセットされ、新たＫ　ｖｖａｔ　＝　１．２５
Ｖが生成される。これによりＭＯＢがゝゝ１“又は“Ｏ
“に決定される。同様に他の２ビツトが逐次比較されて
３ビツトのディジタル値が決定される。

逐次比較型のＡ／Ｄ　ｆ換器では必ずＭＳＢから１ビツ
トずつの変換を行なうため、１ビツトの変換時間、即ち
１回の大小判定時間をａ声秒とするとｎビットのＡ／Ｄ
　変換時間はａＸｎμ秒必要となる。

この変換時間を高速化する吃のとし２て並列比較型のＡ
／Ｄ変換器がちる。第７図は従来の並列比較型のＡ／Ｄ
変換器の構成を示すブロック図であり、３ビツトのＡ／
Ｄ変換器を示している。図において、（４Ｈ−４：エン
コーダ、（至）〜匈はコンパレータでアク、基準電圧発
生回路（２）から出力された基準電圧Ｖｒ、ｆＯ〜Ｖｒ
＊ｆ７が個別に与えられており、それと入力電圧ｖ■と
を個別に比較する。なおコンパレータ■にはコード’　
ｏｏｏ“に対応した基準電圧Ｖｒ＊ｆＯが、コンパレー
タ（ロ）にはコードＸ′００１＃　　・・・コンパレー
タ（９）にはコードＶ″１１１“に対応した基準電圧Ｖ
ｒｍｔ”ｌが供給されでいる。

並列比較型のＡ／Ｄ変換器では１回の判定時間を１μ秒
とすると並列処理で判定するので、ｎビットのＡ／Ｄ変
換時間も１２秒となり人／Ｄ変換処理が萬速化する０ 〔発明が解決しようとする課題〕 従来のＡ／Ｄ　ｉ換器は以とのように構成されているの
で、並列比較型のＡ／Ｄ変換器ではコンパレータが分解
能の数（２ｎ）だけ必要であり、ノ−−ウエア量が多く
なり、Ａ／Ｄ変換器の価格と昇を招来する。また逐次比
較型のＡ／Ｄ変換器はコンパレータは１つと少なくてよ
いが変換に長時間を要するという問題があった。

この発明Ｆｉｈ記のような問題を解決するためになされ
たものであり、前回の変換値に基づき今回の変換値を予
測し、下位置ビットのみを逐次変換し、予測範囲の大き
さを決めるｍを予測結果に応じて変更可能にすることに
より、ノー−ドウエア量が少なく変換時間を短縮させる
Ａ／Ｄ変換方法およびＡ／Ｄ変換器を得ることを目的と
する０〔課題を解決するための手段〕 この発明に係るＡ／Ｄ変換方法は、先に変換されたディ
ジタル量の上位（ｎ−ｍ）ビットを用い、下位置ビット
を逐次変換するようにし、予測範囲の大きさを決めるｍ
を予測結果に応じて変更可能とするものであり、この発
明に係るＡ／Ｄ変換器は先に変換されたディジタル値か
ら、その下位置ビットをＯＫした第１予測値と、それＫ
　２ｍ−１を加算、すなわちその下位置ビットを１にし
た第２予測値とを生成する予測値生成手段と、それらに
基づく第１及び第２予測アナログ量と入力されたアナロ
グ量とを比較する手段とを設け、入力されたアナログ量
が第１予測アナログ量より大きく、第２予測アナログ量
より小さいとき、下位置ビットから逐次変換するように
し、第１及び第２予測値による予測範囲の大きさを決め
るｍを予測結果に応じて変更する手段を備えることを特
徴としたものである。

〔作用〕

この発明においては、アナログ量が入力されると、先の
変換結果に基づき生成された第１及び第２予測アナログ
量と比較され、入力されたアナログ量が第１予測アナロ
グ量よル大きく、第２予測アナログ量より小さいとき、
上位（ｎ−ｍ）ビットは先の変換結果と同じになるので
、アナログ量を下位置ビットから逐次変換する。

即ち、前回の変換結果と今回の変換結果との変化量はわ
ずかでら〕、上位（ｎ−ｍ）ビットは同値であると予測
し、これが確認されたときは下位置ビットのみを逐次比
較してディジタル量に変換する。

また第１及び第２予測アナログ量による予測範囲の大き
さを決めるｍを適切に設定することによシ予測が的中す
る確率を大きくすることができる。

これによシ予測が的中した場合は変換時間がａ×（ｍ＋
２）μ秒となり、逐次比較型のＡ／Ｄ変換器に比べ変換
時間が短くなり、並列比較型のＡ／Ｄ変換器に比ベハー
ドウエア量が減少する。

〔実施例〕

以下、この発明の一冥残飼を図に基づいて説明する。

第１図はＡ／Ｄ変換器の構成を示すブロック図でおる。

図において、（２）　、　（３）　、　（５）　、　（
６）は第５図の従来例に示したものと同等であるので説
明を省略する。（７）は予測値生成部、（８）は制御部
、（９）は予測範囲制御部である。コンパレータ（３）
はアナログ量たる入力電圧Ｖｌｌと、基準電圧ｖｒ＠、
の大小判定結果に応じて、例えばＶ！Ｉ　＞Ｖｒ＊ｌの
時にゝゝＨ“となる判定信号Ｃ８を出力する。判定信号
Ｃ８は逐次比較制御部（５）と制御部（８）とに与えら
れる。逐次比較制御部（５）は変換値保持部（６）に判
定信号ａＳの１′Ｈ””Ｌ“及び後述する選択信号ＳＤ
に従い制御信号ＣＴを出力する。を九制御部（８ンは判
定信号Ｏ８に基づき変換予測が的中したか否かを判定し
、それに応じて逐次比較制御部（５）又は予測値生成部
（７）に選択信号８Ｄを出力する。

変換値保持部（６）は制御部４＋ＯＴに基づき逐次比較
による変換結果を格納するとともに、変換途中はＭＳＢ
から順に変換途中のデータＤＳを確定し、保持するもの
でめり、そのデータＤＳは基準電圧発生回路（２）に与
えられるとともに最終の変換結果ＤＦは予測値生成部（
７）に与えられる。

予測範囲制御部（９）は図示しない外部からの手段によ
ジ変更可能な予測範囲制御値ｍを保持し、ｍは予測値生
成部（７）に与えられる。予測値生成部（７）は前回入
力された入力電圧ｖｘ夏の最終の変換結果ＤＦが格納さ
れており、ＤＦＯ値と予測範囲制御部（９）から与えら
れるｍより第１予測値ＰＤＩ、及び第２予測値ＰＤ２を
生成する。

第１予測値ＰＤＩは最終の変換結果ＤＦの値の下位置ビ
ットを０にしたものであり、８ビツトのＡ／Ｄ変換器（
ｎ＝８）で予測範囲制御値ｍ＝３の時、ＰＤ１＝ａｂｃ
ｄθ０００の値となる。また第２予測値ＦＤ・２は第１
予測値ＰＤＩに２ｍ−１を加算したものでありこれは最
終の変換結果ＤＦＯ値の下位置ビットを１にしたものと
等しく、予測範囲制御値ｍ；３の時Ｐ　Ｄ　２　＝　ａ
ｂｃｄｅｌｌｌとなる。

第３図は第１図のＡ／Ｄ変換器に示す予測値生成部（７
）の構成を示すブロック図である。

図において、（７）、（９）は８１図に示したものと同
等である。（財）−μｓは、変換値保持部（６）から最
終の変換結果ＤＦを図示しない手段で受は取り、次の変
換のために値を保持するレジスタで、第１及び第２予測
値の下位置ビットを「○」又は「１」にする選択信号Ｓ
Ｄを受取り、変換値保持部（６）に対して８ビツトの予
測値を出力するっＯＱは予測範囲制御部（９）から予測
範囲制御値を受は取り予測に使用する桁を選択するビッ
ト選択部である。

但しビット選択部ＱＯは複数の論理ゲートから構成され
る。

第１図において、第１予測値ＰＤＩ及び第２予測値ＰＤ
２は選択信号ＳＤに応じてｆ換値伏持部（６）に与えら
れ、そこからデータＤ　Ｓとして基準電圧発生回路（２
）に出力され、そこで第１及び第２予測アナログ量たる
第１及び第２予測基準電圧ｖｒ＊ｆｐ１、Ｖｒｅｆｐ２
が生成され、＠次コンパレータ（３）に与えられる。ま
た変換値保持部（６）には逐次比較制御部（５）からの
制御信号ＣＴも与えられており、これが与えられると予
測値生成部（７）からの第１予測仙ＰＤＩ　、第２予測
［ＰＤ２ではなく、ここに保持された変換途中のデータ
ＤＳをそのまま出力する０ 次に動作について説明する。第２図は第１図のＡ／Ｄ変
換器の動作を説明するフロー図でちり、ここでＦｉｓビ
ットの分解能でＡ／Ｄ変換を行ない、上位５ビツトを予
測に用いる場合を例に説明する。

また前回の変換結果Ｄ　Ｆ　＝　ａｂｅｄ、ｅｆｇｈと
し予測範囲制御値ｍ＝３とする。

最初に予測値生成部（７）で第１予測仙ＰＤＩを生成す
る。これは変換結果ＤＦの下位３ビツトを「○」にする
ことにより生成する（　Ｐ　Ｄ　１　＝　ａｂｅｃｌｓ
ｏｏＯ）。

第３図において、変換結果ＤＦは図示しない手段でレジ
スタ（財）〜囮に与えられる。８ビツトの分解能でＡ／
Ｄ変換を行なうとき予測範囲制御部（９）から予測範囲
制御値ｍがｍ（２）、ｍ（１）、ｍ（０）の３ビツトの
二進数として予測値生成部（７）に与えられる。ピッ）
選択部αＧは３ビツトの二進数を得て、ビット選択信号
を出力する。予測値出力の各ビットはビット選択信号に
よってレジスタ０℃〜−の値と、「○」または「１」を
出力する。「０」と「１」は第１予測値ＰＤＩと第２予
測値ＰＤＺを選択する選択信号ＳＤによって選択され、
第１予測値ＰＤＩの場合「０」を予測値として出力する
。ここではｍ＝３であるので、変換結果Ｄｐの下位３ビ
ツトがｒＯＪである第１予測値Ｐ　Ｄ　１．　＝　ａｂ
ｃｄｅｏｏｏが出力される。

これを変換値保持部（６）に与え、データＤＢとして基
準電圧発生回路（２）に出力し１、そこで第１予測基準
電圧Ｖｒ＊ｆｐｌを生成する。コンノくレータ（３）は
入力された入力電圧ＶＸｍと第１予測基準電圧Ｖｒｅｆ
ｐｌとを比較する第１回大小判定を行ないｓ　Ｖｌｌ　
＞Ｖｒｅｉｐｌの時は、判定信号Ｃ！　８　＝　’Ｈ“
を制御部（８）に出力して、制御部（８）は選択信号Ｓ
Ｄを予測値生成部（７）に出力する。予測値生成部（７
）は次に＠１予測値ＰＤＩに２ｍ−１＝　’ｉｌｌ’を
加算した第２予測値ＰＤ２（ＰＤ２＝　ａｂａｃＬｅｌ
ｌｌ　）を変換値保持部（６）に出力し、コンノくレー
タ（３）では入力電圧ｖ！馬と第２予測基準電圧Ｖｒ＠
ｆｐ２とを比較する第２回大小判定が行なわれるＯ　Ｖ
！Ｗ＜Ｖｒ＊ｒｐ２の時は、判定信号ＣＢ＝”Ｌ＃を制
御部（８）に出力し、制御部（８）は選択信号ＳＤを予
測値生成部（７）に出力し、第１予測（［［ＰＤｌの第
６ビツトを１にセットした値（＝ａｂｃｄｅｌＯＯ）を
変換値保持部（６）にセットする。そして上記値がデー
タＤＳとして出力され、通常の逐次変換処理によシ第３
〜第５の３回の大小判定がなされ、下位３ビツトの値が
定められる。

また第１又は第２回の大小判定でＶＸＩＩ＜Ｖ□ｆｐｌ
または−Ｖ　ｒ　ｓ　ｆ　ｐ２≦Ｖｌｌｌの時は上位５
ビツトがｍ１回の変換結果ＤＦと同様であるという予測
が的中しなかったことになり、ＭＳＢから再度逐次変換
をやり直す。このときは変換値保持部（６）には最初、
従来と同様にＤ３＝ゝゝ１００ｏｏｏｏｏ“がセットさ
れる。予測が的中しなかった場合は従来より１又は２回
余分に判定を行なう必要があるが、予測が的中した場合
は従来８回変換する必要があったものが５回の変換で終
了し、変換時間を短縮できる。

ここで入力電圧の変動が小さく予測範囲が狭くても予測
が的中する場合は、予測範囲制御値ｍの値を小さく設定
することによりｆ換回数を少なくし変換時間をさらに短
縮できる。逆に入力電圧の変動が大きく予測範囲が狭い
と予測が的中しない場合は、予測範囲制御値ｍの値を大
きく設定することにより予測の的中確率を大きくするこ
とができる。

なお、予測範囲制御値ｍの変更は外部からソフトウエア
などに判断させて行なうか、または予測範囲制御部（９
）が自動的に変更するようにしてもよい。例えば予測結
果の的中した場合ｍをｍ−１とし、的中しなかった場合
ｍ＋１とする。これによ〕ハードウェア量は若干増加す
るが、予測範囲が自動的に適正に設定される０ また、上記実施例では予測値との比較を逐次比較用のコ
ンパレータ（３）にて行なったが、これを専用のコンパ
レータで行なうようにしてもよい。これによりハードウ
ェア壜は若干増加するが、さらに変換時間が短縮される
。

第４因は第１図のＡ／Ｄ変換器の予測値生成部（７）の
他の実施例による構成を示すブロック図である。

図において、（６）〜に）は、変換値保持部（６）から
最終の変換結果ＤＦを図示しない手段で受は取り次の変
換のために値を保持するレジスタで、＠ｌ及び第２予測
値の下位置ビットを「０」又は「１」にする選択信号Ｓ
Ｄを受取シ、変換値保持部（６）に対して８ビツトの予
測値を出力する０第４図の実施例は予測範囲を変化させ
る必要がない場合の構成である。この場合予測範囲制御
部（９）を省略することができるため予測値生成部（７
）は第４図の様な構成になる。ｍが固定であるので予測
値生成のための最終の変換結果ＤＦは上位の（ｎ−ｍ）
ビットのみを保持すればよい。同様にｍが固定であるの
で第３図のビット選択部０１に相当する部分は不要にな
る。このためこの実施例では予測値生成部（７）は大幅
に少ないノ・−ドウエア量で実現できる。

第４図の実施例の動作は予測範囲制御値が固定となる以
外は第３図の実施例と同様であるＯ〔発明の効果〕 以上説明したとおり、この発明によれば前回の変換結果
と今回の変換結果との上位（ｎ−ｍ）ビットは同値であ
ると予測し、予測が的中した場合に下位置ビットだけを
逐次変換するようにし、ｍを変更することにより予測範
囲を適切に設定できるようにしたので、従来の逐次比較
型の回路構成とほぼ同様な構成、即ち小量の７１−ドウ
エア量で高速なＡ／Ｄ変換が可能となるなど、優れた効
果を奏する。

【図面の簡単な説明】 第１図はこの発明に係るＡ／Ｄ変換方法及び変換器の一
実施例によるＡ／Ｄ変換器の構成を示すブロック図、第
２図は第１図のＡ／Ｄ変換器のＡ／Ｄ変換動作を説明す
るフロー図、第３図は第１図に示す予測値生成部の実施
例による構成を示すブロック図、第４図は第１図に示す
予測値生成部の他の実施例による構成を示すブロック図
、第５図は従来の逐次比較型のＡ／Ｄ変換器の構成を示
すブロック図、第６図は第５図のＡ／Ｄ変換器のＡ／Ｄ
変換動作を示すフロー図、第７図は従来の並列比較盤の
Ａ／Ｄ変換器の構成を示すブロック図である０図中、（
２）は基準電圧発生回路、（３）はコンノ（レータ、（
５）は逐次比較制御部、（６）は変換値保持部、（７）
は予測値生成部、（８）は制御部、（９）は予測範囲制
御部、αＱはビット選択部、的〜（財）はレジスタであ
る。 なお、各図中、同一符号は同一、又は相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）、アナログ量をｎビット長のディジタル量に上位
   ビットから逐次比較するアナログ−ディジタル変換方式
   において、 最上位から（ｎ−ｍ）ビット（但しｍ＜ｎ）は先に変換
   されたディジタル量の値を予測値として用い、下位ｍビ
   ットを逐次変換し、予測範囲の大きさを決めるｍが予測
   結果に応じて変更可能であることを特徴とするアナログ
   −ディジタル変換方法。
2. （２）アナログ量をｎビット長のディジタル量に上位ビ
   ットから逐次比較するアナログ−ディジタル変換方式に
   おいて、 先に変換されたディジタル量を保持し、その下位ｍ（ｍ
   ＜ｎ）ビットを０として構成した第１予測値と、該第１
   予測値に２＾ｍ−１を加算、すなわち下位置（ｍ＜ｎ）
   ビットを１として構成した第２予測値を生成する予測値
   生成手段と、 第１及び第２予測値に関連する第１及び第２予測アナロ
   グ量と新たに入力されたアナログ量とを比較する手段と
   、 入力されたアナログ量が、第１予測アナログ量より大き
   く第２予測アナログ量より小さいとき、下位ｍビットか
   ら逐次変換する手段と、 第１予測値と第２予測値に関連する予測範囲の大きさを
   決めるｍを予測結果に応じて変更する手段を備えること
   を特徴とするアナログ−ディジタル変換器。