JP2006140819A - 逐次比較型ad変換器 - Google Patents
逐次比較型ad変換器 Download PDFInfo
- Publication number
- JP2006140819A JP2006140819A JP2004329263A JP2004329263A JP2006140819A JP 2006140819 A JP2006140819 A JP 2006140819A JP 2004329263 A JP2004329263 A JP 2004329263A JP 2004329263 A JP2004329263 A JP 2004329263A JP 2006140819 A JP2006140819 A JP 2006140819A
- Authority
- JP
- Japan
- Prior art keywords
- analog input
- conversion
- successive approximation
- voltage
- converter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
【解決手段】 アナログ入力電圧Vinの推定される最大値Vmaxを最大値設定レジスタ11に、最小値Vminを最小値設定レジスタ12にそれぞれ設定すると、DAC4から比較器5へ出力される参照電圧(Vmid)が、上記設定された最大値Vmaxおよび最小値Vminの範囲内に絞り込まれるため、不要な参照電圧(Vmid)との比較が行われないので、AD変換の変換効率を高めることができる。
【選択図】 図1
Description
図10に示すように、逐次比較型AD変換器20は、アナログ入力電圧Vinを所定のサンプリング周波数にてサンプリングしてホールドするサンプリングホールド回路(以下、S/H回路という)21と、複数の参照電圧を出力するデジタルアナログ変換器(以下、DACという)22と、S/H回路21によりホールドされた電圧とDAC22から出力された参照電圧とを比較する比較器23と、DAC22を制御する逐次比較制御回路30とを備える。逐次比較制御回路30は、比較器23の比較結果に対応する参照電圧を出力する指示(DAC制御信号)をDAC22に出力する。また、逐次比較制御回路30は、比較器23による比較結果に対応するデジタルデータを格納する逐次比較レジスタ(以下、SARという)31を備える。
逐次比較制御回路30は、比較回数Nを0にリセットし(図11のステップ(以下、Sと略す)50)、アナログ入力電圧Vinの最大値Vmax(固定値)を比較開始時の上限VrefPに設定し(S51)、最小値Vmin(固定値)を下限VrefMに設定する(S52)。続いて、最大値Vmaxと最小値Vminを加算した電圧を2等分した電圧(中心値)を参照電圧Vmidに設定し(S53)、その参照電圧Vmidに対応するデジタル出力コードをDAC制御信号によりDAC22へ出力する。続いて、比較器23は、S/H回路21によりサンプリング・ホールドされたアナログ入力電圧Vinと参照電圧Vmidとを比較する。そして、逐次比較制御回路30は、比較器23からの出力が、アナログ入力電圧Vinが参照電圧Vmidより大きいという比較結果であるか否かを判定し(S54)、肯定判定した場合は(S54:Y)、S53にて求めた参照電圧Vmidを次の比較に用いる最小値Vminに設定する(S55)。また、比較器23からの出力が、アナログ入力電圧Vinが参照電圧Vmidより大きいという比較結果ではないと否定判定した場合は(S54:N)、参照電圧Vmidを次の比較に用いる最大値Vmaxに設定する(S56)。続いて、比較回数Nに1を加算し(S57)、比較回数Nが4になったか否かを判定し(S58)、4になっていないと判定した場合は(S58:N)、再度S53〜S57を実行する。そして、比較回数Nが4になったと判定すると(S58:Y)、今回入力されたアナログ入力電圧Vinに対する逐次比較処理を終了する。
このように、逐次比較型AD変換器20は、初回の比較において、アナログ入力電圧Vinと、アナログ入力電圧可能範囲の1/2の参照電圧Vmidとを比較し、アナログ入力電圧Vinの方が参照電圧Vmidよりも大きい場合は、今回の比較に使用した参照電圧Vmidを新たな最小値Vminに設定し、アナログ入力電圧Vinの方が参照電圧Vmidよりも小さい場合は、今回の比較に使用した参照電圧Vmidを新たな最大値Vmaxに設定する。
逐次比較制御回路30は、SAR31に格納されている4bit分のデータを総て1に初期設定する(図12のS60)。続いて、上記データの最上位bitを0に設定し(S61)、比較器23からの出力が、アナログ入力電圧Vinが参照電圧Vmidより大きいとうい比較結果を示すものであるか否かを判定し(S62)、肯定判定した場合は(S62:Y)、最上位bit(4bit目)に1を格納し(S63)、否定判定した場合は(S62:N)、最上位bitに0を格納する(S64)。続いて、bit数の4から1を減算し(S65)、その値が0になったか否かを判定する(S66)。つまり、4bit分のAD変換が終了した否かを判定する。ここで、0になっていないと判定した場合は(S66:N)、再度S61〜S65を実行し、3bit目のデータをSAR31に格納する。このように、S61〜S65を3回繰り返すことにより、AD変換された4bit分のデータをSAR31に格納する。
例えば、アナログ入力電圧Vinの最大値Vmaxが5V、最小値Vminが0Vのアナログ信号を変換精度が4bitの逐次比較型AD変換器20で変換する場合を説明する。参照電圧の最小増減幅は、0.625V(=5V/2n−1)である。ここでは、S/H回路21によりサンプリング・ホールドされたアナログ入力電圧Vinが3Vであると仮定する。
最初に、アナログ入力電圧3Vは、参照電圧2.5V(=5V/2)よりも大きいか否かを判定し(S70)、最上位bitの4bit目を決定する。なお、S70の中に記載されている「0111」は、このS70における比較を行う前にSAR31に格納されている4bitを示すが、1bit目〜3bit目が総て1になっているのは、図従来3のS60の初期設定により、4bit総てを1に設定したためであり、4bit目(最上位bit)が0になっているのは、S61により、4bit目が0に設定されているからである。このS70では、アナログ入力電圧3Vは、2.5Vよりも大きいと判定されるから(S70:正)、先のS63により4bit目は1に決定され、SAR31に格納されているデータは「1111」になる。
つまり、アナログ入力電圧3Vは、「1001」というデジタルデータに変換され、SAR31に格納される。
そこで、係る問題を解決するため、変換精度をユーザーオプションによって任意に設定できるようにした逐次比較型AD変換器が提案されている(特許文献1)。
なお、上記「対応するように」とは、「一致するように」および「近似するように」を含む意味である。
なお、上記「対応するように」とは、「一致するように」および「近似するように」を含む意味である。
請求項11に記載の発明では、請求項10に記載の逐次比較型AD変換器において、前記変更手段は、所定のサンプリング周期における前記アナログ入力信号(Vin)の電圧の推定される変化量(ずれ量Vdeviance)を、前記帯域制限フィルタ(2)のカットオフ周波数(fc)に連動して自動的に設定する設定手段を備えており、前記サンプルホールド回路(3)によりサンプリングして保持された電圧が前記逐次比較制御回路(10)により前記デジタルデータに変換されるまでの処理を1回のAD変換処理とした場合に、前回のAD変換処理により変換された変換値および前記設定手段により設定された前記変化量に基づいて今回のAD変換処理における前記参照電圧(Vmid)の範囲を決定するという技術的手段を用いる。
なお、上記括弧内の符号は、後述する実施形態の符号に対応するものである。
DA変換器から出力される参照電圧の範囲が固定して設定されていると、AD変換の対象であるアナログ入力信号の範囲が上記の設定された範囲よりも狭い場合は、比較に使用されない参照電圧がDA変換器から比較器へ出力され、比較器により不要な比較が行われることになる。
しかし、請求項1に係る発明によれば、DA変換器から出力される参照電圧の範囲を変更する変更手段を備えるため、AD変換しようとするアナログ入力信号の電圧の範囲が分かっている場合は、DA変換器から出力される参照電圧の範囲を、アナログ入力信号の電圧の範囲に変更することができるため、比較に使用されない参照電圧との不要な比較が行われることがない。
従って、AD変換の変換効率を高めることができる。
なお、上記変更手段には、レジスタ、RAM、EEPROMなどの記憶データ書き換え可能な記憶媒体とCPUとを接続し、そのCPUに接続された入力装置の操作により、参照電圧の範囲を記憶媒体に書込むような手段、あるいは、スイッチ操作により参照電圧の範囲を切替えるような手段などを含む。
特に、請求項2に係る発明によれば、アナログ入力信号の電圧の範囲を書換え可能に記憶する電圧範囲記憶手段を備えており、DA変換器から出力される参照電圧の範囲を、電圧範囲記憶手段に記憶されている範囲と対応するように変更することができるため、AD変換しようとするアナログ入力信号の範囲を予め電圧範囲記憶手段に記憶しておけば、DA変換器から出力される参照電圧の範囲を変更することができる。
複数のアナログ入力信号それぞれの電圧の範囲を書換え可能に電圧範囲記憶手段に記憶し、DA変換器から出力される参照電圧の範囲を、電圧範囲記憶手段に記憶されている範囲と対応するように各アナログ入力信号毎に変更することができるため、各アナログ入力信号のAD変換において無駄な比較をなくすことができるので、複数のアナログ入力信号のAD変換にかかる合計時間を短縮することができる。
アナログ入力信号の電圧の最大値および最小値を書換え可能に電圧範囲記憶手段に記憶し、参照電圧の範囲を、電圧範囲記憶手段に記憶されている最大値および最小値と対応するように変更することができるため、アナログ入力信号の電圧の最大値および最小値を求めて電圧範囲記憶手段に記憶させておくだけで参照電圧の範囲を変更することができる。
例えば、後述の発明を実施するための形態にて説明するように、アナログ入力信号の電圧の最大値Vmaxを記憶する最大値設定レジスタ11および最小値Vminを記憶する最小値設定レジスタ12を設け、各レジスタをアドレスバスおよびデータバスを介してCPUと接続する。そして、そのCPUとインターフェースを介して接続された入力装置(例えばキーボードなど)により最大値Vmaxおよび最小値Vminを入力することにより、参照電圧(Vmid)の範囲を変更することができる。つまり、DA変換器から出力される参照電圧の範囲をユーザの操作により容易に設定し、また、変更することができる。
所定のサンプリング周期におけるアナログ入力信号の電圧の変化量を予め推定できる場合は、その変化量を変化量記憶手段に記憶しておくことにより、前回のAD変換処理により変換された変換値および変化量記憶手段に記憶されている変化量に基づいて今回のAD変換処理における参照電圧の範囲を決定することができる。
つまり、前回のAD変換処理による変換値に対して、推定される変化量を加味(加算または減算)することにより、今回のAD変換処理に用いる参照電圧の範囲を決定することができるため、比較に使用されない参照電圧との不要な比較が行われることがないので、AD変換の変換効率を高めることができる。
例えば、後述の発明を実施するための形態にて説明するように、ずれ量(変化量)を設定するずれ量設定レジスタ(変化量記憶手段)13を設け、各レジスタをアドレスバスおよびデータバスを介してCPUと接続する。そして、そのCPUとインターフェースを介して接続された入力装置(例えばキーボードなど)により、ずれ量を入力することにより、参照電圧の範囲を変更することができる。つまり、DA変換器から出力される参照電圧の範囲をユーザの操作により容易に設定し、また、変更することができる。
複数のアナログ入力信号毎の変化量を変化量記憶手段に記憶しておくだけで、各アナログ入力信号の今回のAD変化処理における各参照電圧の範囲を決定することができるため、複数のアナログ入力信号のAD変換効率を高めることができる。
サンプルホールド回路によりサンプリングして保持された電圧をデジタルデータに変換する精度を変更することができるため、希望する変換精度が高くない場合に高精度の変換が行われ、必要以上の比較動作をすることにより、変換速度が遅くなったり、変換されたデータ量が多くなったりすることがない。つまり、希望する変換精度に設定することができるため、変換に要する時間および変換されたデータ量を必要最小限にすることができる。
特に、請求項1ないし請求項6に係る発明の変更手段と組合せ、DA変換器から出力される参照電圧の範囲および変換精度の両方を変更することができるようにすれば、より一層変換効率を高めることができる。
複数のアナログ入力信号毎に変換精度を変更することができるため、各アナログ入力信号毎に希望の変換精度を設定することができる。つまり、アナログ入力信号毎に個別に変換精度に設定することができるため、複数のアナログ入力信号のAD変換にかかる合計時間および変換されたデータ量を必要最小限にすることができる。
アナログ入力信号をオペアンプによってインピーダンス変換し、そのオペアンプの出力電流によりコンデンサを充電することによりアナログ入力電圧をホールドするタイプの逐次比較型AD変換器では、コンデンサの充電後にコンデンサを直接充電することにより、オペアンプのオフセットによる誤差を補正する。
しかし、AD変換の誤差が上記オフセットによる誤差を許容できる程度の場合は、請求項9に係る発明のようにコンデンサの直接充電による補正を行わないことにより、その分、サンプリング時間を短縮することができる。
アナログ入力信号の周波数成分以上の信号を除去する帯域制限フィルタを備えており、サンプルホールド回路は、帯域制限フィルタを通過したアナログ入力信号の電圧をサンプリングして保持するため、例えばノイズなどによるアナログ入力信号の急峻な変化を除去することができるので、AD変換の正確さを高めることができる。
(請求項11に係る発明の効果)
帯域制限フィルタのカットオフ周波数に連動して変化量が自動的に設定されるため、ユーザは、カットオフ周波数の設定だけを行えば良いので、AD変換処理を実行する際の手間を省くことができる。
この発明の第1実施形態について図を参照して説明する。この実施形態の逐次比較型AD変換器は、DACから出力される参照電圧の最大値および最小値(範囲)を変更できることを特徴とする。
[逐次比較型AD変換器の主要構成]
この実施形態に係る逐次比較型AD変換器の主要構成について、それをブロックで示す図1を参照して説明する。なお、図10に示した従来の逐次比較型AD変換器20と同じ構成については説明を省略または簡略化する。
逐次比較型AD変換器1は、S/H回路3と、DAC4と、比較器5と、逐次比較制御回路10とを備える。逐次比較制御回路10は、最大値設定レジスタ11と、最小値設定レジスタ12と、SAR15とを備える。最大値設定レジスタ11は、AD変換の対象となるアナログ入力電圧Vinの推定される最大値Vmax(期待値)を格納するレジスタであり、最小値設定レジスタ12は、推定される最小値Vmin(期待値)を格納するレジスタである。最大値設定レジスタ11および最小値設定レジスタ12は、それぞれアドレスバスおよびデータバスを介してCPU(図示省略)に接続されており、そのCPUは、インターフェースを介して入力装置(例えば、キーボードやマウスなど)に接続されている。CPUは、ROMやハードディスクなどの記憶媒体と接続されており、その記憶媒体には、上記入力装置により入力された最大値Vmaxおよび最小値Vminをそれぞれ最大値設定レジスタ11および最小値設定レジスタ12に格納するコンピュータプログラムが格納されている。また、逐次比較制御回路10には、CPUおよびROMが備えられており、そのROMには、DAC4から出力される参照電圧の最大値および最小値、つまり参照電圧の範囲を、最大値設定レジスタ11および最小値設定レジスタ12に格納された最大値および最小値に基づいてCPUが演算するためのコンピュータプログラムが格納されている。
つまり、ユーザが上記入力装置により、アナログ入力電圧Vinの推定される最大値および最小値を入力すると、その最大値および最小値により定まる範囲と一致、または、近似するように参照電圧の範囲が自動的に変更される。
次に、逐次比較制御回路10に備えられたCPUが実行するAD変換処理の流れについて図2および図3のフローチャートを参照して説明する。図2は、逐次比較処理の流れを示すフローチャートであり、図3は、DAC4から出力される参照電圧の範囲を設定するための流れを示すフローチャートである。
CPUは、最大値設定レジスタ11に格納されている最大値(Vmaxレジスタ値)を参照電圧の仮の最大値Vmaxに設定し(図2のS1)、最小値設定レジスタ12に格納されている最小値(Vminレジスタ値)を参照電圧の仮の最小値Vminに設定する(S2)。続いて、それら仮に設定された最大値Vmaxおよび最小値Vminが、DAC4が出力可能な参照電圧として使用できるように調整する処理を行う(S3〜S8)。まず、S1にて設定した仮の最大値VmaxからS2にて設定した仮の最小値Vminを減算した値が2のべき乗(2X)で表すことができる数値であるか否か、つまり2で割り切れるか否かを判定する(図3のS3)。ここで、2で割り切れると判定した場合は(S3:Y)、S9(図2)へ進み、2で割り切れないと判定した場合は(S3:N)、変換精度により決定される最小増減幅Vlsbを最大値Vmaxに加算し、その加算値を新たな最大値Vmaxに設定する(S4)。
次に、S4にて求められた最大値Vmaxが総て「1」になったか否か、つまり設定可能な最大値Vmaxの上限に達したか否かを判定し(S5)、上限に達していないと判定した場合は(S5:N)、S3に戻り、S4にて求めた最大値Vmaxから最小値Vminを減算した値が2で割り切れるか否かを判定し、割り切れない場合は(S3:N)、再度、最大値Vmaxに最小増減幅Vlsbを加算する(S4)。つまり、上限に達しない範囲で最大値Vmaxの増加を繰り返し、最大値Vmaxから最小値Vminを減算した値が2で割り切れる値になった場合は(S3:Y)、次のS9へ進む。
また、最大値Vmaxが上限に達したと判定した場合は(S5:Y)、先のS2(図2)にて仮に設定した最小値Vminから最小増減幅Vlsbを減算した値を新たな最小値Vminに設定する(S6)。続いて、S6にて求められた最小値Vminが総て0になったか否か、つまり設定可能な最小値Vminの下限に達したか否かを判定し(S7)、下限に達していないと判定した場合は(S7:N)、最大値Vmax、つまり上限からS6にて求めた最小値Vminを減算した値が2で割り切れるか否かを判定する(S8)。ここで、2で割り切れないと判定した場合は(S8:N)、再度、最小値Vminから最小増減幅Vlsbを減算する(S6)。つまり、下限に達しない範囲で最小値Vminの減少を繰り返し、最大値Vmaxから最小値Vminを減算した値が2で割り切れる値になった場合は(S8:Y)、次のS9へ進む。
つまり、ユーザが入力した最大値(Vmaxレジスタ値)および最小値(Vminレジスタ値)に基づいて、DAC4から出力される参照電圧の範囲を自動的に設定することができる。
また、アナログ入力電圧Vinは参照電圧(Vmid)よりも小さいという比較結果を示すものであると判定した場合は(S10:N)、参照電圧(Vmid)を新たな最大値Vmaxに設定する(S12)。例えば、アナログ入力電圧Vinが2Vであり、参照電圧(Vmid)が2.5Vであった場合は、アナログ入力電圧Vinは参照電圧(Vmid)よりも小さいと判定し(S10:N)、参照電圧(Vmid)の2.5Vを新たな最大値Vmaxに設定する(S12)。
そして、中心値Vmidを演算できない状態になったと判定すると(S13:Y)、S13における最後の比較に用いた最大値Vmaxを求めるべき変換値VSARとしてSAR15に格納する(S14)。
以上のように、ユーザが設定した最大値Vmaxおよび最小値Vminに基づいて、比較に必要な参照電圧(Vmid)の範囲が決定され、その範囲外の参照電圧(Vmid)との比較を行わないようにすることができる。
以上のように、上記実施形態の逐次比較型AD変換器1を使用すれば、ユーザが、アナログ入力電圧Vinの最大値Vmaxを最大値設定レジスタ11に設定し、最小値Vminを最小値設定レジスタ12に設定するだけで、アナログ入力電圧Vinとの比較に用いる参照電圧(Vmid)の範囲が自動的に決定され、アナログ入力電圧Vinの範囲外の参照電圧(Vmid)との比較を行わないようにすることができるため、無駄な比較を省略することができるので、変換精度を維持した状態でAD変換の効率を高めることができる。
また、変換対象となるアナログ入力信号を変更する場合は、逐次比較型AD変換器1と接続された入力装置により、推定されるアナログ入力電圧Vinの最大値Vmaxおよび最小値Vminを入力することにより、最大値設定レジスタ11および最小値設定レジスタ12に格納されている最大値Vmaxおよび最小値Vminを書換えることにより、新たな参照電圧(Vmid)の範囲を自動的に設定することができる。
次に、この発明の第2実施形態について図を参照して説明する。この実施形態に係る逐次比較型AD変換器は、所定のサンプリング周期におけるアナログ入力信号の推定されるずれ量(変化量)と、前回のAD変換処理により変換された変換値とに基づいて、今回のAD変換処理における参照電圧の範囲を決定できることを特徴とする。図4は、この実施形態に係る逐次比較型AD変換器の主要構成をブロックで示す説明図である。図5は、逐次比較処理の流れを示すフローチャートである。
図4に示すように、逐次比較型AD変換器1はS/H回路3の入力側に帯域制限フィルタ2を備える。帯域制限フィルタ2は、アナログ入力信号の周波数成分以外の信号(例えばノイズなどによる信号の急峻な変化)を除去する。例えば、帯域制限フィルタ2としては、サンプリング周波数によってカットオフ周波数fcを可変でき、集積化するのに適しているという理由から、スイッチトキャパシタフィルタなどのフィルタを用いることが望ましい。逐次比較制御回路10に備えられたずれ量設定レジスタ13は、ユーザにより入力されたずれ量(変化量)を格納する。ずれ量は、所定のサンプリング周期、例えば1周期で変化し得る電圧の最大振れ幅として求めることができ、ずれ量設定レジスタ13に設定されたずれ量は、ユーザが任意の値に書換えることができる。
以上のように、第2回目以降のAD変化処理では、前回のAD変換処理による変換値VSARおよびずれ量Vdevianceレジスタ値に基づいて今回のAD変換処理における最大値Vmaxおよび最小値Vmin、つまり参照電圧(Vmid)の範囲を決定することができる。
以上のように、第2実施形態の逐次比較型AD変換器1を使用すれば、所定のサンプリング周期におけるアナログ入力信号の電圧の推定されるずれ量Vdevianceをずれ量設定レジスタ13に記憶しておくことにより、前回のAD変換処理により変換された変換値VSARおよびずれ量設定レジスタ13に記憶されているずれ量Vdevianceに基づいて今回のAD変換処理における参照電圧(Vmid)の範囲を決定することができる。
つまり、前回のAD変換処理による変換値VSARに対して、ずれ量Vdevianceを加味(加算または減算することにより、今回のAD変換処理に用いる参照電圧の範囲を決定することができるため、比較に使用されない参照電圧との不要な比較が行われることがないので、AD変換の変換効率を高めることができる。
また、アナログ入力信号の周波数成分以上の信号を除去する帯域制限フィルタ2を備えるため、ノイズなどによるアナログ入力信号の急峻な変化を除去することができるので、AD変換の正確さを高めることができる。
ずれ量(Vdevianceレジスタ値)=VrefP×sin(2πfcT)
なお、スイッチトキャパシタフィルタ等のカットオフ周波数を可変にできるフィルタに設定するカットオフ周波数と、ずれ量とを対応付けておき、フィルタのカットオフ周波数を切替えると、ずれ量が自動的に設定されるように構成することもできる。この構成によれば、AD変換処理を行う際の手間を省くことができる。
次に、この発明の第3実施形態について図6を参照して説明する。この実施形態の逐次比較型AD変換器は、変換精度(分解能)を変更できることを特徴とする。図6は、この実施形態に係る逐次比較型AD変換器の主要構成をブロックで示す説明図である。
この実施形態の逐次比較型AD変換器1は、逐次比較レジスタ15に変換精度レジスタ14を備える。変換精度レジスタ14は、ユーザが入力装置により入力した変換精度を示すデータである変換精度Vlsbを格納する。入力装置にはCPUが接続されており、そのCPUには、ROMなどの記憶媒体が接続されている。そのROMには、入力装置からの入力信号を変換精度Vlsbに変換するコンピュータプログラムが記憶されており、CPUは、そのコンピュータプログラムに従って、入力信号を変換精度Vlsbに変換し、それをデータバス6を介して変換精度レジスタ14に格納する。
逐次比較制御回路10に備えられたCPUは、第1実施形態と同じS1〜S14の処理(図2、図3)を実行し、AD変換された変換値VSARをSAR15に格納する。このとき、S4、S6およびS13の処理において使用される変換精度Vlsbには、変換精度レジスタ14に格納されている変換精度Vlsbを使用する。例えば、元々4bitの変換精度を有する逐次比較型AD変換器において、変換精度を3bitに変更することにより、1bit分の変換を実行しないで済むため、S9〜S13の処理の実行回数を4回から3回に減らすことができる。
以上のように、第3実施形態の逐次比較型AD変換器1を使用すれば、AD変換の精度を変更することができるため、希望する変換精度が高くない場合に余分な変換が行われることにより、変換速度が遅くなったり、変換されたデータ量が多くなったりすることがない。つまり、希望する変換精度に設定することができるため、変換に要する時間および変換されたデータ量を必要最小限にすることができる。
特に、最大値Vmaxおよび最小値Vminの変更と組み合わせることにより、無駄な変換をより一層確実に排除することができるため、AD変換をより一層効率良く行うことができる。
次に、この発明の第4実施形態について図7を参照して説明する。この実施形態の逐次比較型AD変換器は、複数のアナログ入力信号をAD変換することができ、最大値、最小値、ずれ量および変換精度を各アナログ入力信号毎に設定することができることを特徴とする。図7は、この実施形態に係る逐次比較型AD変換器の主要構成をブロックで示す説明図である。
逐次比較型AD変換器1は、帯域制限フィルタ2の入力側にマルチプレクサ(以下、MPXという)8を備える。MPX8に多重入力されたn個のアナログ入力電圧Vin1〜Vinnは、所定の切替え周期にてMPX8から順次出力される。逐次比較制御回路10は、n個の最大値設定レジスタ11−1〜11−n、n個の最小値設定レジスタ12−1〜12−n、n個のずれ量設定レジスタ13−1〜13−n、n個の変換精度レジスタ14−1〜14−nを備える。つまり、AD変換対象となるn個のアナログ入力電圧に対して、最大値Vmax、最小値Vmin、ずれ量Vdevianceおよび変換精度Vlsbをそれぞれ個別に設定できるように構成されている。
従って、複数のアナログ入力信号のAD変換にかかる合計時間を短縮することができる。
また、ずれ量設定レジスタ13−1〜13−nに各アナログ入力電圧Vin1〜Vinn毎に設定されたずれ量Vdevianceに基づいて決定された参照電圧の範囲内で各アナログ入力電圧のAD変換を行うこともできる。そのAD変換処理の内容は、第2実施形態と同じであり、比較に使用されない参照電圧との不要な比較が行われることがないので、AD変換の変換効率を高めることができる。
従って、複数のアナログ入力信号のAD変換にかかる合計時間を短縮することができる。
さらに、変換精度レジスタ14−1〜14−nに各アナログ入力電圧Vin1〜Vinn毎に設定された変換精度Vlsbに基づいて各アナログ入力電圧のAD変換を行うこともできる。そのAD変換処理の内容は、第3実施形態と同じであり、ユーザの希望する変換精度に設定することができるため、変換に要する時間および変換されたデータ量を必要最小限にすることができる。
従って、複数のアナログ入力信号のAD変換にかかる合計時間および変換されたデータ量を必要最小限にすることができる。
なお、最大値設定レジスタ11−1〜11−nおよび最小値設定レジスタ12−1〜12−n、ずれ量設定レジスタ13−1〜13−n、変換精度レジスタ14−1〜14−nの3種類のレジスタのうち、いずれか1種類、または、2種類を選択して設けることもできる。
以上のように、第4実施形態の逐次比較型AD変換器1を使用すれば、複数のアナログ入力信号のAD変換にかかる合計時間を短縮することができる。また、各アナログ入力信号毎に個別に変換精度を設定すれば、AD変換にかかる合計時間を短縮することができ、かつ、各アナログ入力信号毎のAD変換により生成されるデータ量を必要最小限にすることもできる。
次に、この発明の第5実施形態について図8を参照して説明する。この実施形態の逐次比較型AD変換器は、AD変換の誤差が所定範囲であるときに変換速度を速くできることを特徴とする。図8(A)は、この実施形態に係る逐次比較型AD変換器のS/H回路3の一部を示す回路図であり、図8(B)は、図8(A)に示す回路の動作タイミングを示すタイミングチャートである。なお、S/H回路3に対する逐次比較制御回路10による制御内容以外は、前述の各実施形態の逐次比較型AD変換器1と共通の構成であるため、その共通部分の説明を省略する。
図8(A)に示すように、S/H回路3は、サンプルホールド用のコンデンサC1と、アナログ入力電圧Vinに対応する電荷をコンデンサC1に急速に充電するためのオペアンプ3aと、このオペアンプ3aの出力をオン・オフするスイッチSW1と、オペアンプ3aをバイパスするためのバイパス回路3bと、このバイパス回路3bの導通・非導通を切り替えるためのスイッチSW2とを備える。そのコンデンサC1にかかる電圧が、サンプリングされたアナログ電圧であり、そのアナログ電圧が比較器5に印加される。なお、スイッチSW1,SW2は、図面上ではスイッチの記号で表示されているが、実際には、MOSトランジスタまたはCMOSトランジスタなどの素子がSW1,SW2として使用される。
ところで、オペアンプ3aのオフセットによる誤差(例えば、約3〜5mV程度)が、AD変換の誤差の範囲内にある場合は、オフセットによる誤差を許容できるため、SW2によるダイレクトサンプリングを省略することにより、サンプリング時間を短縮することができる。例えば、アナログ入力電圧Vinの範囲が0〜5Vであり、変換精度が8bit、変換誤差が±3LSBであるとすると、1LSB当りの電圧は、約19.5mV(=5V/256)となり、変換誤差の3LSBでは、約58.5mV(=19.5mV×3)となる。オペアンプ3aのオフセットが5mVであるとすると、オフセットの5mVは、変換誤差の58.5mVに対して約8.5%の割合になる。つまり、変換誤差の中にオペアンプ3aのオフセットによる誤差が含まれることになるため、コンデンサC1の充電後にスイッチSW2をオンすることによるダイレクトサンプリングを省略しても変換の正確さを失うことがない。
そこで、AD変換の誤差がオペアンプ3aのオフセットによる誤差を許容できる範囲である場合は、SW2をオンさせないように制御する信号を逐次比較制御回路10からS/H回路3へ出力し、直接充電回路3bによるコンデンサC1の直接充電を行わないように制御する。
以上のように、第5実施形態の逐次比較型AD変換器を使用すれば、AD変換の誤差がS/H回路3のオペアンプ3aのオフセットによる誤差を許容できる程度の場合は、直接充電回路3bによるコンデンサC1の直接充電を行わないように制御することができるため、その分、サンプリング時間を短縮することができる。
次に、この発明の第6実施形態について図9を参照して説明する。この実施形態の逐次比較型AD変換器は、DAC4から出力される参照電圧の範囲を必要な範囲に固定し、不要な比較が実行されにようにすることにより、変換速度を速くできることを特徴とする。図9は、参照電圧領域およびその出力コードの関係を示す説明図である。
図9において、E1〜E14は、DAC4から出力される参照電圧を示し、1***〜000*は、参照電圧に対応する出力コードを示す。例えば、参照電圧が参照電圧領域E4に存在することが予め分かっているとすると、比較器5に入力する参照電圧の領域をE9およびE10(1000〜1011)に固定することにより、比較器5における比較は、比較対象のアナログ入力電圧と、参照電圧領域E9またはE10を構成する参照電圧との比較だけで済み、参照電圧領域E1またはE2を構成する参照電圧との比較と、参照電圧領域E3またはE4を構成する参照電圧との比較とを省略することができる。
つまり、本来3回の比較が必要であったのを2回少ない1回に減少させることができる。また、図2における参照電圧Vmidの演算(S9)と、最大値Vmaxから最小値Vminを減算した値が最小増減幅Vlsbになったか否かの判定(S13)とが不要となるため、従来のAD変換処理を流用することが可能になる。
以上のように、第6実施形態の逐次比較型AD変換器を使用すれば、AD変換対象となるアナログ入力電圧が予め分かっている場合は、比較に用いる参照電圧の範囲を絞っておくことにより、比較の回数を減少させることができるため、AD変換の速度を速くすることができる。
(1)前述の各実施形態では、ユーザが設定する最大値Vmax、最小値Vmin、ずれ量Vdevianceおよび変換精度Vlsbは、コンピュータプログラムに従って各レジスタに設定する場合を説明したが、各設定値を複数に切替えるスイッチと、スイッチの操作により各設定値を切替える回路とを設けた構成にすることもできる。
(2)前述の各実施形態では、ユーザが設定する最大値Vmax、最小値Vmin、ずれ量Vdevianceおよび変換精度Vlsbをレジスタに格納する場合を説明したが、RAM、EEPROM、フラッシュROMなどの書換え可能な記憶媒体に格納することもできる。
Claims (11)
- アナログ入力信号の電圧をサンプリングして保持するサンプルホールド回路と、
複数の参照電圧を出力するDA変換器と、
前記サンプルホールド回路により保持されている電圧と、前記DA変換器から出力された参照電圧とを比較する比較器と、
この比較器による比較結果に基づいて前記参照電圧を変更し、前記参照電圧が変更されたときの前記比較器の比較結果をデジタルデータに変換するとともに、その変換された前記デジタルデータを保持する逐次比較制御回路と、
を備えた逐次比較型AD変換器において、
前記DA変換器から出力される前記参照電圧の範囲を変更する変更手段を備えたことを特徴とする逐次比較型AD変換器。 - 前記変更手段は、
前記アナログ入力信号の電圧の範囲を書換え可能に記憶する電圧範囲記憶手段を備えており、前記参照電圧の範囲を、前記電圧範囲記憶手段に記憶されている範囲と対応するように変更することを特徴とする請求項1に記載の逐次比較型AD変換器。 - 複数の前記アナログ入力信号を入力する入力手段を備えており、
前記変更手段は、
前記複数のアナログ入力信号それぞれの電圧の範囲を書換え可能に前記電圧範囲記憶手段に記憶し、前記参照電圧の範囲を、前記電圧範囲記憶手段に記憶されている範囲と対応するように各アナログ入力信号毎に変更することを特徴とする請求項2に記載の逐次比較型AD変換器。 - 前記変更手段は、
前記アナログ入力信号の電圧の最大値および最小値を書換え可能に前記電圧範囲記憶手段に記憶し、前記参照電圧の範囲を、前記電圧範囲記憶手段に記憶されている前記最大値および最小値と対応するように変更することを特徴とする請求項2または請求項3に記載の逐次比較型AD変換器。 - 前記変更手段は、
所定のサンプリング周期における前記アナログ入力信号の電圧の推定される変化量を書換え可能に記憶する変化量記憶手段を備えており、前記サンプルホールド回路によりサンプリングして保持された電圧が前記逐次比較制御回路により前記デジタルデータに変換されるまでの処理を1回のAD変換処理とした場合に、前回のAD変換処理により変換された変換値および前記変化量記憶手段に記憶されている前記変化量に基づいて今回のAD変換処理における前記参照電圧の範囲を決定することを特徴とする請求項1に記載の逐次比較型AD変換器。 - 複数の前記アナログ入力信号を入力する入力手段を備えており、
前記変更手段は、
前記複数のアナログ入力信号毎の前記変化量を前記変化量記憶手段に記憶し、各アナログ入力信号の前回のAD変換処理により変換された各変換値および前記変化量記憶手段に記憶されている各変化量に基づいて今回の各アナログ入力信号のAD変換処理において用いる各参照電圧の範囲をそれぞれ決定することを特徴とする請求項5に記載の逐次比較型AD変換器。 - 前記サンプルホールド回路によりサンプリングして保持された電圧を前記デジタルデータに変換する精度を変更する変換精度変更手段を備えたことを特徴とする請求項1ないし請求項6のいずれか1つに記載の逐次比較型AD変換器。
- 複数の前記アナログ入力信号を入力する入力手段を備えており、
前記変換精度変更手段は、前記精度を、前記複数のアナログ入力信号毎に変更可能であることを特徴とする請求項7に記載の逐次比較型AD変換器。 - 前記サンプルホールド回路は、
サンプルホールド用のコンデンサと、前記アナログ入力信号の電圧値と前記コンデンサの容量値とにより決まる電荷を前記コンデンサに急速に充電するためのオペアンプと、前記オペアンプを介さないで前記アナログ入力信号により前記コンデンサを直接充電する直接充電回路とを備えており、前記オペアンプの出力電流により前記コンデンサが充電された後で前記直接充電回路により前記コンデンサを充電することにより、前記オペアンプのオフセットによる誤差を補正するように構成されており、
前記比較器は、
前記コンデンサの電位と前記参照電圧とを比較するように構成されており、
前記逐次比較制御回路は、
AD変換の誤差が所定の範囲である場合は、前記補正を行わないように前記サンプルホールド回路を制御することを特徴とする請求項1ないし請求項9のいずれか1つに記載の逐次比較型AD変換器。 - 前記アナログ入力信号の周波数成分以上の信号を除去する帯域制限フィルタを備えており、前記サンプルホールド回路は、前記帯域制限フィルタを通過したアナログ入力信号の電圧をサンプリングして保持することを特徴とする請求項1ないし請求項9のいずれか1つに記載の逐次比較型AD変換器。
- 前記変更手段は、
所定のサンプリング周期における前記アナログ入力信号の電圧の推定される変化量を、前記帯域制限フィルタのカットオフ周波数に連動して自動的に設定する設定手段を備えており、前記サンプルホールド回路によりサンプリングして保持された電圧が前記逐次比較制御回路により前記デジタルデータに変換されるまでの処理を1回のAD変換処理とした場合に、前回のAD変換処理により変換された変換値および前記設定手段により設定された前記変化量に基づいて今回のAD変換処理における前記参照電圧の範囲を決定することを特徴とする請求項10に記載の逐次比較型AD変換器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004329263A JP4529650B2 (ja) | 2004-11-12 | 2004-11-12 | 逐次比較型ad変換器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004329263A JP4529650B2 (ja) | 2004-11-12 | 2004-11-12 | 逐次比較型ad変換器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006140819A true JP2006140819A (ja) | 2006-06-01 |
JP4529650B2 JP4529650B2 (ja) | 2010-08-25 |
Family
ID=36621299
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004329263A Expired - Fee Related JP4529650B2 (ja) | 2004-11-12 | 2004-11-12 | 逐次比較型ad変換器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4529650B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20080083404A (ko) * | 2007-03-12 | 2008-09-18 | 삼성전자주식회사 | 전자장치 및 그 제어방법 |
JP2010057031A (ja) * | 2008-08-29 | 2010-03-11 | Nec Electronics Corp | 電源制御装置と電源制御方法 |
JP2012235912A (ja) * | 2011-05-12 | 2012-12-06 | Fujifilm Corp | 超音波診断装置および超音波画像生成方法 |
US9954545B2 (en) | 2016-07-06 | 2018-04-24 | Seiko Epson Corporation | Circuit device, physical quantity detection device, electronic apparatus, and vehicle |
CN113484655A (zh) * | 2021-09-07 | 2021-10-08 | 西安热工研究院有限公司 | 一种冗余测量越线检测方法、系统及存储介质 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5669926A (en) * | 1979-11-12 | 1981-06-11 | Mitsubishi Electric Corp | A/d converter |
JPH02268522A (ja) * | 1989-04-10 | 1990-11-02 | Nec Corp | A/dコンバータ |
JPH0470124A (ja) * | 1990-07-10 | 1992-03-05 | Mitsubishi Electric Corp | アナログ―デイジタル変換方法及び変換器 |
JPH11154866A (ja) * | 1997-11-19 | 1999-06-08 | Nec Corp | 逐次比較型ad変換器 |
JP2001148631A (ja) * | 1999-11-22 | 2001-05-29 | Nec Ic Microcomput Syst Ltd | アナログ・ディジタル変換器、マイクロコンピュータおよびアナログ・ディジタル変換方法 |
JP2002111461A (ja) * | 2000-09-28 | 2002-04-12 | Hitachi Ltd | アナログスイッチ回路 |
-
2004
- 2004-11-12 JP JP2004329263A patent/JP4529650B2/ja not_active Expired - Fee Related
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5669926A (en) * | 1979-11-12 | 1981-06-11 | Mitsubishi Electric Corp | A/d converter |
JPH02268522A (ja) * | 1989-04-10 | 1990-11-02 | Nec Corp | A/dコンバータ |
JPH0470124A (ja) * | 1990-07-10 | 1992-03-05 | Mitsubishi Electric Corp | アナログ―デイジタル変換方法及び変換器 |
JPH11154866A (ja) * | 1997-11-19 | 1999-06-08 | Nec Corp | 逐次比較型ad変換器 |
JP2001148631A (ja) * | 1999-11-22 | 2001-05-29 | Nec Ic Microcomput Syst Ltd | アナログ・ディジタル変換器、マイクロコンピュータおよびアナログ・ディジタル変換方法 |
JP2002111461A (ja) * | 2000-09-28 | 2002-04-12 | Hitachi Ltd | アナログスイッチ回路 |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20080083404A (ko) * | 2007-03-12 | 2008-09-18 | 삼성전자주식회사 | 전자장치 및 그 제어방법 |
JP2010057031A (ja) * | 2008-08-29 | 2010-03-11 | Nec Electronics Corp | 電源制御装置と電源制御方法 |
US8310220B2 (en) | 2008-08-29 | 2012-11-13 | Renesas Electronics Corporation | Power supply controller having analog to digital converter |
US8564268B2 (en) | 2008-08-29 | 2013-10-22 | Renesas Electronics Corporation | Power supply controller having analog to digital converter |
US8581566B2 (en) | 2008-08-29 | 2013-11-12 | Renesas Electronics Corporation | Power supply controller having analog to digital converter |
JP2012235912A (ja) * | 2011-05-12 | 2012-12-06 | Fujifilm Corp | 超音波診断装置および超音波画像生成方法 |
US9954545B2 (en) | 2016-07-06 | 2018-04-24 | Seiko Epson Corporation | Circuit device, physical quantity detection device, electronic apparatus, and vehicle |
CN113484655A (zh) * | 2021-09-07 | 2021-10-08 | 西安热工研究院有限公司 | 一种冗余测量越线检测方法、系统及存储介质 |
CN113484655B (zh) * | 2021-09-07 | 2022-01-25 | 西安热工研究院有限公司 | 一种冗余测量越线检测方法、系统及存储介质 |
Also Published As
Publication number | Publication date |
---|---|
JP4529650B2 (ja) | 2010-08-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5072607B2 (ja) | A/d変換装置 | |
JP5657783B2 (ja) | データ処理システム | |
US7893860B2 (en) | Successive approximation register analog-digital converter and method of driving the same | |
JPH0810830B2 (ja) | アナログ―ディジタル変換器 | |
WO2010010661A1 (ja) | Ad変換装置 | |
JP6102521B2 (ja) | Sarアナログ・デジタル変換方法およびsarアナログ・デジタル変換回路 | |
US9467161B1 (en) | Low-power, high-speed successive approximation register analog-to-digital converter and conversion method using the same | |
US5444447A (en) | Analog-digital converter with distributed sample-and-hold circuit | |
CN111800132A (zh) | 分段结构模/数转换器 | |
JP2008104142A (ja) | A/d変換器 | |
US7348916B2 (en) | Pipeline A/D converter and method of pipeline A/D conversion | |
JP4529650B2 (ja) | 逐次比較型ad変換器 | |
JP2009246752A (ja) | パイプラインa/d変換器 | |
JP4839139B2 (ja) | Ad/da変換兼用装置 | |
KR20090054272A (ko) | 1/2 승수 기준 전압을 누적하는 아날로그 디지털 변환기 | |
JP6225240B2 (ja) | 集積回路 | |
US7652612B2 (en) | Cyclic pipeline analog-to-digital converter | |
JP2007295378A (ja) | アナログ/デジタル変換回路 | |
JP4760737B2 (ja) | アナログ除算方法及びアナログ除算装置 | |
JPH1070463A (ja) | アナログ/ディジタル変換回路 | |
JP2004343163A (ja) | パイプライン型a/d変換回路 | |
JP7396127B2 (ja) | 変換処理装置 | |
JP2009188736A (ja) | Ad変換器 | |
JP2010226356A (ja) | A/d変換器およびその制御方法 | |
JP2007208422A (ja) | アナログデジタル変換器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061227 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090515 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090519 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090629 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100112 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100303 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100518 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100531 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130618 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140618 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |