JP4760737B2 - アナログ除算方法及びアナログ除算装置 - Google Patents

Description

本発明は、入力される２つのアナログ電圧信号の一方を除数、他方を被除数として両アナログ電圧信号の除算を行うアナログ除算方法及びアナログ除算装置に関する。

従来より、この種のアナログ除算装置として、例えばフラッシュ型Ａ−Ｄコンバータを用いたものが提案されている（特許文献１参照）。この特許文献１に開示されているアナログ除算装置によれば、簡単な構成で高速なアナログ除算を実現することができるようになる。

また例えば、逐次比較型Ａ−Ｄコンバータを応用したアナログ除算装置も提案されている（特許文献２参照）。この特許文献２に開示されているアナログ除算装置によれば、入力信号と参照信号とを比較器で比較し、両者の差がなくなるように逐次比較型Ａ−Ｄコンバータと同様の操作を行いつつ、除算処理を行っている。
特開昭５３−４５号公報 特開昭５４−８７１５３号公報

しかしながら、特許文献１に示すような装置では、分解能に応じた数の分圧抵抗や比較器が必要となるなど、分解能を上げようとするほど回路規模が増大する。そのため、実現できる分解能には事実上限界がある。

また、特許文献２に示すような装置で高分解能を得ようとすると、それに応じた比較のための参照信号（入力信号との比較対象）を作成しなくてはならない。具体的には、当該アナログ除算装置を構成する比較器やＤ−Ａコンバータを分解能に応じて高精度なものとする必要がある。そのため、高分解能に応じてコストが上昇し、回路規模も大きくなってしまう。

本発明は上記課題に鑑みなされたものであり、回路規模を小さくしコストアップを抑えつつ、高分解能の除算結果を得ることが可能なアナログ除算装置を提供することを目的とする。

上記課題を解決するためになされた請求項１記載の発明は、第１のアナログ電圧信号と第２のアナログ電圧信号との除算を行うアナログ除算方法であって、各アナログ電圧信号のいずれか一方を除数信号Ｖｘ、他方を被除数信号Ｖｙとして、除数信号ＶｘをＮ分圧（但し、Ｎは２以上の自然数）して分圧信号Ｖｘ／Ｎ，２Ｖｘ／Ｎ，３Ｖｘ／Ｎ，・・・，（Ｎ−１）Ｖｘ／Ｎ、を生成する。

そして、まず最初の単位除算動作として、被除数信号Ｖｙを被除数演算信号とし、該被除数演算信号と各分圧信号とを比較して、その比較結果に基づき、被除数演算信号よりも小さい分圧信号のうち最も大きいものを分圧帰還信号として設定すると共に、該最も大きい分圧信号に基づいて、Ｎ進数小数点第一位の桁に対応する演算結果を取得する。

続く２回目以降の単位除算動作では、前回の単位除算動作時における被除数演算信号から前回の単位除算動作時において設定された分圧帰還信号を減算し、その減算結果をＮ倍に増幅したものを今回の新たな被除数演算信号として、該被除数演算信号と各分圧信号とを比較し、その比較結果に基づき、被除数演算信号よりも小さい分圧信号のうち最も大きいものを分圧帰還信号として設定すると共に、該最も大きい分圧信号に基づいて、Ｎ進数小数点第ｎ位の桁（但し、ｎは前記単位除算動作の回数）に対応する演算結果を取得する。

即ち、最初の単位除算動作では、除数信号Ｖｘと被除数信号Ｖｙとの除算（詳しくは各分圧信号と被除数信号Ｖｙとの比較）を直接行い、これによりＮ進数小数第一位の桁に対応した除算結果が得られる。このとき、被除数信号Ｖｙよりも小さい分圧信号の中で最も大きいものを分圧帰還信号として設定しておく。

そして続く２回目の単位除算動作では、被除数信号Ｖｙから分圧帰還信号を減算し、その減算結果をＮ倍する。そのＮ倍された信号を新たな被除数演算信号として、各分圧信号との比較を行う。これにより、Ｎ進数小数第二位の桁に対応した除算結果が得られる。このときも、被除数演算信号よりも小さい分圧信号の中で最も大きいものを分圧帰還信号として設定しておく。

さらに３回目の単位除算動作では、２回目の単位除算動作で被除数演算信号とされた信号から分圧帰還信号を減算し、その減算結果をＮ倍して、新たな被除数演算信号として各分圧信号との比較を行う。これにより、Ｎ進数小数第三位の桁に対応した除算結果が得られる。

つまり、ｎ回目の単位除算動作ではＮ進数小数第ｎ位の桁に対応した除算結果が得られるわけである。このようにして、所定の回数だけ単位除算動作を行うと、その回数に応じた分解能で除算結果が得られることになる。より詳しくは、本発明の除算方法における除算結果の分解能は、分圧信号を生成する際の除数信号Ｖｘの分割数であるＮと、単位除算動作の動作回数に依存し、この動作回数をＬとすると、分解能はＮ^Lで表される。

なお、各分圧信号と被除数演算信号との比較の結果、いずれの分圧信号よりも被除数演算信号の方が小さい場合は、分圧帰還信号は設定されない。換言すれば、分圧帰還信号として０が設定される。

本発明のアナログ除算方法の最も特徴的なところは、単位除算動作を繰り返し行うことと、単位除算動作を行う度に、比較対象（被除数演算信号）より小さい分圧信号のうち最大のものを分圧帰還信号として帰還させ、前回の除数演算信号からその帰還させた分圧帰還信号を減じて増幅したものを、新たな被除数演算信号として分圧信号と比較するところにある。このようにすることで、除数信号Ｖｘを分圧する際の分割数Ｎを少なくし、除算を実現するための構成（回路面積など）を小さくできる。しかも、単位除算動作の動作回数を増やすことにより分解能を上げることができる。もちろん、分解能を任意に変更することも容易にできる。

なお、最後の単位除算動作の実行時には、次に再び単位除算動作を実行することなく除算が一旦終了するため、分圧帰還信号を設定する必要性はない。
次に、請求項２に記載の発明は、第１のアナログ電圧信号と第２のアナログ電圧信号との除算を行うアナログ除算装置であって、各アナログ電圧信号のいずれか一方を除数信号Ｖｘとし、該除数信号ＶｘをＮ分圧（但し、Ｎは２以上の自然数）して分圧信号Ｖｘ／Ｎ，２Ｖｘ／Ｎ，３Ｖｘ／Ｎ，・・・，（Ｎ−１）Ｖｘ／Ｎ、を生成する除数分圧手段と、各分圧信号と被除数演算信号との比較を行う比較手段と、この比較手段の比較結果に基づき、被除数演算信号よりも小さい分圧信号のうち最も大きいものを分圧帰還信号として設定する分圧信号帰還手段と、比較手段の比較結果に基づき、被除数演算信号よりも小さい分圧信号のうち最も大きい分圧信号ａＶｘ／Ｎ（但し、ａは１〜Ｎ−１の自然数）の分圧比ａ／Ｎを検出し、該分圧比ａ／Ｎに基づいてＮ進数小数点以下一桁分の演算結果を出力する演算出力手段と、比較手段による前回の比較実行時における被除数演算信号から、分圧信号帰還手段により設定された分圧帰還信号を減算する減算手段と、減算手段による減算結果をＮ倍に増幅する増幅手段とを備える。そして、演算制御手段が、比較手段により比較を一回行うと共にその比較結果に基づいて演算出力手段によりＮ進数小数点以下一桁分の演算結果を得る動作を一回の単位除算動作として、最初の単位除算動作においては、各アナログ信号のうち他方を被除数信号Ｖｙとし、該被除数信号Ｖｙを被除数演算信号として、比較手段に比較を行わせ、２回目以降の単位除算動作においては、増幅手段にてＮ倍に増幅された減算結果を被除数演算信号として、比較手段に比較を行わせる。

このように構成された請求項２記載のアナログ除算装置によれば、請求項１記載のアナログ除算方法が実現される。そのため、除算装置を構成する装置規模(回路面積など)を小さくし、装置全体のコストアップを抑えつつ、除算の分解能を高くすることができる。もちろん、分解能を任意に変更することも容易にできる。

ここで、最初の単位除算動作時には被除数演算信号として被除数信号Ｖｙを、２回目以降の単位除算動作時には被除数演算信号として前回の被除数演算信号から分圧帰還信号を減じてさらにＮ倍したものを比較手段に入力するための具体的構成は種々考えられるが、例えば請求項３記載のように構成することができる。

即ち、請求項３記載の発明は、請求項２記載のアナログ除算装置であって、被除数信号Ｖｙ、又は、比較手段による前回の比較実行時における被除数演算信号、のいずれか一方を選択的に切り替えて減算手段に入力する被除数切替手段を備え、増幅手段は、増幅率を１又はＮのいずれかに切り替え可能に構成されている。そして、演算制御手段は、最初の単位除算動作においては、被除数切替手段から被除数信号Ｖｙを減算手段に入力させると共に、分圧帰還信号を０にリセットし且つ増幅手段の増幅率を１に切り替えることで、被除数信号Ｖｙをそのまま被除数演算信号として比較手段に入力させ、２回目以降の単位除算動作においては、被除数切替手段から被除数演算信号を減算手段に入力させると共に、前回の単位除算動作時に分圧信号帰還手段にて設定された分圧帰還信号を減算手段に入力させることにより、該減算手段にて該被除数演算信号と該分圧帰還信号との減算を実行させ、且つ、増幅手段の増幅率をＮに切り替えることで、該減算結果をＮ倍した信号を今回の新たな被除数演算信号として比較手段に入力させる。

つまり、被除数切替手段を設けることで、被除数信号Ｖｙ又は被除数演算信号(前回の単位除算動作時の値)のいずれか一方を減算手段に入力できるようにする。そして、被除数信号Ｖｙを減算手段に入力させるとき（つまり最初の単位除算動作時）は被除数信号Ｖｙがそのまま被除数演算信号として比較手段に入力されるようにし、前回の被除数演算信号を減算手段に入力させるとき（つまり２回目以降の単位除算動作時）は、減算手段による減算結果をＮ倍したものが被除数演算信号として比較手段に入力されるようにする。

このように、被除数切替手段を設けると共に、その切り替え状態に応じて分圧帰還信号のリセットや増幅手段の増幅率を切り替え・制御するようにすることで、アナログ除算装置をより簡易的に構成することが可能となる。

ここで、例えば請求項４記載のように、演算制御手段は、除数信号Ｖｘの大きさに応じて単位除算動作の動作回数を決定するよう構成され、該除数信号Ｖｘが大きいほど段階的又は連続的に動作回数が多くなるように該動作回数を決定するものであってもよい。

除数信号Ｖｘが小さい場合、除数分圧手段で分圧したときに分圧信号が小さくなって除算の精度が悪くなるおそれがある。そこで、請求項４記載の発明のように除数信号Ｖｘの大きさに応じて単位除算動作の動作回数を決定することで、精度を考慮した除算結果を得ることが可能となる。

また例えば、請求項５記載のように、演算制御手段は、当該アナログ除算装置の外部から単位除算動作の動作回数を示す指令が入力された場合、該指令に従って動作回数を決定するものであってもよい。

このように構成すれば、例えば、当該アナログ除算装置による除算結果を用いて何らかの処理を行う外部装置が、自身で取り扱い可能なビット数に応じて自ら単位除算動作の動作回数を設定することも可能となり、その場合、効率的に除算を行うことができるようになる。

一方、理想的には、単位除算動作を繰り返し実行する毎に分解能が高くなって高精度の除算結果が得られるはずであるが、実際にアナログ除算装置を構成して除算を実行させた際には、例えば分圧信号帰還手段からの分圧帰還信号の誤差、減算手段の減算誤差、増幅手段の増幅誤差、或いは外来ノイズ等の各種誤差要因により、ある動作回数にて有効ではない（誤差を含む）演算結果が得られるおそれがある。

そこで、例えば請求項６又は７に記載のように、実際に除算を行う前に、有効な演算結果が得られる動作回数の最大値（限界動作回数）を得ておき、それに応じて実際の単位除算動作の動作回数を決めるようにするとよい。

即ち、請求項６記載の発明は、請求項２〜５いずれかに記載のアナログ除算装置であって、除数信号Ｖｘの１／２の値である除数半値Ｖｘ／２を生成する除数半値生成手段を備え、Ｎは奇数である。そして、演算制御手段は、除数信号Ｖｘと被除数信号Ｖｙとの除算に先立って、まず、被除数信号Ｖｙに代えて除数半値Ｖｘ／２を被除数信号として、除数信号Ｖｘと該除数半値Ｖｘ／２について単位除算動作を少なくとも２回以上実行させる予備除算実行手段と、予備除算実行手段による２回目以降の単位除算動作実行毎に、該単位除算動作における比較手段による比較結果が１回目の単位除算動作時における比較手段による比較結果から変化したか否かを判断する変化判断手段と、この変化判断手段によって変化したと判断された場合、該判断時までに実行した単位除算動作の動作回数よりも一つ少ない回数を限界動作回数として設定する限界動作回数設定手段とを備え、単位除算動作の動作回数として、限界動作回数設定手段により設定された限界動作回数を超えない数に決定する。

また、請求項７記載の発明は、請求項２〜５いずれかに記載のアナログ除算装置であって、除数信号Ｖｘの１／２の値である除数半値Ｖｘ／２を生成する除数半値生成手段を備え、Ｎは偶数である。そして、演算制御手段は、除数信号Ｖｘと被除数信号Ｖｙとの除算に先立って、まず、被除数信号Ｖｙに代えて除数半値Ｖｘ／２を被除数信号として、除数信号Ｖｘと該除数半値Ｖｘ／２について単位除算動作を少なくとも３回以上実行させる予備除算実行手段と、予備除算実行手段による３回目以降の単位除算動作実行毎に、該単位除算動作における比較手段による比較結果が２回目の単位除算動作時における比較手段による比較結果から変化したか否かを判断する変化判断手段と、この変化判断手段によって変化したと判断された場合、該判断時までに実行した単位除算動作の動作回数よりも一つ少ない回数を限界動作回数として設定する限界動作回数設定手段とを備え、単位除算動作の動作回数として、限界動作回数設定手段により設定された限界動作回数を超えない数に決定する。

即ち、Ｎが奇数の場合（請求項６）、理想的には、単位除算動作を繰り返し行っても比較手段の比較結果は毎回同じになるはずである。つまり、分圧帰還信号は毎回、除数信号Ｖｘの１／２以下の分圧信号の中で最も大きい（Ｎ−１）Ｖｘ／２Ｎとなる。しかし、上述した各種誤差要因により、増幅手段による増幅後の値（つまり比較手段に入力される被除数演算信号）の誤差が徐々に累積していき、ついには比較手段の比較結果が前回の単位除算動作実行時の結果から変化してしまう。

そこで、実際の除算の前にまず除数信号Ｖｘと除数半値Ｖｘ／２との除算を行って（単位除算動作を繰り返し実行して）何回目の単位除算動作で比較手段の比較結果が変化するかを判断する。そして、変化した場合、それ以上単位除算動作を行っても得られる演算結果は有効ではないため、前回までの単位除算動作の回数を、有効な演算結果が得られる限界動作回数として設定する。そして、その限界動作回数の範囲内で動作回数を決定するのである。

また、Ｎが偶数の場合（請求項７）は、理想的には、２回目の単位除算動作以降は比較手段の比較結果が毎回同じになるはずである。しかし、上記同様、実際には、単位除算動作を繰り返し実行していく毎に誤差が累積してついには比較手段の比較結果が変化してしまうおそれがある。なお、Ｎが偶数の場合は1回目の比較結果と２回目の比較結果は異なる。

そこで、実際の除算の前にまず除数信号Ｖｘと除数半値Ｖｘ／２との除算を行って（単位除算動作を繰り返し実行して）、２回目以降の単位除算動作を対象として、何回目の単位除算動作で比較手段の比較結果が変化するかを判断する。そして、変化した場合、それ以上単位除算動作を行っても得られる演算結果は有効ではないため、前回までの単位除算動作の回数を、有効な演算結果が得られる限界動作回数として設定する。そして、その限界動作回数の範囲内で動作回数を決定するのである。

このように、実際に想定される各種誤差要因を考慮して、有効な演算結果が得られるのは何回目の単位除算動作までなのかを予め得ておき、その結果（限界動作回数）に基づいて、その限界動作回数の範囲内で単位除算動作を実行するようにすることで、過不足のない適切な分解能で除算結果を得ることができる。

なお、比較結果が変化した単位除算動作においては、比較結果が変化したということが判断できれば十分であるため、必ずしも演算出力手段による演算結果を得る動作まで行う必要はない。つまり、比較結果が変化したことが判断できた時点で当該単位除算動作を終了（中止）してもよい。

演算出力手段は、例えば請求項８記載のように、演算結果をパラレルデータとして出力するものであるとよい。このようにパラレルデータとして出力することで、演算結果を高速に出力することができる。

次に、請求項９記載の発明は、請求項２〜８いずれかに記載のアナログ除算装置であって、単位除算動作の実行毎に演算出力手段からの演算結果を取得し、演算制御手段により予め決定された動作回数だけ単位除算動作が行われた後、該取得した各単位除算動作毎の演算結果を、除数信号Ｖｘと被除数信号Ｖｙの除算結果を示すものであって予め設定されたデータ形式のデータに変換して出力するデータ変換手段を備えたことを特徴とする。

つまり、単位除算動作が所定回数行われた後に、それまでに演算出力手段から入力された演算結果（小数点以下の一桁分に相当する除算結果を表すもの）を、予め設定したデータ形式のデータ（除算結果）に変換して出力する。 この場合、データ変換手段は、例えば請求項１０記載のように、単位除算動作毎に得られた演算結果を上記データ形式の除算結果に変換する変換パターンを備え、該変換パターンに基づき、上記データ形式の除算結果への変換を行うようにしてもよい。このように変換パターンを用いることで、所望のデータ形式への変換を容易に行うことができる。

データ形式は種々考えられ、例えば当該アナログ除算装置の後段において除算結果を用いて何らかの処理を行う外部装置が直接取り扱える形式のデータとすることができる。また例えば、請求項１１記載のように、データ変換手段は、各演算結果を２進数パラレルデータ形式であって所定ビット数のデータに変換して出力するものであってもよい。このようにパラレルデータ形式とすることで、最終的な除算結果の出力を高速に行うことが可能となる。

またこの場合、例えば請求項１２記載のように、演算制御手段は、最終的に得られる除算結果の精度が上記所定ビット数を超えることのないように、単位除算動作の動作回数を決定するようにするとよい。

上記所定ビット数以上の精度で除算の結果を得ても、その後に値が丸め込まれてしまうため、除算時間が無駄になる。そこで、上記請求項１２に記載のように、上記所定ビット数を超える精度の除算結果が得られる回数までは単位除算動作を行わないようにすることで、除算を効率的に行うことができる。

ここで、上記請求項２〜１２いずれかに記載のアナログ除算装置は、更に、例えば請求項１３記載のように、除数信号Ｖｘ及び被除数信号Ｖｙを同じ増幅率で増幅し、該増幅後の除数信号Ｖｘ及び被除数信号Ｖｙを夫々新たな除数信号Ｖｘ及び被除数信号Ｖｙとして出力する入力信号増幅手段を備えるとよい。

既述の通り、除数信号Ｖｘが小さい場合、除数分圧手段で分圧したときに分圧信号が小さくなって除算の精度が悪くなる。そこで、請求項１３記載のように除数信号Ｖｘ及び被除数信号Ｖｙを共に同じ増幅率で増幅させ、その増幅後の各信号Ｖｘ，Ｖｙにより除算を行うことで、全体のＳ／Ｎ比が向上し、除算結果の精度を上げることが可能となる
この場合、除数信号Ｖｘ及び被除数信号Ｖｙをどの程度増幅させるかは、除数信号Ｖ１の大きさ等に応じて適宜決めればよいが、例えば請求項１４に記載のように、増幅後の除数信号Ｖ１の大きさに相当する電圧を参照電圧信号として入力信号増幅手段に与え、この参照電圧信号に基づいて入力信号増幅手段が増幅を行うようにしてもよい。即ち、入力信号増幅手段は、当該入力信号増幅手段に入力されている所定の参照電圧信号に基づき、除数信号Ｖｘを該参照電圧信号まで増幅して新たな除数信号Ｖｘとして出力すると共に、該増幅と同じ増幅率にて被除数信号Ｖｙも増幅して新たな被除数信号Ｖｙとして出力する。

また例えば、請求項１５記載のように、入力信号増幅手段は、当該入力信号増幅手段に入力される除数信号Ｖｘの大きさに基づき、該除数信号Ｖｘが大きいほど段階的又は連続的に増幅率を小さく設定するようにしてもよい。このようにすれば、上記請求項１４のように参照電圧信号を用いる場合に比べ、より簡単な構成で高精度の除算結果を得ることができる。

除数分圧手段における除数信号Ｖｘの分割数であるＮは、要求される除算の精度等に応じて適宜決めればよく、基本的に２以上であれば何でもよいが、より好ましくは、２の累乗とするのがよい。このように分割数Ｎを２の累乗とすることで、演算出力手段からの出力信号（演算結果の出力）を２進数で表現しやすく、演算出力手段より後段側においてその演算結果を容易に処理することができる。

また、除数分圧手段の具体的構成、即ち除数信号ＶｘをどのようにしてＮ分割するかは、種々考えられ、例えば請求項１７記載のように、抵抗値の等しい抵抗器をＮ個直列接続されて構成し、各抵抗器の接続点の電圧を分圧信号とするようにしてもよいし、例えば請求項１８に記載のように、コンデンサを用いて分圧信号を生成するようにしてもよい。具体的には、除数信号Ｖｘによって所望の電圧に充電される複数のコンデンサを有し、該各コンデンサの充電電圧を直接いずれかの分圧信号として出力するか、又は、２つ以上のコンデンサの充電電圧を加算して所望の分圧信号を生成することで、各分圧信号を出力する。

前者（請求項１７）の場合、抵抗器の直列接続というごく簡単な構成で除数分圧手段を実現できる。後者（請求項１８）の場合、抵抗器の場合と比べると構成はやや複雑になるが、各コンデンサに所望の電圧が充電された後は、除数信号Ｖ１の入力が切り離されるため、除数信号Ｖ１にノイズ等による揺らぎが生じても各分圧信号はその影響を受けない。そのため、抵抗器の場合に比べて除算精度を高めることが可能となる。

また、請求項２〜１８いずれかに記載のアナログ除算装置は、更に、例えば請求項１９記載のように、除数信号Ｖｘからノイズ成分を除去する除数信号フィルタ手段、及び被除数信号Ｖｙからノイズ成分を除去する被除数信号フィルタ手段、の少なくとも一方を備えたものであるとよい。このように各フィルタ手段の少なくとも一方を備えることで、除算の精度を向上させることができる。

そして、各フィルタ手段を、例えば請求項２０記載のようにＣＤＳ回路にて構成すれば、除数信号Ｖｘに重畳したノイズだけに限らず、例えばオフセット成分のような、演算誤差が生じる要因となるような不要成分をも除去することができ、演算精度をより向上させることができる。

以下に、本発明の好適な実施形態を図面に基づいて説明する。
［第１実施形態］
図１に、本実施形態のアナログ除算装置１の概略構成図を示す。本実施形態のアナログ除算装置１は、除数信号Ｖ１と被除数信号Ｖ２（いずれもアナログ電圧信号）との除算（Ｖ２／Ｖ１）を行ってその結果を出力するものであり、図１に示す如く、除数信号Ｖ１が入力される除数信号入力端子１２と、被除数信号Ｖ２が入力される被除数信号入力端子１３と、駆動回路１１と、除数入力スイッチ１５と、被除数入力スイッチ１６と、除数ＣＤＳ回路１８と、分圧回路２０と、被除数切替スイッチ２１と、減算器２２と、被除数ＣＤＳ回路２３と、被除数増幅回路２４と、第２サンプルホールド回路２５と、三つの比較器２６，２７，２８と、演算回路３０と、第１サンプルホールド回路３２と、変換テーブル３４と、除算結果（本実施形態ではシリアルデータ）が出力される出力端子３６とを備えている。

除数入力スイッチ１５は、駆動回路１１からの除数入力スイッチ信号に従って除数信号入力端子１２に入力された除数信号Ｖ１の後段（除数ＣＤＳ回路１８側）への出力をＯＮ／ＯＦＦするものである。この除数入力スイッチ１５は、駆動回路１１からの除数入力スイッチ信号によりＯＮされたときは除数信号Ｖ１を除数ＣＤＳ回路１８側へ出力する。逆に、除数入力スイッチ信号によりＯＦＦされたときは、除数信号Ｖ１は除数ＣＤＳ回路１８側へ出力されないこととなる。

被除数入力スイッチ１６も、基本的には上記除数入力スイッチ１５と同じように動作する。即ち、駆動回路１１からの被除数入力信号に従って動作し、被除数入力スイッチ信号によりＯＮされたときは被除数信号Ｖ２を被除数切替スイッチ２１側へ出力する。逆に、被除数入力スイッチ信号によりＯＦＦされたときは、被除数信号Ｖ２は被除数切替スイッチ２１側へ出力されないこととなる。

除数ＣＤＳ回路１８は、信号に含まれるノイズや誤差発生原因となる成分を除去するための周知のＣＤＳ（Correlated double sampling；相関二重サンプリング）回路である。本実施形態の除数ＣＤＳ回路１８は、除数信号入力端子１２から除数入力スイッチ１５を介して入力される除数信号Ｖ１から、ノイズや、オフセット成分等の誤差発生要因を除去し、除数ＣＤＳ信号として出力する。

この除数ＣＤＳ回路１８の基本的動作は、周知のＣＤＳ回路と同様であるため、ここでは簡単に説明する。本実施形態では、まず除数入力スイッチ１５をＯＦＦして除数信号Ｖ１を入力させない状態のときの入力信号が除数ＣＤＳ回路１８にてホールドされる。その後、除数入力スイッチ１５をＯＮして除数信号Ｖ１を除数ＣＤＳ回路１８に入力させる。そして、この入力された除数信号Ｖ１と、除数信号Ｖ１が入力されない状態でホールドした入力信号との差分をとることによって、ノイズやオフセット成分等が除去された除数信号Ｖ１（除数ＣＤＳ信号）が生成・出力される。このように、除数ＣＤＳ回路１８により除数信号Ｖ１からノイズ等を除去することで、当該アナログ除算装置１の除算精度が向上することとなる。

なお、この除数ＣＤＳ信号は、上記のように、除数信号入力端子１２に入力された除数信号Ｖ１からノイズやオフセット成分等が除去されたものであるため、厳密にいえば除数信号Ｖ１と全く同じものではなく、例えば「ノイズ等が除去された除数信号Ｖ１」と称すべきものである。但し、以下の説明では、説明の便宜上、この除数ＣＤＳ信号を単に除数信号Ｖ１とも称すこととする。つまり、以下の説明で例えば「除数ＣＤＳ回路１８から出力された除数信号Ｖ１」或いは「分圧回路２０に入力される除数信号Ｖ１」という場合の「除数信号Ｖ１」とは、除数ＣＤＳ回路１８によりノイズ等が除去された後の除数信号Ｖ１を意味するものとする。

分圧回路２０は、除数ＣＤＳ回路１８からの除数信号Ｖ１（除数ＣＤＳ信号）を所定の分割数にて分圧する回路である。本実施形態では、同じ抵抗値の抵抗器Ｒを４つ直列接続することにより除数信号Ｖ１を４分圧している。これにより、除数信号Ｖ１の１／４，２／４，３／４の各値及び０（接地電位）が、分圧信号として出力される。このうち、Ｖ１／４，２・Ｖ１／４，３・Ｖ１／４の三つの分圧信号は、それぞれ、比較器２６，２７，２８に入力されると共に、第１サンプルホールド回路３２にも入力される。また、値０（接地電位）は第１サンプルホールド回路３２にのみ入力される。

被除数切替スイッチ２１は、被除数入力スイッチ１６を介して入力される被除数信号Ｖ２又は第２サンプルホールド回路２５から出力される被除数増幅帰還信号（詳細は後述）のうちいずれか一方を選択的に切り替えて被除数入力信号として減算器２２へ入力するものである。具体的には、駆動回路１１からの被除数入力切替信号に従って切替動作がなされる。

減算器２２は、被除数切替スイッチ２１から入力される被除数入力信号（被除数信号Ｖ２又は被除数増幅帰還信号のいずれか）から、第１サンプルホールド回路３２から入力される分圧帰還信号（詳細は後述）を減算してその減算結果を減算信号として被除数ＣＤＳ回路２３へ出力する。

被除数ＣＤＳ回路２３は、その構成や動作は既述の除数ＣＤＳ回路１８と同じである。つまり、減算器２２から入力される減算信号に対して上記除数ＣＤＳ回路１８と同様に動作し、結果として、減算信号からノイズやオフセット成分等が除去された信号である被除数ＣＤＳ信号が出力される。なお、この被除数ＣＤＳ信号についても、厳密にいえば減算信号と全く同じものではないが、以下の説明では、説明の便宜上、この被除数ＣＤＳ信号を単に減算信号とも称すこととする。つまり、以下の説明で例えば「被除数ＣＤＳ回路２３から出力された減算信号」或いは「被除数増幅回路２４に入力される減算信号」という場合の「減算信号」とは、被除数ＣＤＳ回路２３によりノイズ等が除去された後の減算信号を意味するものとする。

被除数増幅回路２４は、被除数ＣＤＳ回路２３からの減算信号（被除数ＣＤＳ信号）を所定の増幅率にて増幅し、被除数増幅信号として各比較器２６〜２８へ出力するものである。この被除数増幅回路２４は、本実施形態では、駆動回路１１からの増幅率切替信号に従って増幅率が「１」又は「４」のいずれか一方に切り替わるよう構成されている。

なお、増幅率「４」というのは、分圧回路２０における分割数と同じである。つまり、被除数増幅回路２４は、分圧回路２０の分割数と同じ増幅率にて増幅できるよう構成されている。本実施形態では、分圧回路２０は除数信号Ｖ１を４分圧するものであるため、この被除数増幅回路２４も減算信号（被除数ＣＤＳ信号）を４倍に増幅できるよう構成されているのである。

第２サンプルホールド回路２５は、被除数増幅回路２４からの被除数増幅信号をホールドすると共に、所定のタイミングでそのホールドした値を被除数増幅帰還信号として被除数切替スイッチ２１へ出力するものである。具体的には、駆動回路１１からの第２駆動信号（ホールド又は出力）により動作し、第２駆動信号として「ホールド」すべき旨の信号が入力されたときはその時点で被除数増幅回路２４から出力されている被除数増幅信号をホールドする。その後、駆動回路１１から第２駆動信号として「出力」すべき旨の信号が入力されたときは、ホールドされている被除数増幅信号を被除数増幅帰還信号として被除数切替スイッチ２１へ出力する。

三つの比較器２６，２７，２８は、いずれも周知のコンパレータにて構成されている。そして、比較器２６には分圧回路２０からの分圧信号３・Ｖ１／４が、比較器２７には分圧回路２０からの分圧信号２・Ｖ１／４が、比較器２８には分圧回路２０からの分圧信号Ｖ１／４が、それぞれ入力される。また、各比較器２８には被除数増幅回路２４からの被除数増幅信号も入力される。

このような構成により、各比較器２６〜２８においては、入力される分圧信号と被除数増幅信号とが比較され、分圧信号が被除数増幅信号以上ならば「１」（ハイレベル）、分圧信号が被除数増幅信号より小さいならば「０」（ローレベル）の電圧が比較信号として出力される。この比較信号は、演算回路３０へ入力される。

演算回路３０は、各比較器２６〜２８からの比較信号（比較結果）を受けて、比較信号が「０」から「１」に変化する変化位置を検出する。そして、駆動回路１１からの演算出力信号の入力タイミングにて、その変化位置を示す信号を、演算信号及び出力信号として出力する。このうち演算信号は第１サンプルホールド回路３２へ、出力信号は変換テーブル３４へ入力される。

例えば、被除数増幅信号がＶ１／４より大きく２・Ｖ１／４より小さい場合、比較器２６，２７からの比較信号は「０」となり、比較器２８からの比較信号は「１」となる。つまりこの場合、比較信号が変化する変化位置は、比較器２７と比較器２８との間、ということになる。演算回路３０は、この変化位置を、第１サンプルホールド回路３２及び変換テーブル３４へ出力するのである。

この演算回路３０の具体的回路構成を、図２に示す。本実施形態の演算回路３０は、図２に示す通り、四つのＸＯＲゲート３０ａ〜３０ｄにより構成されている。即ち、図２に示すように、ローレベル信号（０Ｖ）と比較器２６からの比較信号が入力されるＸＯＲゲート３０ａ、比較器２６及び比較器２７からの各比較信号が入力されるＸＯＲゲート３０ｂ、比較器２７及び比較器２８からの各比較信号が入力されるＸＯＲゲート３０ｃ、及び、比較器２８からの比較信号及びハイレベル信号が入力されるＸＯＲゲート３０ｄ、を備えている。

このような構成により、演算回路３０からは、例えば、入力される比較信号がいずれも「０」の場合は「０００１」が演算信号及び出力信号として出力され、比較器２６，２７からの比較信号が「０」で比較器２８からの比較信号が「１」の場合は「００１０」が演算信号及び出力信号として出力され、比較器２６からの比較信号が「０」で比較器２７，２８からの比較信号がいずれも「１」の場合は「０１００」が演算信号及び出力信号として出力され、入力される比較信号がいずれも「１」の場合は「１０００」が演算信号及び出力信号として出力される。

なお、図２に示した演算回路３０の構成はあくまでも一例であり、第１サンプルホールド回路３２及び変換テーブル３４が変化位置を認識することができる限り、回路構成や信号の形式は種々考えられる。

なお、本実施形態のアナログ除算装置１では、後述するように、分圧信号と被除数増幅信号との比較及びその結果（演算信号及び出力信号）の出力（以下これを「単位除算動作」ともいう）が、複数回繰り返し行われる。この繰り返し行われる単位除算動作の回数は駆動回路１１が決定するのであるが、駆動回路１１は、演算回路３０に出力する演算出力信号に、繰り返し行う単位除算動作が所定回数終了したのか、或いはまだ継続中であるのかを示す信号も含めて出力する。

これを受けた演算回路３０も、変換テーブル３４へ出力する出力信号に、繰り返し動作が終了したか或いはまだ継続中であるかの情報を含めて出力する。図２に示した演算回路３０の回路図では省略したが、演算回路３０は、出力信号として、変化位置を示す信号に加えて上記情報（単位除算動作が所定回数終了したか否か）も出力するのである。

第１サンプルホールド回路３２は、分圧回路２０から入力される全ての分圧信号のうち、演算回路３０からの演算信号に基づき、被除数増幅信号よりも小さい分圧信号のうち最大の分圧信号を、分圧帰還信号として減算器２２へ出力する。

より詳しくは、まず、駆動回路１１からのリセット信号により分圧帰還信号がリセットされる。本実施形態のリセットレベルは０Ｖである。また、駆動回路１１からの第１駆動信号に基づいて、所望の分圧信号をホールド及び出力する。具体的には、第１駆動信号として「ホールド」すべき旨の信号が入力されると、演算回路３０から入力されている演算信号に従って、分圧信号のうち所定の１つをホールドする。ここでホールドする分圧信号は、既述の通り、被除数増幅信号よりも小さい分圧信号のうち最大の分圧信号である。その後、第１駆動信号として「出力」すべき旨の信号が入力されると、そのホールドした分圧信号を分圧帰還信号として減算器２２へ出力する。

よって、例えば、被除数増幅信号がＶ１／４より大きく２・Ｖ１／４より小さい場合、分圧信号Ｖ１／４が分圧帰還信号として出力されることとなる。また例えば、被除数増幅信号が２・Ｖ１／４より大きく３・Ｖ１／４より小さい場合、分圧信号２・Ｖ１／４が分圧帰還信号として出力されることとなる。また例えば、被除数増幅信号がＶ１／４よりも小さい場合は、分圧信号０が分圧帰還信号として出力されることとなる。また例えば、
被除数増幅信号が３・Ｖ１／４より大きい場合は、分圧信号３・Ｖ１／４が分圧帰還信号として出力されることとなる。

変換テーブル３４は、演算回路３０からの出力信号を、例えばパーソナルコンピュータ（ＰＣ）やＵＳＢデバイス等で直接扱えるデータ形式（例えばシリアルデータ列）に変換して変換出力信号として出力するものである。この変換を行うために、変換すべきデータ形式へ変換するための変換パターンを有している。

具体的には、演算回路３０から出力信号が入力される毎に（つまり単位除算動作が行われる毎に）、その入力された出力信号に含まれる、上記変化位置を示すデータを順次ホールドしていく。実際には、駆動回路１１からの変換信号に基づき、「ホールド」すべき旨の変換信号が入力されたとき（出力信号の入力タイミングと同じ）に、そのとき入力されている出力信号をホールドする。そして、そのホールドした出力信号に、単位除算動作が終了した旨の情報が含まれていたならば、その入力された出力信号を含め、その時点までにホールドされている複数の変化位置を示すデータ（単位除算動作毎に順次ホールドされたデータであり、最終的な除算結果を示すデータでもある）を、変換パターンに従ってシリアルデータ形式に変換する。その後、「出力」すべき旨の変換信号が入力されたときに、そのシリアルデータ形式の除算結果が変換出力信号として出力端子３６から出力されることとなる。

駆動回路１１は、アナログ除算装置１の動作全体を統括的に制御する回路であり、上述した各信号を所定のタイミング（詳細は図４を用いて後述）で出力し、除算を実行させる。また、既述の通り、本実施形態のアナログ除算装置１では、分圧信号と被除数増幅信号との比較結果（比較信号）に基づく演算回路からの演算信号及び出力信号の出力動作（単位除算動作）が複数回繰り返し行われるが、その動作回数は、除数信号入力端子１２に入力される除数信号Ｖ１に基づき駆動回路１１が決定するものである。

即ち、駆動回路１１には、除数信号入力端子１２に入力された除数信号Ｖ１が除数入力スイッチ１５を介して入力される。駆動回路１１は、この入力された除数信号Ｖ１に基づき、除数信号Ｖ１が大きいほど動作回数を多く設定する。具体的には、図３に示すように、除数信号Ｖ１が２Ｖより小さい場合は動作回数を「３回」とし、除数信号Ｖ１が２Ｖ以上であって３Ｖより小さい場合は動作回数を「４回」とし、除数信号Ｖ１が３Ｖ以上の場合は動作回数を「５回」とする。なお、この図３の例はあくまでも一例であり、除数信号Ｖ１が大きいほど動作回数が段階的或いは連続的に大きくなるように適宜設定することができる。

次に、上記のように構成された本実施形態のアナログ除算装置１の動作について、図４を用いて具体的に説明する。図４は、本実施形態のアナログ除算装置１における除算動作の一例を示すタイムチャートである。

図４に示す如く、アナログ除算装置１において除算動作が開始されると、時刻ｔ１において駆動回路１１から第１サンプルホールド回路３２へのリセット信号がＯＮすることにより、第１サンプルホールド回路３２から減算器２２への分圧帰還信号がリセットレベル（本実施形態では０Ｖ）となる。またこのとき、駆動回路１１から被除数切替スイッチ２１への被除数入力切替信号により被除数切替スイッチ２１がＶ２側（被除数入力スイッチ１６側）へ切り替わる。これにより、被除数入力スイッチ１６がＯＮされたときに被除数信号入力端子１３に入力された被除数信号Ｖ２が被除数入力スイッチ１６及び被除数切替スイッチ２１を介して減算器２２へ入力されることとなる。

次に、時刻ｔ２にて、駆動回路１１から除数ＣＤＳ回路１８及び被除数ＣＤＳ回路２３へのＣＤＳ駆動信号がＯＮされる。これにより、除数ＣＤＳ回路１８では、当該除数ＣＤＳ回路１８に除数信号Ｖ１が入力されない場合における除数信号がホールドされ、被除数ＣＤＳ回路２３では、当該被除数ＣＤＳ回路２３に被除数信号Ｖ２が入力されない場合における減算信号がホールドされる。またこの時刻ｔ２にて、各ＣＤＳ回路１８，２２からの出力信号（除数ＣＤＳ信号及び被除数ＣＤＳ信号）は一旦リセットされる。

続く時刻ｔ３にて、駆動回路１１は、ＣＤＳ駆動信号をＯＦＦすると共に、除数入力スイッチ１５への除数入力スイッチ信号及び被除数入力スイッチ１６への被除数入力スイッチ信号を共にＯＮする。これにより、除数信号入力端子１２に入力された除数信号Ｖ１は除数入力スイッチ１５を介して除数ＣＤＳ回路１８へ入力され、被除数信号入力端子１３に入力された被除数信号Ｖ２は被除数入力スイッチ１６を介して被除数切替スイッチ２１へ入力される。ここでは、被除数切替スイッチ２１は上記の通り被除数入力スイッチ１６側へ切り替わっており、且つ、第１サンプルホールド回路３２からの分圧帰還信号も０にリセットされている（時刻ｔ１参照）。そのため、被除数ＣＤＳ回路２３には被除数信号Ｖ２がそのまま入力されることとなる。

続く時刻ｔ４では、再び、駆動回路１１から各ＣＤＳ回路１８，２３へのＣＤＳ駆動信号をＯＮする。これにより、除数ＣＤＳ回路１８では、時刻ｔ２でホールドした信号と時刻ｔ３にて入力された除数信号Ｖ１との差分が演算される。この演算結果が、除数ＣＤＳ信号として除数ＣＤＳ回路１８から出力される。この除数ＣＤＳ信号が、分圧回路２０にて４分圧され、分圧回路２０からは既述の通り各分圧信号Ｖ１／４，２・Ｖ１／４，３・Ｖ１／４が第１サンプルホールド回路３２及び演算回路３０へ入力される。第１サンプルホールド回路３２には分圧信号０も入力される。

被除数ＣＤＳ回路２３では、時刻ｔ２でホールドした信号と時刻ｔ３にて入力された被除数信号Ｖ２との差分が演算される。この演算結果が、被除数ＣＤＳ信号として被除数ＣＤＳ回路２３から出力される。

また、この時刻ｔ４では、被除数ＣＤＳ回路２３から被除数ＣＤＳ信号が出力されることにより、被除数増幅回路２４から被除数増幅信号が出力される。このとき、駆動回路１１から被除数増幅回路２４への増幅率切替信号はＯＦＦの状態であって増幅率は「４」に設定されたままとなっている。そのため、この時刻ｔ４の時点では、被除数ＣＤＳ回路２３からの被除数ＣＤＳ信号はまだ４倍に増幅されたままである。

そして、時刻ｔ５にて、各ＣＤＳ回路１８，２３へのＣＤＳ駆動信号を一旦ＯＦＦにする。但し、各ＣＤＳ回路１８，２３からは各ＣＤＳ信号が出力されている。そして、被除数増幅回路２４への増幅率切替信号をＯＮ状態に切り替えることにより、被除数増幅回路２４の増幅率を「１」に切り替える。

これにより、被除数増幅回路２４からは、被除数ＣＤＳ回路２３からの被除数ＣＤＳ信号がそのまま被除数増幅信号として各比較器２６〜２８へ入力される。つまり、被除数信号入力端子１３に入力された減算信号（このときは被除数信号Ｖ２）がそのままのレベルで（但し被除数ＣＤＳ回路２３によるノイズ除去等を経て）被除数増幅信号として各比較器２６〜２８へ入力されるのである。なお、被除数増幅回路２４は、再び増幅率切替信号がＯＦＦに切り替わるまで（図４では時刻ｔ１２になるまで）は増幅率が「１」の状態に保持される。

このとき、分圧回路２０からは、除数信号Ｖ１が４分圧された分圧信号Ｖ１／４，２・Ｖ１／４，３・Ｖ１／４が出力され、分圧信号３・Ｖ１／４は比較器２６へ、分圧信号２・Ｖ１／４は比較器２７へ、分圧信号Ｖ１／４は比較器２８へ、それぞれ入力されている。そのため、各比較器２６〜２８からは、それぞれ、入力されている分圧信号と被除数増幅信号（＝被除数信号Ｖ２）との比較結果が出力される。即ち、比較信号は、比較器２６〜２８の順に見て、「１１１」，「０１１」，「００１」，「０００」のいずれかになっているはずである。

続く時刻ｔ６にて、駆動回路１１は、演算回路３０へ演算出力信号を出力すると共に、第１サンプルホールド回路３２へ「ホールド」すべき旨の第１駆動信号を、変換テーブル３４へ「ホールド」すべき旨の変換信号を、それぞれ出力する。なお、図４では「ホールド」を「ＨＬＤ」と表記している。

これにより、演算回路３０からは、各比較器２６〜２８からの比較信号が「０」から「１」に変化する変化位置を示す信号である演算信号及び出力信号が出力される。具体的には、演算信号が第１サンプルホールド回路３２へ出力され、出力信号が変換テーブル３４へ出力される。

第１サンプルホールド回路３２では、演算回路３０からの演算信号に基づき、比較器による比較結果が「１」となる（つまり分圧信号が被除数増幅信号より小さい）分圧信号のうち最も大きい分圧信号がホールドされる。また、変換テーブル３４では、演算回路３０からの出力信号がホールドされる。

ここまでで、まず、被除数信号Ｖ２と除数信号Ｖ１との除算（単位除算動作）が１回行われ、その除算結果が演算回路３０からの出力信号として得られたことになる。より具体的には、分圧回路２０の分割数を基数とする数（本実施形態では４分割であるから４進数）における小数第一位までの除算結果が得られたことになる。即ち、例えば、比較信号が比較器２６〜２８の順に見て「０１１」となっている場合は４進数表記で０．２という除算結果が得られたことになる。また例えば、比較信号が比較器２６〜２８の順に見て「１１１」となっている場合は、４進数表記で０．３という除算結果が得られたことになる。また例えば、比較信号が比較器２６〜２８の順に見て「０００」となっている場合は、４進数表記で０．０という除算結果が得られたことになる。

この１回あたりの除算（単位除算動作）における除算の分解能は、分圧回路２０の分割数と同じである。そのため、とりあえずこの時点では、１回の単位除算動作が行われ、分解能「４」の除算結果が暫定的に得られたことになる。この除算結果はもちろん、まだ変換テーブル３４から出力されず、変換テーブル３４にてホールドされたままである。そして、引き続き、時刻ｔ７以降に２回目の単位除算動作が行われることとなる。

続く時刻ｔ７では、駆動回路１１から第２サンプルホールド回路２５へ、「ホールド」すべき旨の第２駆動信号が出力される。これにより、被除数増幅回路２４から現在出力されている被除数増幅信号（ここでは被除数信号Ｖ２）が第２サンプルホールド回路２５にてホールドされる。なお、この時刻ｔ７にて、除数入力スイッチ信号がＯＦＦされて除数信号入力端子１２からの除数信号Ｖ１が除数ＣＤＳ回路１８側へ入力されなくなる。但し、除数ＣＤＳ回路１８からは除数ＣＤＳ信号（除数信号Ｖ１）が出力され続けるため、分圧回路２０からの分圧信号もそのまま出力され続ける。

そして続く時刻ｔ８で、駆動回路１１から被除数切替スイッチ２１への被除数入力切替信号により、被除数切替スイッチ２１を第２サンプルホールド回路２５側（図４では「帰還側」と表記）へ切り替わる。これにより、第２サンプルホールド回路２５から被除数増幅帰還信号が出力された場合にはその被除数増幅帰還信号が被除数切替スイッチ２１を介して減算器２２へ入力されることとなる。

続く時刻ｔ９では、時刻ｔ２のときと同様、各ＣＤＳ回路１８，２３へのＣＤＳ駆動信号が再びＯＮされ、除数ＣＤＳ回路１８では、当該除数ＣＤＳ回路１８に除数信号Ｖ１が入力されない場合における入力信号がホールドされ、被除数ＣＤＳ回路２３では、当該被除数ＣＤＳ回路２３に減算信号が入力されない場合における入力信号がホールドされる。

またこの時刻ｔ９にて、各ＣＤＳ回路１８，２２からの出力信号（除数ＣＤＳ信号及び被除数ＣＤＳ信号）は一旦リセットされる。そのため、被除数増幅回路２４からの被除数増幅信号も一旦０にリセットされる。

続く時刻ｔ１０では、時刻ｔ３のときと同様、ＣＤＳ駆動信号がＯＦＦされると共に、除数入力スイッチ１５への除数入力スイッチ信号がＯＮされる。これにより、除数信号入力端子１２に入力された除数信号Ｖ１は除数入力スイッチ１５を介して除数ＣＤＳ回路１８へ入力される。

一方、この時刻ｔ１０にて、第１駆動信号及び第２駆動信号としていずれも「出力」すべき旨の信号が、それぞれ第１サンプルホールド回路３２及び第２サンプルホールド回路２５へ出力される。これにより、第１サンプルホールド回路３２からは、現時点でホールドされている分圧信号、即ち時刻ｔ６にてホールドされた分圧信号が、分圧帰還信号として出力され、減算器２２に入力される。また、第２サンプルホールド回路２５からは、現時点でホールドされている被除数増幅信号、即ち時刻ｔ７でホールドされた被除数増幅信号（ここでは被除数信号Ｖ２）が被除数増幅帰還信号として出力され、被除数切替スイッチ２１を介して減算器２２へ入力される。

そのため、減算器２２からは、被除数増幅帰還信号から分圧帰還信号を減じた値が、減算信号として被除数ＣＤＳ回路２３へ入力される。つまり、減算器２２では、前回の単位除算動作における被除数増幅信号である被除数信号Ｖ２と、被除数増幅信号（被除数信号Ｖ２）よりも小さい分圧信号のうち最も大きい分圧信号との差分が得られ、減算信号として出力されることとなる。

続く時刻ｔ１１では、時刻ｔ４のときと同様、駆動回路１１から各ＣＤＳ回路１８，２３へのＣＤＳ駆動信号がＯＮされる。これにより、除数ＣＤＳ回路１８では、時刻ｔ９でホールドした信号と時刻ｔ１０にて入力された除数信号Ｖ１との差分が演算され、その演算結果が除数ＣＤＳ信号として除数ＣＤＳ回路１８から出力される。つまり、時刻ｔ４と同じく、ノイズやオフセット成分等の除去された除数信号Ｖ１が除数ＣＤＳ信号として分圧回路２０へ出力される。

また、被除数ＣＤＳ回路２３では、時刻ｔ９でホールドした信号と時刻ｔ１０にて減算器２２から入力された減算信号（被除数増幅帰還信号から分圧帰還信号を減じた値）との差分が演算される。この減算結果が、被除数ＣＤＳ信号として被除数ＣＤＳ回路２３から出力される。

続く時刻ｔ１２では、各ＣＤＳ回路１８，２３へのＣＤＳ駆動信号が再びＯＦＦされる。但し、各ＣＤＳ回路１８，２３からは各ＣＤＳ信号が出力されている。そして、被除数増幅回路２４への増幅率切替信号をＯＦＦ状態に切り替えることにより、被除数増幅回路２４の増幅率を「４」に切り替える。

これにより、被除数増幅回路２４からは、被除数ＣＤＳ回路２３からの被除数ＣＤＳ信号が４倍に増幅され、被除数増幅信号として各比較器２６〜２８へ入力される。つまり、被除数増幅帰還信号（ここでは被除数信号Ｖ２）から分圧帰還信号を減じた値が、分圧回路２０の分割数と同じ数の倍率にて増幅され、新たな被除数増幅信号として各比較器２６〜２８へ入力されるのである。なお、被除数増幅回路２４は、再び増幅率切替信号がＯＮに切り替わるまでは増幅率が「４」の状態に保持される。

続く時刻ｔ１３では、駆動回路１１から第１サンプルホールド回路３２へのリセット信号がＯＮされることにより、第１サンプルホールド回路３２からの分圧帰還信号が０にリセットされる。また、時刻ｔ６のときと同様、駆動回路１１は、演算回路３０へ演算出力信号を出力すると共に、第１サンプルホールド回路３２へ「ホールド」すべき旨の第１駆動信号を、変換テーブル３４へ「ホールド」すべき旨の変換信号を、それぞれ出力する。これにより、演算回路３０からは、各比較器２６〜２８からの比較信号が「０」から「１」に変化する変化位置を示す信号である演算信号及び出力信号が出力される。

第１サンプルホールド回路３２では、演算回路３０からの演算信号に基づき、比較器による比較結果が「１」となる（つまり分圧信号が被除数増幅信号より小さい）分圧信号のうち最も大きい分圧信号がホールドされる。また、変換テーブル３４では、演算回路３０からの出力信号がホールドされる。

ここまでで、２回目の単位除算動作が行われ、この２回目の単位除算動作による除算結果が演算回路３０からの出力信号として得られたことになる。より具体的には、分圧回路２０の分割数を基数とする数（本実施形態では４進数）の除算結果における、小数第二位の値が得られたことになる。即ち、この２回目の単位除算動作において、例えば、比較信号が比較器２６〜２８の順に見て「００１」となっている場合は４進数表記で０．０１という除算結果が得られたことになる。そのため、１回目の単位除算動作において例えば０．３という除算結果が得られたとするなら、この２回目の単位除算動作の結果と合わせ、４進数表記で０．３１という除算結果が得られたことになる。

これは即ち、２回目の単位除算動作を行うことで、分解能１６（＝４²）の除算結果が暫定的に得られたことになる。この２回目の単位除算動作の演算結果も、１回目の単位除算動作の演算結果と同様、まだ変換テーブル３４から出力されず、変換テーブル３４にてホールドされたままである。そして、引き続き、時刻ｔ１４以降に３回目の単位除算動作が行われることとなる。

続く時刻ｔ１４では、駆動回路１１から第２サンプルホールド回路２５へ、「ホールド」すべき旨の第２駆動信号が出力される。これにより、第２サンプルホールド回路２５から現在出力されている被除数増幅帰還信号はリセットされると共に、被除数増幅回路２４から現在出力されている被除数増幅信号が第２サンプルホールド回路２５にてホールドされる。なお、この時刻ｔ１４にて、除数入力スイッチ信号がＯＦＦされて除数信号入力端子１２からの除数信号Ｖ１が除数ＣＤＳ回路１８側へ入力されなくなる。

そして続く時刻ｔ１５では、時刻ｔ２，ｔ９のときと同様、各ＣＤＳ回路１８，２３へのＣＤＳ駆動信号が再びＯＮされ、除数ＣＤＳ回路１８では、当該除数ＣＤＳ回路１８に除数信号Ｖ１が入力されない場合における入力信号がホールドされ、被除数ＣＤＳ回路２３では、当該被除数ＣＤＳ回路２３に減算信号が入力されない場合における入力信号がホールドされる。

またこの時刻ｔ１５にて、各ＣＤＳ回路１８，２２からの出力信号（除数ＣＤＳ信号及び被除数ＣＤＳ信号）は一旦リセットされる。そのため、被除数増幅回路２４からの被除数増幅信号も一旦０にリセットされる。

続く時刻ｔ１６では、時刻ｔ３，ｔ１０のときと同様、ＣＤＳ駆動信号がＯＦＦされると共に、除数入力スイッチ１５への除数入力スイッチ信号がＯＮされる。これにより、除数信号入力端子１２に入力された除数信号Ｖ１は除数入力スイッチ１５を介して除数ＣＤＳ回路１８へ入力される。

一方、この時刻ｔ１６にて、時刻ｔ１０と同様、第１駆動信号及び第２駆動信号としていずれも「出力」すべき旨の信号が、それぞれ第１サンプルホールド回路３２及び第２サンプルホールド回路２５へ出力される。これにより、第１サンプルホールド回路３２からは、現時点でホールドされている分圧信号、即ち時刻ｔ１３にてホールドされた分圧信号が、分圧帰還信号として出力され、減算器２２に入力される。また、第２サンプルホールド回路２５からは、現時点でホールドされている被除数増幅信号、即ち時刻ｔ１４でホールドされた被除数増幅信号が被除数増幅帰還信号として出力され、被除数切替スイッチ２１を介して減算器２２へ入力される。

そのため、減算器２２からは、被除数増幅帰還信号から分圧帰還信号を減じた値が、減算信号として被除数ＣＤＳ回路２３へ入力される。つまり、減算器２２では、前回（２回目）の単位除算動作における被除数増幅信号と、その被除数増幅信号よりも小さい分圧信号のうち最も大きい分圧信号との差分が得られ、減算信号として出力されることとなる。

続く時刻ｔ１７では、時刻ｔ１１のときと同様、駆動回路１１から各ＣＤＳ回路１８，２３へのＣＤＳ駆動信号がＯＮされる。これにより、除数ＣＤＳ回路１８からは、ノイズやオフセット成分等の除去された除数信号Ｖ１が除数ＣＤＳ信号として分圧回路２０へ出力される。また、被除数ＣＤＳ回路２３では、時刻ｔ１５でホールドした信号と時刻ｔ１６にて減算器２２から入力された減算信号（被除数増幅帰還信号から分圧帰還信号を減じた値）との差分が演算される。この減算結果が、被除数ＣＤＳ信号として被除数ＣＤＳ回路２３から出力される。

続く時刻ｔ１８では、各ＣＤＳ回路１８，２３へのＣＤＳ駆動信号が再びＯＦＦされる。また、駆動回路１１は、演算回路３０へ演算出力信号を出力すると共に、変換テーブル３４へ「ホールド」すべき旨の変換信号を出力する。

なお、本実施形態（図４）では、単位除算動作を３回行って除算結果を出力する場合を例に挙げて説明している。また、既述の通り、駆動回路１１から演算回路３０へ出力される演算出力信号には、単位除算動作が所定回数（本例では３回）終了したか又はまだ継続中であるかの情報も含まれ、演算回路３０からの出力信号にもこの情報が含まれる。

従って、この時刻ｔ１８で演算回路３０に入力される演算出力信号には、単位除算動作が所定の３回終了した旨の情報が含まれていることになる。そこで、演算回路３０は、その情報に基づき、出力信号にその旨を含ませて出力すると共に、第１サンプルホールド回路３２への演算信号の出力は行わない。

ここまでで、３回目の単位除算動作が行われ、この３回目の単位除算動作による除算結果が演算回路３０からの出力信号として得られたことになる。より具体的には、分圧回路２０の分割数４を基数とする４進数の除算結果における、小数第三位の値が得られたことになる。即ち、この３回目の単位除算動作において、例えば、比較信号が比較器２６〜２８の順に見て「１１１」となっている場合は４進数表記で０．００３という除算結果が得られたことになる。そのため、１回目の単位除算動作において例えば０．３という除算結果が得られ、２回目の単位除算結果において例えば０．０１という除算結果が得られたとするならば、この３回目の単位除算動作の結果と合わせ、４進数表記で０．３１３という除算結果が得られたことになる。

これは即ち、３回目の単位除算動作を行うことで、分解能６４（＝４³）の除算結果が得られたことになる。この３回目の単位除算動作の演算結果も、現時点（時刻ｔ１８）ではまだ、１回目及び２回目の単位除算動作の演算結果と同様、まだ変換テーブル３４から出力されず、変換テーブル３４にてホールドされたままである。

そして、続くｔ１９で、駆動回路１１は、変換テーブル３４へ「出力」すべき旨の変換信号を出力する。この変換信号を受けた変換テーブル３４は、現時点でホールドされている３つの出力信号、即ち、１回目〜３回目までの各単位除算動作において得られた演算結果（本例では、４進数表記における少数第３位までの除算結果）を、変換パターンに従って２進数シリアルデータに変換し、変換出力信号として出力端子３６から出力する。

上記例では、分圧回路２０の分割数が４，単位除算動作回数が３回であったため、１回目の単位除算動作では４進数表記における小数第一位の除算結果が得られ、以後、単位除算動作を繰り返す毎に小数第二位、小数第三位、というふうに除算結果が得られた。そして、結果として分解能６４の演算結果が得られた。

これを一般的に表すならば、分圧回路の分割数をＮ、単位除算動作の回数をＬ回とすると、１回目の単位除算動作ではＮ進数表記における小数第一位の除算結果が得られることとなる。また、得られる分解能はＮ^Lで表される。

以上説明したように、本実施形態のアナログ除算装置１は、まず最初に除数信号Ｖ１と被除数信号Ｖ２との除算を行い（１回目の単位除算動作）、分圧回路２０の分割数を基数とする数（本例では４進数）における小数第一位の除算結果を得る。この除算自体は、従来と同様、複数の分圧信号と被除数信号Ｖ２との比較結果が変化する変化位置に基づくものである。

そして、本実施形態の最も特徴的とするところが、この１回目の単位除算動作の後の処理である。具体的には、上述のように、被除数増幅信号（最初は被除数信号Ｖ２）よりも小さい分圧信号のうち最も大きいものを分圧帰還信号としてフィードバックさせ、現在の被除数増幅信号（つまり最初は被除数信号Ｖ２）からこの分圧帰還信号を減じ、さらにその減じた後の信号（減算信号）を、分圧回路２０の分割数と同じ増幅率（本例では４倍）で増幅する。その増幅された信号を、新たな被除数増幅信号として各比較器２６〜２８に入力し、１回目と同様に各分圧信号との比較結果を得る。これにより、小数第二位の演算結果が得られる。その後も同様にして分圧帰還信号をフィードバックさせ、現時点での被除数増幅信号からその分圧帰還信号を減じたものを再び増幅して新たな被除数増幅信号とし、分圧信号との比較を行っていく。

このようにして単位除算動作を繰り返す度に、小数第一位、小数第二位、小数第三位、・・・というふうに演算結果の精度が一桁ずつ上昇していき、高い分解能の演算結果を得ることができる。つまり、単位除算動作の回数によって分解能を可変にできるのである。

なお、本実施形態では、図３で説明したように、駆動回路１１は、除数信号Ｖ１が小さいほど単位除算動作の動作回数を少なく設定するようにしたが、このようにしたのは、除数信号Ｖ１が小さいほど除算の精度が悪くなるからである。

即ち、除数信号Ｖ１が小さい場合、分圧回路２０で分圧したときに各分圧信号が小さくなり（換言すれば各分圧信号の差が小さくなり）、除算の精度が悪くなる。そのため、除数信号Ｖ１の大きさに応じて動作回数を決定することで、出力結果の精度を考慮した除算出力を得られるようにしているのである。

従って、本実施形態のアナログ除算装置１によれば、分圧回路２０の分割数Ｎ（本実施形態ではＮ＝４）と単位除算動作の動作回数Ｌ（本実施形態ではＬ＝３）とに応じて除算の分解能が決定されるため、分割数Ｎが少なくても単位除算動作を複数回繰り返すことによりＮ^Lの分解能の除算結果を得ることができる。そのため、分圧回路２０の分割数を少なくして回路面積を小さくしつつ、精度を高く（分解能を高く）且つ分解能を可変とすることが可能となる。そのため、小型化且つ高精度の演算能力が要求される様々なアプリケーションに応用でき、実用上極めて有効である。

また、除数ＣＤＳ回路１８，被除数ＣＤＳ回路２３によって、除数信号Ｖ１及び被除数信号Ｖ２（延いては減算信号）のノイズ、オフセット成分等を除去するようにしている。このように、除数信号Ｖ１、被除数信号Ｖ２の双方ともにＣＤＳ回路にてノイズ等の除去処理を行うようにしているため、いずれか一方のみＣＤＳ回路を用いる場合よりも除算の精度をより向上させることができる。

更に、本実施形態では、分圧回路２０を、同じ抵抗値の抵抗器Ｒを直列接続することにより実現している。このように、入力信号（除数信号Ｖ１）を単に抵抗により分圧する構成とすることで、分圧回路２０の設計が容易となり、また分圧回路２０が占める回路面積が少なくて済むため、アナログ除算装置１全体の回路面積を小さくできる。

更にまた、本実施形態では、分圧回路２０の分割数を２の累乗（本例では「４」）としている。そのため、演算回路３０からの出力信号が２進数で表現しやすく、出力信号を２進数にあわせて出力することができる。そのため、デジタル値を扱う後段（本実施形態では変換テーブル３４）での処理が容易になる。具体的には、演算回路３０からの出力信号に応じて二進数シリアルデータ列への変換を容易に行うことができる。

また、本実施形態では、図３で説明したように、除数信号Ｖ１が小さいほど単位除算動作の動作回数を少なく設定するようにした。そのため、精度を考慮した除算結果を得ることが可能となる。

更に、本実施形態では、演算回路８５からの演算信号及び出力信号がパラレル出力される構成とした（図２参照）。そのため、演算結果（除算結果）の出力を高速に行うことができ、アナログ除算装置１全体の除算速度を向上させることができる。

ここで、本実施形態の構成要素と本発明の構成要素の対応関係を明らかにする。本実施形態において、分圧回路２０は本発明の除数分圧手段に相当し、比較器２６〜２８は本発明の比較手段に相当し、第１サンプルホールド回路３２は本発明の分圧信号帰還手段に相当し、演算回路３０は本発明の演算出力手段に相当し、減算器２２は本発明の減算手段に相当し、被除数増幅回路２４は本発明の増幅手段に相当し、駆動回路１１は本発明の演算制御手段に相当し、被除数切替スイッチ２１は本発明の被除数切替手段に相当し、変換テーブル３４は本発明のデータ変換手段に相当する。

［第２実施形態］
図５に、本実施形態のアナログ除算装置５０の概略構成図を示す。本実施形態のアナログ除算装置５０が第１実施形態のアナログ除算装置１（図１参照）と異なる主な点は、駆動回路が単位除算動作の回数をどのようにして決めるか、という点にある。即ち、上記第１実施形態のアナログ除算装置１では、除数信号Ｖ１の大きさに応じて、図３に基づいて駆動回路１１が動作回数を決定していた。これに対し、本実施形態のアナログ除算装置５０は、除数信号Ｖ１と被除数信号Ｖ２の除算を実際に開始するのに先立って、まず、除数信号Ｖ１と、この除数信号Ｖ１の半分の値（Ｖ１／２）との除算を行う。つまり、上記同様、単位除算動作を繰り返し行う。そして、２回目以降の単位除算動作毎に、演算回路３０からの演算信号が前回から変化したか否か（つまり２回目のときの演算信号から変化したか否か）を判断し、変化したと判断されたときの単位除算動作が例えばｎ回目だった場合、それよりも１つ少ない回数であるｎ−１回を限界動作回数として、当該アナログ除算装置５０における動作回数に設定する。

そのため、本実施形態のアナログ除算装置５０は、除数信号入力端子１２に入力された除数信号Ｖ１を１／２に分圧して出力する入力分圧回路５３と、この入力分圧回路５３からの出力値Ｖ１／２と被除数信号入力端子１３に入力された被除数信号Ｖ２のいずれか一方を切り替えて被除数入力スイッチ１６へ出力する入力切替スイッチ５５を備えている。

また、本実施形態の駆動回路５１は、第１実施形態の駆動回路１１と比較して、除数信号Ｖ１が入力されない代わりに演算回路３０からの演算信号が入力される。また、入力切替スイッチ５５を切り替えるための第２入力切替信号を出力する。更に駆動回路５１は、動作回数設定用カウンタ５２を備え、単位除算動作の回数を決定する際にこの動作回数設定用カウンタ５２を用いる。

なお、本実施形態のアナログ除算装置５０において、変換テーブル５７は、除算結果を変換パターンに従って変換するという基本的動作は第１実施形態の変換テーブル３４と同じだが、データ出力をパラレルで行う。そのため、変換出力信号をパラレルで行うために、出力データのビット数と同数の出力端子５８を備えている。

上述した構成以外は、上記第１実施形態のアナログ除算装置１と同じ構成であるため、ここではその詳細説明は省略する。そして、本実施形態の特徴である、駆動回路５１による単位除算動作の回数設定方法について説明する。

本実施形態では、単位除算動作の回数を設定するために、まず、駆動回路５１からの第２入力切替信号により、入力切替スイッチ５５を入力分圧回路５３側に切り替えて、被除数入力スイッチ１６に除数信号Ｖ１の半分の値であるＶ１／２が入力されるようにする。その後、上記第１実施形態と同様の手順で、除算を行っていく。つまり、単位除算動作を繰り返し実行する。この繰り返し実行する単位除算動作は、いうまでもなく、除数信号Ｖ１と被除数信号Ｖ２との実際の除算ではなく、あくまでも、その実際の除算を行う際における単位除算動作の動作回数を決めるためのものである。

ここで、例えば除数信号Ｖ１が５Ｖとすると、入力分圧回路５３からは２．５Ｖが出力され、結果、２．５／５の除算が行われることになる。この場合、第１サンプルホールド回路３２からは、２．５Ｖが分圧帰還信号として出力され、これが減算器２２に入力される。すると、減算器２２からの減算信号は、２．５−２．５＝０、となり、被除数増幅回路２４からの出力も０となる。そのため、２回目の単位除算動作時には、第１サンプルホールド回路３２からの分圧帰還信号は０となる。

このとき、当該アナログ除算装置５０を構成する各回路が、何らノイズ等の影響を受けず且つ演算誤差等も全くない理想的なものであるならば、以後、単位除算動作を繰り返しても分圧帰還信号は０であり続けるはずである。しかし、実際には、第１サンプルホールド回路３２からの分圧帰還信号の誤差、減算器２２の減算誤差、被除数増幅回路２４の増幅誤差、或いはノイズ等の影響により、単位除算動作を繰り返し実行するにつれて、ある回数にて分圧帰還信号が０から他の値に変化する。

具体的には、例えば、１回目の単位除算動作時に第１サンプルホールド回路３２の誤差により２．５Ｖの分圧信号が２．４９Ｖの分圧帰還信号として減算器２２に入力された場合、減算器２２からは、２．５−２．４９＝０．０１、の値が出力され、これが被除数増幅回路２４にて増幅されて、０．０４Ｖの被除数増幅信号が各比較器２６〜２８に入力される。

この場合、２回目の単位除算動作時には、この０．０４Ｖと各分圧信号とが比較され、その結果、第１サンプルホールド回路３２からは分圧帰還信号として０Ｖが出力される。そして、減算器２２では現時点での被除数増幅信号（０．０４Ｖ）と分圧帰還信号（０Ｖ）が減算され、その結果（０．０４Ｖ）が被除数増幅回路２４で増幅されて、０．１６Ｖの被除数増幅信号が出力される。そのため、３回目の単位除算動作時には、この０．１６Ｖと各分圧信号とが比較され、その結果、分圧帰還信号としては前回同様０Ｖが出力される。更に、４回目の単位除算動作時には被除数増幅信号が０．６４Ｖとなって、この場合もまだ分圧帰還信号は０Ｖとなる。そして、５回目の単位除算動作時に、被除数増幅信号が２．５６Ｖとなり、それまで（２回目以降）は０Ｖだった分圧帰還信号がついに変化する。つまり、最初の単位除算動作時に第１サンプルホールド回路３２から本来出力されるべき分圧帰還信号２．５Ｖが誤差により２．４９Ｖとなったことで、このわずかな誤差が、単位除算動作を繰り返し実行する毎に累積していって、ついには、分圧帰還信号が０Ｖから他の値へ変化する（各比較器２６〜２８による比較結果が変化する）に至ったわけである。

これは即ち、単位除算動作を４回繰り返すまでは、有効な演算結果が得られるものの、５回目以降からは上記誤差等の影響を受けて有効な演算結果が得られない、ということを意味しており、単位除算動作を５回以上繰り返しても無駄ということである。そこで本実施形態では、上記例の場合、有効な演算結果が得られる単位除算動作回数である４回を限界動作回数として、実際に除数信号Ｖ１と被除数信号Ｖ２との除算を行う際は、その限界動作回数以下の所定の動作回数で単位除算動作を行う。例えば、より高精度が要求されているのであれば４回に決定すればよいし、高い精度が要求されていない場合は２回或いは３回程度に抑えてもよい。

即ち、本実施形態では、駆動回路５１が、除数信号Ｖ１と被除数信号Ｖ２との除算を実際に行うのに先立ち、まず、除数信号Ｖ１の半分の値であるＶ１／２を被除数信号として除数信号Ｖ１との除算を行う。そして、単位除算動作を開始する毎に、動作回数設定用カウンタ５２をインクリメントしていく。また駆動回路５１は、その除算における２回目以降の単位除算動作毎に、分圧帰還信号が０Ｖから変化したか否か（つまり各比較信号２６〜２８による比較結果が２回目から変化したか否か）を、演算回路３０からの演算信号に基づいて判断する。そして、変化したと判断した場合は、単位除算動作を停止すると共に、そのときの動作回数設定用カウンタ５２のカウント値よりも一つ少ない値を限界動作回数に設定する。駆動回路５１は、この限界動作回数を超えない範囲内で、要求されている除算精度（分解能）等に応じて適宜動作回数を決定する。

動作回数の決定後、駆動回路５１は、第２入力切替信号によって入力切替スイッチ５５を被除数信号入力端子１３側に切り替える。そして、実際に除数信号Ｖ１と被除数信号Ｖ２との除算を行う。その際は、上記決定した動作回数だけ単位除算動作を行って、除算結果を得ることとなる。

このように、回路のノイズや増幅誤差、減算誤差等を考慮して予め限界動作回数を求め、それを超えない範囲内で単位除算動作の動作回数を決定することで、過不足ない分解能での除算結果を得ることができる。

［第３実施形態］
図６に、本実施形態のアナログ除算装置７０の概略構成図を示す。本実施形態のアナログ除算装置７０が第１実施形態のアナログ除算装置１（図１参照）と異なる主な点は、除数信号Ｖ１及び被除数信号Ｖ２を所定の増幅率で増幅させた上で除算を実行させる、という点にある。即ち、上記第１実施形態のアナログ除算装置１では、入力された除数信号Ｖ１と被除数信号Ｖ２をそのまま除算させていた。

これに対し、本実施形態のアナログ除算装置７０は、除数信号Ｖ１及び被除数信号Ｖ２をまず、双方ともに同じ増幅率（例えばｎ倍）で増幅させる。そして、その増幅後の除数信号ｎＶ１と増幅後の被除数信号ｎＶ２に対して、上記第１実施形態と同様に除算を行い、除算結果を得るのである。このように、除算対象となる各信号Ｖ１，Ｖ２を増幅させるのは、特に除数信号Ｖ１が小さい場合に有効となる。除数信号Ｖ１が小さい場合、分圧回路２０で分圧したときに各分圧信号が小さくなり、除算の精度が悪化する。そこで、実際に除算を実行する前に除数信号Ｖ１を増幅し、同じ増幅率にて被除数信号Ｖ２まで増幅させることで、全体のＳ／Ｎ比が向上し、除算結果の精度を上げることができる。

もう一点、本実施形態のアナログ除算装置７０が第１実施形態のアナログ除算装置１と異なる点がある。それは、単位除算動作の動作回数を、外部から入力される動作回数設定信号に応じて設定可能ということである。即ち、基本的には、本実施形態でも除数信号Ｖ１の大きさに応じて駆動回路７１が動作回数を決定するのであるが、外部（例えばＰＣ等）から動作回数設定信号が入力された場合は、その信号が示す動作回数を優先し、単位除算動作を行うようにする。

そのため、本実施形態のアナログ除算装置７０では、第１実施形態の駆動回路１１と比較して、除数信号Ｖ１及び被除数信号Ｖ２をそれぞれ増幅するための入力増幅回路７３を備えていること、外部から動作回数設定信号が入力される外部信号入力端子７８を備えていること、その動作回数設定信号が入力されたときはそれに従って駆動回路７１が動作回数を設定すること、及び、入力増幅回路７３にて増幅を行うために必要な参照信号及び増幅出力指令信号を駆動回路７１が出力する、という点で異なっており、その他は基本的には上記第１実施形態のアナログ除算装置１と同じである。

そこで、以下、本実施形態の特徴である、入力増幅回路７３の構成について説明する。図７に、この入力増幅回路７３の構成を示す。図７に示す如く、入力増幅回路７３は、参照信号Ｖ１１と除数信号Ｖ１の除算を行う除算器７５と、この除算結果α（＝Ｖ１１／Ｖ１）を増幅率として被除数信号Ｖ２を増幅する増幅器７６とを備える。除算器７５は、Ｖ１１／Ｖ１の除算結果αを増幅器７６に出力するほか、駆動回路７１からの参照信号Ｖ１１をそのまま除数信号Ｖ１１として出力する。

このような構成により、結果として、除数信号Ｖ１はα倍に増幅された除数信号Ｖ１１（つまり参照信号Ｖ１１）として除数入力スイッチ１５へ出力される。また、被除数信号Ｖ２も、同じくα倍に増幅された被除数信号αＶ２として被除数入力スイッチ１６へ出力される。これら各増幅後の信号の出力は、駆動回路７１からの増幅出力指令信号に基づいて行われる。

つまり、除数信号Ｖ１を参照信号Ｖ１１まで増幅して新たな除数信号Ｖ１１として出力し、その増幅率と同じ増幅率αで被除数信号Ｖ２も増幅して新たな被除数信号αＶ２として出力するのである。

除数信号Ｖ１が小さくなるにつれ、Ｓ／Ｎ比が下がり、除算の精度は低くなるが、本実施形態では、入力増幅回路７３により除数信号Ｖ１を参照信号Ｖ１１まで増幅し、同じ増幅率で被除数信号Ｖ２も増幅するようにしたため、入力される除数信号Ｖ１が小さい場合でも除算の精度低下を防止することができる。なお、本実施形態において、入力増幅回路７３は本発明の入力信号増幅手段に相当し、参照信号Ｖ１１は本発明の参照電圧信号に相当する。

［第４実施形態］
図８に、本実施形態のアナログ除算装置８０の概略構成図を示す。本実施形態のアナログ除算装置８０が第１実施形態のアナログ除算装置１（図１参照）と異なる主な点は、除数信号と被除数信号の入力端子がはじめから決められていないという点である。即ち、除算対象たる二つの入力信号（第１入力信号Ｖ１、第２入力信号Ｖ２）が入力され、このうち小さい方が被除数信号、大きい方が除数信号として自動的に設定され、その後に除算が行われる。

そのため、本実施形態のアナログ除算装置８０は、第１入力信号Ｖ１が入力される第１入力端子８２と、第２入力信号Ｖ２が入力される第２入力端子８３と、これら各入力信号Ｖ１，Ｖ２のいずれか一方を除数信号、他方を被除数信号として出力する入力切替回路８４とを備えている。

入力切替回路８４は、図９に示すように構成されている。即ち、第１入力信号Ｖ１と第２入力信号Ｖ２とを比較する比較器９１と、この比較結果に基づいて、Ｖ１，Ｖ２のいずれか一方を除数信号、他方を被除数信号として出力する出力スイッチ９２とを備えている。このような構成により、例えば、第１入力信号Ｖ１が第２入力信号Ｖ２以上の場合は、比較器９１からの出力信号がハイレベルとなる。この結果、出力スイッチ９２は図９に示す状態となり、第１入力信号Ｖ１が除数信号として除数入力スイッチ１５へ入力され、第２入力信号Ｖ２が被除数信号として被除数入力スイッチ１６へ入力されることとなる。また、比較器９１からの比較結果（ハイレベル）は、切替信号として演算回路８５にも入力される。

逆に、例えば第１入力信号Ｖ１が第２入力信号Ｖ２より小さい場合は、比較器９１からの出力信号がローレベルとなる。この結果、出力スイッチ９２は図９に示す状態から切り替わり、第２入力信号Ｖ２が除数信号として除数入力スイッチ１５へ入力され、第１入力信号Ｖ１が被除数信号として被除数入力スイッチ１６へ入力されることとなる。このときも、比較器９１からの比較結果（ローレベル）は切替信号として演算回路８５にも入力される。

演算回路８５では、入力切替回路８４からの切替信号を、出力信号として（出力信号に含ませて）出力する。そして、変換テーブル８７は、第１実施形態の変換テーブル３４と同様、除算結果を二進数シリアルデータ列に変換するのに加え、このシリアルデータ列に、二つの入力信号Ｖ１，Ｖ２のうちどちらが除数信号でどちらが被除数信号になったかを示す情報も付加して、変換出力信号として出力端子３６から出力する。

つまり、本実施形態では、入力切替回路８４により、各入力端子８２，８３に入力された２つの入力信号Ｖ１，Ｖ２のどちらが大きいかを判断し、相対的に大きい信号を除数信号、小さい信号を被除数信号として出力する。そのため、上記第１実施形態のアナログ除算装置１では、除数信号と被除数信号の入力端子がはじめから決められており、除数信号Ｖ１が被除数信号Ｖ２より大きい場合しか除算ができなかったが、本実施形態のアナログ除算装置８０によれば、入力信号の大小に関わらず、除算結果が得られるようになる。

［変形例］
以上、本発明の実施の形態を説明したが、本発明の実施の形態は、上記実施形態に何ら限定されるものではなく、本発明の技術的範囲に属する限り種々の形態を採り得ることはいうまでもない。

例えば、上記各実施形態では、分圧回路２０の分割数を「４」とした。つまり、除数信号Ｖ１（除数ＣＤＳ信号）を４分圧し、除数信号Ｖ１の１／４，２／４，３／４の各分圧値を生成・出力するようにしたが、この分割数「４」というのはあくまでも一例であり、分割数は任意に決めることができる。そして、その分割数に合わせて、比較器を所望の数（分割数−１個）用意したり、被除数増幅回路２４の増幅率を設定できるようにすればよい。つまり、分圧回路２０の分割数がＮ（Ｎは２以上の自然数）ならば、比較器をＮ−１個用意すると共に、被除数増幅回路２４の増幅率も「１」又は「Ｎ」に切り替え可能となるようにすればよい。

即ち、分圧回路２０への入力をＶ、分圧回路２０による分割数をＮとすると、分圧回路２０からは、Ｖ／Ｎ，２Ｖ／Ｎ，３Ｖ／Ｎ，・・・（Ｎ−１）Ｖ／Ｎの、計Ｎ−１個の分圧信号（０を含めればＮ個の分圧信号）が出力されることになる。この場合、比較器をＮ−１個用意して、分圧回路２０からの分圧信号Ｖ／Ｎ，２Ｖ／Ｎ，３Ｖ／Ｎ，・・・（Ｎ−１）Ｖ／Ｎと被除数増幅回路２４からの被除数増幅信号との比較を行えるようにすればよい。

分圧回路２０による分割数Ｎは既述の通り適宜決めることができるが、より好ましくは、２の累乗とするのがよい。上記実施形態も分割数は２の２乗となっているが、例えば分割数を８（２の３乗）にしてもよいし、１６（２の４乗）にしてもよい。分割数が８なら被除数増幅回路２４の増幅率も「８」に切り替え可能となるようにし、分割数が１６なら被除数増幅回路２４の増幅率も「１６」に切り替え可能となるようにすればよい。

また、上記第１実施形態では、図３で説明したように、ループ回数（単位除算動作の動作回数）を、除数信号Ｖ１の大きさに応じて駆動回路１１が設定するようにしたが、例えば、出力端子３６から出力される変換出力信号（除算結果）の出力ビット数に応じて動作回数を設定してもよいし、或いは、出力端子３６から出力される変換出力信号を用いて各種処理を行う後段の機器等（例えばＰＣやＵＳＢデバイス等）で扱うビット数に応じて設定してもよい。

具体的には、例えば、変換テーブル３４に用意されている変換パターンが、単位除算動作３回分の出力信号まで変換可能であって、４回以上の単位除算動作を行っても４回目以降の結果が変換後のデータに反映されないのであれば、単位除算動作回数を３回或いはそれ以下に設定すればよい。

また例えば、仮に変換テーブル３４にて比較的多ビットのデータ列を出力可能であってそれに応じて単位除算動作も例えば７回まで可能であったとしても、後段のＰＣやＵＳＢデバイス等で扱えるビット数が少ない場合は、そのビット数に応じた回数に制限して設定すればよい。

つまり、上記各実施形態では、ループした回数（単位除算動作の回数）と分圧回路の分割数により分解能が決まるが、変換テーブル３４から出力されるデータ列のビット数、もしくは後段のＰＣ等における処理で扱われるビット数を超える分解能で除算を行っても、後段で除算結果が丸められてしまうため、その分の単位除算動作は結果として無駄になる。そのため、上記のように後段側のビット数に応じて動作回数を制限することで、無駄なループ（単位除算動作）を行わないようにすることができ、効率の良い除算を行うことが可能となる。

また、上記第２実施形態では、分圧回路２０による分割数が４（即ち偶数）であったことから、限界動作回数を得るにあたり、除数信号Ｖ１とその半値Ｖ１／２との除算における２回目以降の単位除算動作の演算結果に基づいて、その演算結果が変化したか否か（つまり分圧帰還信号が２回目の単位除算動作時における分圧帰還信号から変化したか否か）を判断するようにしたが、分圧回路２０による分割数が奇数の場合は、１回目の単位除算動作の演算結果に対し、２回目以降の演算結果が変化したか否か（つまり分圧帰還信号が１回目の単位除算動作時における分圧帰還信号から変化したか否か）を判断するようにしてもよい。

即ち、分圧回路２０の分割数を例えば５とすると、分圧信号は０Ｖ，１Ｖ，２Ｖ，３Ｖ，４Ｖとなる。この場合、一回目の単位除算動作時に第１サンプルホールド回路３２から出力される分圧帰還信号は２Ｖとなる。そして、２回目の単位除算動作時に、減算器２２による減算及び被除数増幅回路２４による増幅を経た新たな被除数増幅信号は２．５Ｖとなり、結果、前回と同じ演算（各比較器２６〜２８での比較）を行うことになる。つまり、単位除算動作を繰り返すと、理想的には無限に２Ｖが分圧帰還信号として減算器２２に入力され、被除数増幅回路２４からは無限に２．５Ｖが被除数増幅信号として出力されることになる。

しかし、アナログ除算装置５０を構成する各回路のノイズや減算器２２の減算誤差、被除数増幅回路２４の増幅誤差、第１サンプルホールド回路３２の出力誤差等により、ある回数の単位除算動作を行ったときに、各比較器２６〜２８による比較結果が変化して第１サンプルホールド回路３２からの分圧帰還信号も２Ｖから他の値に変化する。

そこで、分圧回路２０の分割数が奇数の場合は、限界動作回数を得る（延いては単位除算動作の回数を得る）ための除算を行う際、１回目の単位除算動作時における各比較器２６〜２８の比較結果（或いは第１サンプルホールド回路３２からの分圧帰還信号）に対して２回目以降の単位除算動作時における結果（或いは分圧帰還信号）が変化したか否かを判断すればよい。そして、変化した場合に、その直前に実行した単位除算動作の回数を限界動作回数として設定すればよい。

さらに、上記例に限らず、ループ回数は固定してもよい。つまり、要求されている除算精度等に応じて適宜決めればよい。
また、上記各実施形態では、分圧回路２０から第１サンプルホールド回路３２への分圧信号として、値０（接地電位）も入力するようにしているが、これは必ずしも必要ではない。上記実施形態では、各比較器２６〜２８による比較結果（比較信号）がいずれも「０」の場合に分圧帰還信号として０Ｖを出力するために、その０Ｖを分圧回路２０から取得するようにしているが、第１サンプルホールド回路３２の内部で接地電位を取得できれば、分圧回路２０からわざわざ０Ｖを入力しなくても、第１サンプルホールド回路３２自身で０Ｖを出力すればよい。

更に、上記各実施形態では、分圧回路２０を、抵抗分圧による構成としたが、これはあくまでも一例であり、入力される除数信号Ｖ１（除数ＣＤＳ信号）を所望の分割数（分圧比）にて分圧できる限り種々の構成をとることができる。

例えば、図１０に示すように、コンデンサを用いて分圧回路２０を構成するようにしてもよい。図１０は、コンデンサを用いた分圧回路１１０の概略構成を示す説明図である。図１０に示す分圧回路１１０は、主として三つのコンデンサ（第１コンデンサＣ１，第２コンデンサＣ２，第３コンデンサＣ３）を備える。各コンデンサＣ１，Ｃ２，Ｃ３はいずれも、一端が接地されている。また、第１コンデンサＣ１の他端には、第１スイッチ１１１を介して除数信号Ｖ１（除数ＣＤＳ信号）が入力される。この第１コンデンサＣ１の他端はまた、第２スイッチ１１２を介して第２コンデンサＣ２の他端と接続されている。更に、第２コンデンサＣ２の他端は第３スイッチ１１３を介して第３コンデンサの他端と接続されている。

そして、第１コンデンサＣ１の他端の電圧及び第２コンデンサＣ２の他端の電圧はいずれも、分圧信号生成部１１５に入力される。この分圧信号生成部１１５は、入力される上記二つの電圧から、分圧信号を生成し出力する。

具体的には、次のように動作する。まず、第１スイッチ１１１を閉じることにより、第１コンデンサＣ１を除数信号Ｖ１にて充電する。これにより、第１コンデンサＣ１の充電電圧はＶ１となる。次に、第１スイッチ１１１を開くと共に第２スイッチ１１２を閉じる。すると、第１コンデンサＣ１の電荷の半分が第２コンデンサＣ２側に移動し、両コンデンサＣ１，Ｃ２の電荷量が等しくなって、両コンデンサＣ１，Ｃ２の充電電圧はいずれもＶ１／２となる。次に、第２スイッチ１１２を開くと共に第３スイッチ１１３を閉じる。すると、第２コンデンサＣ２の電荷の半分が第３コンデンサＣ３側に移動し、両コンデンサＣ２，Ｃ３の電荷量が等しくなって、両コンデンサＣ２，Ｃ３の充電電圧はいずれもＶ１／４となる。つまりこの時点で、第１コンデンサＣ１の充電電圧はＶ１／２、第２コンデンサＣ２及び第３コンデンサの充電電圧はＶ１／４となっており、分圧信号生成部１１５には、第１コンデンサＣ１の充電電圧Ｖ１／２と、第２コンデンサＣ２の充電電圧Ｖ１／４が入力された状態となる。

そこで分圧信号生成部１１５は、この入力された二つの電圧Ｖ１／２，Ｖ１／４に基づき、三つの分圧信号を生成する。なお、分圧信号のうち３・Ｖ１／４は、入力された二つの電圧を加算することで容易に生成できる。

このようにコンデンサを用いた分圧回路１１０を用いれば、除数信号Ｖ１の時間的変化を吸収することが可能となり、除算の精度を上げることができる。即ち、コンデンサを用いた分圧回路１１０で分圧信号を生成する際は、上述した各スイッチの切り替えにより、最終的には第１スイッチ１１１と第２スイッチ１１２は開いた状態となる。そのため、仮に入力される除数信号Ｖ１がノイズ等の種々の要因で変動したとしても、第１スイッチ１１１が開いて入力から切り離されたあとは、その変動の影響が及ぶことはない。

一方、上記実施形態のように抵抗を用いて構成された分圧回路２０は、除数信号Ｖ１がノイズ等により変動すると当然ながら分圧信号もその影響を受けることとなるが、コンデンサを用いた分圧回路１１０と比較して、設計や構成そのものは簡単であり、回路面積も小さくてすむ。

つまり、抵抗分圧による分圧回路２０と、コンデンサを用いた分圧回路１１０のそれぞれに利点があるため、要求される仕様等に応じてどちらを用いるか適宜決めればよい。なおもちろん、上述した二種類の分圧回路２０，１１０の構成は一例にすぎず、所望の分圧信号を得ることが可能であれば他の態様の回路を構成してもよい。

また、上記各実施形態では、二つのＣＤＳ回路（除数ＣＤＳ回路１８、被除数ＣＤＳ回路２３）を設けたが、これは必ずしも必要ではなく、要求される除算精度や装置全体の大きさ等を考慮して、いずれか一方にのみ設けたり、或いは双方ともに設けないようにしてもよい。例えば、できるだけ小型化を図りつつ精度向上も図るならば、いずれか一方にのみ設けることも選択肢の１つである。また例えば、ＣＤＳ回路を設けなくても要求される除算精度を十分に満たせるのであれば双方共に設けないことも選択肢の１つである。

つまり、ＣＤＳ回路を設けるか否か、設けるならば除数信号側或いは被除数信号側のどちらに設けるか（双方設けることも含め）といったことは、要求される除算精度や設置スペースの有無等に応じて適宜決めればよい。なお、ＣＤＳ回路を設けない場合は、対応する入力スイッチ（除数入力スイッチ１５或いは被除数入力スイッチ１６）も不要である。

更に、上記第３実施形態では、除数信号Ｖ１及び被除数信号Ｖ２を、駆動回路７１からの参照信号に従って入力増幅回路７３にて増幅するよう構成したが、参照信号に基づいて増幅率を決めるのは一例であって、除数信号Ｖ１及び被除数信号Ｖ２をそれぞれ適切且つ同じ増幅率で増幅できる限り、種々の構成を取りうる。

例えば、除数信号入力端子１２に入力される除数信号Ｖ１の大きさに応じて、入力増幅回路の増幅率を駆動回路が連続的或いは段階的に設定するようにしてもよい。具体的には、例えば、除数信号Ｖ１が１Ｖ〜２Ｖの範囲である場合は増幅率を２倍に、除数信号Ｖ１が２Ｖ〜３Ｖの範囲である場合は増幅率を１．５倍にする、というように、除数信号Ｖ１が小さいほど大きい増幅率を設定するようにするのである。

設定する増幅率は、除数信号Ｖ１の変動幅を想定して複数種類用意してもよいし、或いは、除数信号Ｖ１に反比例して連続的に変化するような増幅率を設定するようにしてもよい。

このようにすることで、第３実施形態のように、除数信号Ｖ１と参照信号Ｖ１１の除算を行う除算器７５を設ける必要がなくなる。そのため、除数信号Ｖ１が小さい場合であっても、より簡単な構成で、高精度の除算結果を得ることが可能となる。

第１実施形態のアナログ除算装置を示す概略構成図である。 アナログ除算装置が備える演算回路の構成を示す説明図である。 除数信号に基づいて単位除算動作の動作回数が設定されることを説明するための説明図である。 第１実施形態のアナログ除算装置における除算動作の一例を示すタイムチャートである。 第２実施形態のアナログ除算装置を示す概略構成図である。 第３実施形態のアナログ除算装置を示す概略構成図である。 第３実施形態のアナログ除算装置が備える入力増幅回路の構成を示す説明図である。 第４実施形態のアナログ除算装置を示す概略構成図である。 第４実施形態のアナログ除算装置が備える入力切替回路の構成を示す説明図である。 コンデンサを用いて構成された分圧回路を示す回路図である。

符号の説明

１，５０，７０，８０・・・アナログ除算装置、１１，５１，７１，８１・・・駆動回路、１２・・・除数信号入力端子、１３・・・被除数信号入力端子、１５・・・除数入力スイッチ、１６・・・被除数入力スイッチ、１８・・・除数ＣＤＳ回路、２０，１１０・・・分圧回路、２１・・・被除数切替スイッチ、２２・・・減算器、２３・・・被除数ＣＤＳ回路、２４・・・被除数増幅回路、２５・・・第２サンプルホールド回路、２６，２７，２８，９１・・・比較器、３０，８５・・・演算回路、３０ａ〜３０ｄ・・・ＸＯＲゲート、３２・・・第１サンプルホールド回路、３４，５７，８７・・・変換テーブル、３６，５８・・・出力端子、５２・・・動作回数設定用カウンタ、５３・・・入力分圧回路、５５・・・入力切替スイッチ、７３・・・入力増幅回路、７５・・・除算器、７６・・・増幅器、７８・・・外部信号入力端子、８２・・・第１入力端子、８３・・・第２入力端子、８４・・・入力切替回路、９２・・・出力スイッチ、１１１・・・第１スイッチ、１１２・・・第２スイッチ、１１３・・・第３スイッチ、１１５・・・分圧信号生成部、Ｃ１・・・第１コンデンサ、Ｃ２・・・第２コンデンサ、Ｃ３・・・第３コンデンサ、Ｒ・・・抵抗器

Claims (20)

1. 第１のアナログ電圧信号と第２のアナログ電圧信号との除算を行うアナログ除算方法であって、
   前記各アナログ電圧信号のいずれか一方を除数信号Ｖｘ、他方を被除数信号Ｖｙとして、前記除数信号ＶｘをＮ分圧（但し、Ｎは２以上の自然数）して分圧信号Ｖｘ／Ｎ，２Ｖｘ／Ｎ，３Ｖｘ／Ｎ，・・・，（Ｎ−１）Ｖｘ／Ｎ、を生成し、
   まず最初の単位除算動作として、前記被除数信号Ｖｙを被除数演算信号とし、該被除数演算信号と前記各分圧信号とを比較して、その比較結果に基づき、前記被除数演算信号よりも小さい前記分圧信号のうち最も大きいものを分圧帰還信号として設定すると共に、該最も大きい分圧信号に基づいて、Ｎ進数小数点第一位の桁に対応する演算結果を取得し、
   続く２回目以降の単位除算動作では、前回の単位除算動作時における前記被除数演算信号から前回の単位除算動作時において設定された前記分圧帰還信号を減算し、その減算結果を前記Ｎ倍に増幅したものを今回の新たな被除数演算信号として、該被除数演算信号と前記各分圧信号とを比較し、その比較結果に基づき、前記被除数演算信号よりも小さい前記分圧信号のうち最も大きいものを分圧帰還信号として設定すると共に、該最も大きい分圧信号に基づいて、Ｎ進数小数点第ｎ位の桁（但し、ｎは前記単位除算動作の回数）に対応する演算結果を取得する
   ことを特徴とするアナログ除算方法。
2. 第１のアナログ電圧信号と第２のアナログ電圧信号との除算を行うアナログ除算装置であって、
   前記各アナログ電圧信号のいずれか一方を除数信号Ｖｘとし、該除数信号ＶｘをＮ分圧（但し、Ｎは２以上の自然数）して分圧信号Ｖｘ／Ｎ，２Ｖｘ／Ｎ，３Ｖｘ／Ｎ，・・・，（Ｎ−１）Ｖｘ／Ｎ、を生成する除数分圧手段と、
   前記各分圧信号と被除数演算信号との比較を行う比較手段と、
   前記比較手段の比較結果に基づき、前記被除数演算信号よりも小さい前記分圧信号のうち最も大きいものを分圧帰還信号として設定する分圧信号帰還手段と、
   前記比較手段の比較結果に基づき、前記被除数演算信号よりも小さい前記分圧信号のうち最も大きい分圧信号ａＶｘ／Ｎ（但し、ａは１〜Ｎ−１の自然数）の分圧比ａ／Ｎを検出し、該分圧比ａ／Ｎに基づいてＮ進数小数点以下一桁分の演算結果を出力する演算出力手段と、
   前記比較手段による前回の比較実行時における前記被除数演算信号から、前記分圧信号帰還手段により設定された前記分圧帰還信号を減算する減算手段と、
   前記減算手段による減算結果を前記Ｎ倍に増幅する増幅手段と、
   前記比較手段により前記比較を一回行うと共にその比較結果に基づいて前記演算出力手段により前記Ｎ進数小数点以下一桁分の演算結果を得る動作を一回の単位除算動作として、該単位除算動作を複数回実行させるものであって、最初の前記単位除算動作においては、前記各アナログ信号の他方を被除数信号Ｖｙとし、該被除数信号Ｖｙを前記被除数演算信号として、前記比較手段に前記比較を行わせ、２回目以降の前記単位除算動作においては、前記増幅手段にて前記Ｎ倍に増幅された前記減算結果を前記被除数演算信号として、前記比較手段に前記比較を行わせる演算制御手段と、
   を備えたことを特徴とするアナログ除算装置。
3. 請求項２記載のアナログ除算装置であって、
   前記被除数信号Ｖｙ、又は、前記比較手段による前回の比較実行時における前記被除数演算信号のいずれか一方を選択的に切り替えて前記減算手段に入力する被除数切替手段を備え、
   前記増幅手段は、増幅率を１又は前記Ｎのいずれかに切り替え可能に構成されており、
   前記演算制御手段は、
   最初の前記単位除算動作においては、前記被除数切替手段から前記被除数信号Ｖｙを前記減算手段に入力させると共に、前記分圧帰還信号を０にリセットし且つ前記増幅手段の増幅率を１に切り替えることで、前記被除数信号Ｖｙをそのまま前記被除数演算信号として前記比較手段に入力させ、２回目以降の前記単位除算動作においては、前記被除数切替手段から前記被除数演算信号を前記減算手段に入力させると共に、前回の前記単位除算動作時に前記分圧信号帰還手段にて設定された前記分圧帰還信号を前記減算手段に入力させることにより、該減算手段にて該被除数演算信号と該分圧帰還信号との減算を実行させ、且つ、前記増幅手段の増幅率を前記Ｎに切り替えることで、該減算結果を前記Ｎ倍した信号を今回の新たな前記被除数演算信号として前記比較手段に入力させる
   ことを特徴とするアナログ除算装置。
4. 請求項２又は３記載のアナログ除算装置であって、
   前記演算制御手段は、
   前記除数信号Ｖｘの大きさに応じて前記単位除算動作の動作回数を決定するよう構成され、該除数信号Ｖｘが大きいほど段階的又は連続的に前記動作回数が多くなるように該動作回数を決定する
   ことを特徴とするアナログ除算装置。
5. 請求項２〜４いずれかに記載のアナログ除算装置であって、
   前記演算制御手段は、当該アナログ除算装置の外部から前記単位除算動作の動作回数を示す指令が入力された場合、該指令に従って前記動作回数を決定する
   ことを特徴とするアナログ除算装置。
6. 請求項２〜５いずれかに記載のアナログ除算装置であって、
   前記除数信号Ｖｘの１／２の値である除数半値Ｖｘ／２を生成する除数半値生成手段を備え、
   前記Ｎは奇数であって、
   前記演算制御手段は、
   前記除数信号Ｖｘと前記被除数信号Ｖｙとの除算に先立って、まず、前記被除数信号Ｖｙに代えて前記除数半値Ｖｘ／２を被除数信号として、前記除数信号Ｖｘと該除数半値Ｖｘ／２について前記単位除算動作を少なくとも２回以上実行させる予備除算実行手段と、
   前記予備除算実行手段による２回目以降の前記単位除算動作実行毎に、該単位除算動作における前記比較手段による比較結果が１回目の前記単位除算動作時における前記比較手段による比較結果から変化したか否かを判断する変化判断手段と、
   前記変化判断手段によって変化したと判断された場合、該判断時までに実行した前記単位除算動作の動作回数よりも一つ少ない回数を限界動作回数として設定する限界動作回数設定手段と、
   を備え、前記単位除算動作の動作回数として、前記限界動作回数設定手段により設定された前記限界動作回数を超えない数に決定する
   ことを特徴とするアナログ除算装置。
7. 請求項２〜５いずれかに記載のアナログ除算装置であって、
   前記除数信号Ｖｘの１／２の値である除数半値Ｖｘ／２を生成する除数半値生成手段を備え、
   前記Ｎは偶数であって、
   前記演算制御手段は、
   前記除数信号Ｖｘと前記被除数信号Ｖｙとの除算に先立って、まず、前記被除数信号Ｖｙに代えて前記除数半値Ｖｘ／２を被除数信号として、前記除数信号Ｖｘと該除数半値Ｖｘ／２について前記単位除算動作を少なくとも３回以上実行させる予備除算実行手段と、
   前記予備除算実行手段による３回目以降の前記単位除算動作実行毎に、該単位除算動作における前記比較手段による比較結果が２回目の前記単位除算動作時における前記比較手段による比較結果から変化したか否かを判断する変化判断手段と、
   前記変化判断手段によって変化したと判断された場合、該判断時までに実行した前記単位除算動作の動作回数よりも一つ少ない回数を限界動作回数として設定する限界動作回数設定手段と、
   を備え、前記単位除算動作の動作回数として、前記限界動作回数設定手段により設定された前記限界動作回数を超えない数に決定する
   ことを特徴とするアナログ除算装置。
8. 請求項２〜７いずれかに記載のアナログ除算装置であって、
   前記演算出力手段は、前記演算結果をパラレルデータとして出力することを特徴とするアナログ除算装置。
9. 請求項２〜８いずれかに記載のアナログ除算装置であって、
   前記単位除算動作の実行毎に前記演算出力手段からの前記演算結果を取得し、前記演算制御手段により予め決定された動作回数だけ前記単位除算動作が行われた後、該取得した前記各単位除算動作毎の前記演算結果を、前記除数信号Ｖｘと前記被除数信号Ｖｙの除算結果を示すものであって予め設定されたデータ形式のデータに変換して出力するデータ変換手段を備えたこと
   を特徴とするアナログ除算装置。
10. 請求項９記載のアナログ除算装置であって、
    前記データ変換手段は、前記各単位除算動作毎に得られた前記演算結果を前記データ形式の除算結果に変換する変換パターンを備え、該変換パターンに基づき、前記データ形式の除算結果への変換を行う
    ことを特徴とするアナログ除算装置。
11. 請求項９又は１０記載のアナログ除算装置であって、
    前記データ変換手段は、前記各演算結果を２進数パラレルデータ形式であって所定ビット数のデータに変換して出力する
    ことを特徴とするアナログ除算装置。
12. 請求項１１記載のアナログ除算装置であって、
    前記演算制御手段は、最終的に得られる除算結果の精度が前記ビット数を超えることのないように前記単位除算動作の動作回数を決定する
    ことを特徴とするアナログ除算装置。
13. 請求項２〜１２いずれかに記載のアナログ除算装置であって、
    前記除数信号Ｖｘ及び前記被除数信号Ｖｙを同じ増幅率で増幅し、該増幅後の前記除数信号Ｖｘ及び前記被除数信号Ｖｙを夫々、新たな前記除数信号Ｖｘ及び前記被除数信号Ｖｙとして出力する入力信号増幅手段を備えた
    ことを特徴とするアナログ除算装置。
14. 請求項１３記載のアナログ除算装置であって、
    前記入力信号増幅手段は、当該入力信号増幅手段に入力されている所定の参照電圧信号に基づき、前記除数信号Ｖｘを該参照電圧信号まで増幅して新たな除数信号Ｖｘとして出力すると共に、該増幅と同じ増幅率にて前記被除数信号Ｖｙも増幅して新たな被除数信号Ｖｙとして出力する
    ことを特徴とするアナログ除算装置。
15. 請求項１３記載のアナログ除算装置であって、
    前記入力信号増幅手段は、当該入力信号増幅手段に入力される前記除数信号Ｖｘの大きさに基づき、該除数信号Ｖｘが大きいほど段階的又は連続的に前記増幅率を小さくする
    ことを特徴とするアナログ除算装置。
16. 請求項２〜１５いずれかに記載のアナログ除算装置であって、
    前記除数分圧手段における前記除数信号Ｖｘの分割数である前記Ｎは、２の累乗であることを特徴とするアナログ除算装置。
17. 請求項２〜１６いずれかに記載のアナログ除算装置であって、
    前記除数分圧手段は、抵抗値の等しい抵抗器が前記Ｎ個直列接続されて構成され、各抵抗器の接続点の電圧が前記分圧信号となる
    ことを特徴とするアナログ除算装置。
18. 請求項２〜１６いずれかに記載のアナログ除算装置であって、
    前記除数分圧手段は、前記除数信号Ｖｘによって所望の電圧に充電される複数のコンデンサを有し、該各コンデンサの充電電圧を直接前記いずれかの分圧信号として出力するか、又は、２つ以上のコンデンサの充電電圧を加算して所望の前記分圧信号を生成することで、前記各分圧信号を出力するよう構成されている
    ことを特徴とするアナログ除算装置。
19. 請求項２〜１８いずれかに記載のアナログ除算装置であって、
    前記除数信号Ｖｘからノイズ成分を除去する除数信号フィルタ手段、及び前記被除数信号Ｖｙからノイズ成分を除去する被除数信号フィルタ手段、の少なくとも一方を備えている
    ことを特徴とするアナログ除算装置。
20. 請求項１９記載のアナログ除算装置であって、
    前記各フィルタ手段はＣＤＳ回路により構成されていることを特徴とするアナログ除算装置。

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