KR101895415B1 - 아날로그-디지털 변환 회로와 이를 포함하는 적산 회로 - Google Patents
아날로그-디지털 변환 회로와 이를 포함하는 적산 회로 Download PDFInfo
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Abstract
아날로그-디지털 변환 회로 및 이를 포함하는 적산 회로가 개시된다. 상기 아날로그-디지털 변환 회로는 제1디지털 신호에 연관된 제1아날로그 신호와 아날로그 입력 신호를 비교하고, 비교 결과에 따라 제1선택 신호를 출력하는 제1비교 회로, 제2디지털 신호에 연관된 제2아날로그 신호와 상기 아날로그 입력 신호를 비교하고, 비교 결과에 따라 제2선택 신호를 출력하는 제2비교 회로, 및 상기 제1디지털 신호에 연관된 중간 디지털 신호들을 생성하고, 상기 제1선택 신호와 상기 제2선택 신호에 기초하여 상기 중간 디지털 신호들 중 어느 하나를 상기 제1디지털 신호로서 출력하고, 상기 중간 디지털 신호들 중 다른 하나를 상기 제2디지털 신호로서 출력하는 선택 회로를 포함한다.
Description
본 발명의 개념에 따른 실시 예는 아날로그-디지털 변환 회로와 이를 포함하는 적산 회로에 관한 것으로, 특히 지연(delay) 없이 아날로그-입력 신호를 아날로그-디지털 변환할 수 있는 아날로그-디지털 변환 회로와 이를 포함하는 적산 회로에 관한 것이다.
아날로그-디지털 변환 회로는 연속적인 아날로그-신호를 불연속적인(descrete) 디지털 신호로 변환한다. 상기 아날로그-디지털 변환 회로는 입력된 아날로그 전압 또는 아날로그 전류를 상기 전압 또는 상기 전류에 대응하는 디지털 신호로 변환한다.
아날로그-디지털 변환 회로는 아날로그-입력 신호를 디지털 신호로 변환하기 위하여 변환 시간을 필요로 한다. 상기 변환 시간은 나이퀴스트(Nyqust)의 샘플링 이론에 따라 입력 신호의 주파수를 제한하는 원인이 된다.
종래의 아날로그-디지털 변환 회로에는, 플래시 ADC(flash analog-to-digital converter(ADC)), 파이프라인(pipelined) ADC, 또는 축차 근사(successive approximation) ADC 등이 있다.
플래시 ADC는 서로 다른 임계 전압(threshold voltage)을 갖는 복수의 비교기들을 사용하여 아날로그-입력 신호를 디지털 신호로 변환한다. 상기 플래시 ADC는 빠른 변환 속도를 갖지만, 복수의 비교기들을 사용함으로써 칩 면적이 커지고, 전력 소모가 증가하며, 가격이 비싸다.
파이프라인 ADC는 아날로그-입력 신호의 일부분을 디지털 신호로 순차적으로 변환함으로써 상기 아날로그-입력 신호에 대한 디지털 코드를 출력한다. 상기 파이프라인 ADC는 빠른 변환 속도를 갖지만, 지연이 일어날 수 있다.
축차 근사 ADC는 복수의 비트들을 포함하는 디지털 신호를 최상위 비트로부터 최하위 비트로 순서대로 수정하는 방법으로 아날로그-입력 신호를 디지털 신호로 변환한다. 상기 축차 근사 ADC는 칩 면적을 감소시키고 전력 소모를 감소시킬 수 있으나, 상기 디지털 신호의 비트 수만큼 변환 시간이 증가한다.
본 발명이 이루고자 하는 기술적인 과제는 지연 없이 아날로그-입력 신호를 디지털 신호로 변환할 수 있는 아날로그-디지털 변환 회로 및 이를 포함하는 적산 회로를 제공하는 것이다.
본 발명의 일 실시 예에 따른 아날로그-디지털 변환 회로는 제1디지털 신호에 연관된 제1아날로그 신호와 아날로그 입력 신호를 비교하고, 비교 결과에 따라 제1선택 신호를 출력하는 제1비교 회로, 제2디지털 신호에 연관된 제2아날로그 신호와 상기 아날로그 입력 신호를 비교하고, 비교 결과에 따라 제2선택 신호를 출력하는 제2비교 회로, 및 상기 제1디지털 신호에 연관된 중간 디지털 신호들을 생성하고, 상기 제1선택 신호와 상기 제2선택 신호에 기초하여 상기 중간 디지털 신호들 중 어느 하나를 상기 제1디지털 신호로서 출력하고, 상기 중간 디지털 신호들 중 다른 하나를 상기 제2디지털 신호로서 출력하는 선택 회로를 포함한다.
상기 제2디지털 신호는 상기 제1디지털 신호와 상기 아날로그-디지털 변환 회로의 해상도에 연관된 신호일 수 있다.
상기 중간 디지털 신호들 중에서 대응되는 두 개의 디지털 신호들의 차이는 상기 아날로그-디지털 변환 회로의 해상도에 따라 결정될 수 있다.
상기 선택 회로는 상기 중간 디지털 신호들을 생성하는 중간 디지털 신호 생성 회로, 및 상기 제1선택 신호와 상기 제2선택 신호에 기초하여 상기 중간 디지털 신호들 중에서 상기 어느 하나를 상기 제1디지털 신호로서 출력하는 멀티플렉서를 포함할 수 있으며, 상기 중간 디지털 신호 생성 회로는 상기 제1디지털 신호와 상기 아날로그-디지털 변환 회로의 해상도에 대응되는 비트를 가산하는 가산기, 상기 제1디지털 신호를 바이패스하는 바이패스 회로, 및 상기 제1디지털 신호와 상기 해상도에 대응되는 상기 비트를 감산하는 감산기를 포함할 수 있다.
상기 제2디지털 신호는 상기 감산기의 출력 신호일 수 있다.
상기 아날로그-디지털 변환 회로는 사용자의 입력에 따라 상기 해상도를 조절하는 해상도 조절 회로를 더 포함할 수 있다.
상기 제1디지털-아날로그 컨버터와 상기 제2디지털-아날로그 컨버터 각각은 바이너리 웨이티드 디지털-아날로그 컨버터(binary-weighted digital-to-analog converter)일 수 있다.
본 발명의 일 실시 예에 따른 적산 회로는 상기 아날로그-디지털 변환 회로, 및 상기 제1디지털 신호를 적산하는 적산기를 포함할 수 있다.
본 발명의 다른 실시 예에 따른 아날로그-디지털 변환 회로는 제1디지털 신호의 비트 수만큼 다운-카운트하는 다운-카운터, 제1멀티플렉서, 상기 제1멀티플렉서의 출력 신호에 연관된 제1아날로그 신호와 아날로그 입력 신호를 비교하고, 비교 결과에 따라 제1선택 신호를 출력하는 제1비교 회로, 상기 제1선택 신호에 따라 상기 아날로그 입력 신호를 축차 근사(succesive approximation)하는 축차 근사 레지스터, 제2디지털 신호에 연관된 제2아날로그 신호와 상기 아날로그 입력 신호를 비교하고, 비교 결과에 따라 제2선택 신호를 출력하는 제2비교 회로, 및 상기 제1디지털 신호에 연관된 중간 디지털 신호들을 생성하고, 상기 제1선택 신호와 상기 제2선택 신호에 기초하여 상기 중간 디지털 신호들 중 어느 하나를 상기 제1디지털 신호로서 출력하고, 상기 중간 디지털 신호들 중 다른 하나를 상기 제2디지털 신호로서 출력하는 선택 회로를 포함하며, 상기 제1멀티플렉서는 상기 다운 카운터의 출력 신호에 따라 상기 제1디지털 신호와 상기 축차 근사 레지스터의 출력 신호 중에서 어느 하나를 출력한다.
상기 제2디지털 신호는 상기 제1디지털 신호와 상기 아날로그-디지털 변환 회로의 해상도에 연관된 신호일 수 있다.
상기 중간 디지털 신호들 중에서 대응되는 두 개의 디지털 신호들의 차이는 상기 아날로그-디지털 변환 회로의 해상도에 따라 결정될 수 있다.
상기 선택 회로는 상기 중간 디지털 신호들을 생성하는 중간 디지털 신호 생성 회로, 및 상기 제1선택 신호와 상기 제2선택 신호에 기초하여 상기 중간 디지털 신호들 중에서 상기 어느 하나를 상기 제1디지털 신호로서 출력하는 제2멀티플렉서를 포함할 수 있으며, 상기 중간 디지털 신호 생성 회로는 상기 제1디지털 신호와 상기 아날로그-디지털 변환 회로의 해상도에 대응되는 비트를 가산하는 가산기, 상기 제1디지털 신호를 바이패스하는 바이패스 회로, 및 상기 제1디지털 신호와 상기 해상도에 대응되는 상기 비트를 감산하는 감산기를 포함할 수 있다.
상기 제2디지털 신호는 상기 감산기의 출력 신호일 수 있다.
상기 아날로그-디지털 변환 회로는 사용자의 입력에 따라 상기 해상도를 조절하는 해상도 조절 회로를 더 포함할 수 있다.
본 발명의 다른 실시 예에 따른 적산 회로는 상기 아날로그-디지털 변환 회로, 및 상기 제1디지털 신호를 적산하는 적산기를 포함할 수 있다.
본 발명의 실시 예에 따른 아날로그-디지털 변환 회로는 변환 시간이 한 클럭 신호이므로 지연 없는 아날로그-디지털 변환을 할 수 있는 효과가 있다.
또한, 본 발명의 실시 예에 따른 아날로그-디지털 변환 회로는 사용 단계에서 클럭 신호의 주파수와 해상도(resolution)를 조절할 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 아날로그-디지털 변환 회로의 블록도를 나타낸다.
도 2는 본 발명의 다른 실시 예에 따른 아날로그-디지털 변환 회로의 블록도를 나타낸다.
도 3은 도 1 또는 도 2에 도시된 제1비교 회로의 블록도를 나타낸다.
도 4는 도 1 또는 도 2에 도시된 제2비교 회로의 블록도를 나타낸다.
도 5는 도 1 또는 도 2에 도시된 중간 디지털 신호 생성 회로의 블록도를 나타낸다.
도 6은 도 3 또는 도 4에 도시된 디지털-아날로그 컨버터의 일 실시 예에 따른 회로도를 나타낸다.
도 7은 도 1 또는 도 2에 도시된 아날로그-디지털 변환 회로의 동작 방법을 설명하기 위한 그래프이다.
도 8은 본 발명의 실시 예에 따른 아날로그-디지털 변환 회로의 동작 방법을 설명하기 위한 플로우 차트이다.
도 9는 본 발명의 일 실시 예에 따른 적산 회로의 블록도를 나타낸다.
도 10은 본 발명의 다른 실시 예에 따른 적산 회로의 블록도를 나타낸다.
도 11은 본 발명의 실시 예에 따른 적산 회로의 동작 방법을 설명하기 위한 플로우 차트이다.
도 1은 본 발명의 일 실시 예에 따른 아날로그-디지털 변환 회로의 블록도를 나타낸다.
도 2는 본 발명의 다른 실시 예에 따른 아날로그-디지털 변환 회로의 블록도를 나타낸다.
도 3은 도 1 또는 도 2에 도시된 제1비교 회로의 블록도를 나타낸다.
도 4는 도 1 또는 도 2에 도시된 제2비교 회로의 블록도를 나타낸다.
도 5는 도 1 또는 도 2에 도시된 중간 디지털 신호 생성 회로의 블록도를 나타낸다.
도 6은 도 3 또는 도 4에 도시된 디지털-아날로그 컨버터의 일 실시 예에 따른 회로도를 나타낸다.
도 7은 도 1 또는 도 2에 도시된 아날로그-디지털 변환 회로의 동작 방법을 설명하기 위한 그래프이다.
도 8은 본 발명의 실시 예에 따른 아날로그-디지털 변환 회로의 동작 방법을 설명하기 위한 플로우 차트이다.
도 9는 본 발명의 일 실시 예에 따른 적산 회로의 블록도를 나타낸다.
도 10은 본 발명의 다른 실시 예에 따른 적산 회로의 블록도를 나타낸다.
도 11은 본 발명의 실시 예에 따른 적산 회로의 동작 방법을 설명하기 위한 플로우 차트이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 아날로그-디지털 변환 회로의 블록도를 나타내고, 도 3은 도 1 또는 도 2에 도시된 제1비교 회로의 블록도를 나타내고, 도 4는 도 1 또는 도 2에 도시된 제2비교 회로의 블록도를 나타내고, 도 5는 도 1 또는 도 2에 도시된 중간 디지털 신호 생성 회로의 블록도를 나타낸다.
도 1, 도 3, 도 4, 및 도 5를 참조하면, 아날로그-디지털 변환 회로(10A)는 제1비교 회로(100), 제2비교 회로(200), 및 선택 회로(300)를 포함한다.
제1비교 회로(100)는 선택 회로(300)로부터 출력된 제1디지털 신호(DS1)에 연관된 아날로그 제1아날로그 신호(AS1)와, 아날로그 입력 신호(Vin)를 비교하고, 비교 결과에 따라 제1선택 신호(SS1)를 출력한다. 제1디지털 신호(DS1)는 N-비트 디지털 신호일 수 있고, N은 자연수이다.
도 3에 도시된 바와 같이, 제1비교 회로(100)는 제1디지털-아날로그 컨버터(120)와 제1비교기(140)를 포함한다. 제1디지털-아날로그 컨버터(120)는 제1디지털 신호(DS1)를 제1아날로그 신호(AS1)로 변환하고, 제1비교기(140)는 제1아날로그 신호(AS1)와 아날로그 입력 신호(Vin)를 비교한다.
실시 예에 따라, 아날로그 입력 신호(Vin)가 제1아날로그 신호(AS1)보다 클 때 제1비교기(140)는 논리 레벨 '1'인 선택 신호(SS1)를 출력할 수 있고, 아날로그 입력 신호(Vin)가 제1아날로그 신호(AS1)보다 작을 때, 제1비교기(140)는 논리 레벨 '0'인 선택 신호(SS1)를 출력할 수 있다.
도 4에 도시된 바와 같이, 제2비교 회로(200)는 선택 회로(300)로부터 출력된 제2디지털 신호(DS2)에 연관된 아날로그 제2아날로그 신호(AS2)와, 아날로그 입력 신호(Vin)를 비교하고, 비교 결과에 따라 제2선택 신호(SS2)를 출력한다. 제2디지털 신호(DS2)는 N-비트 디지털 신호일 수 있고, N은 자연수이다.
실시 예에 따라, 제2디지털 신호(DS2)는 제1디지털 신호(DS1)와 아날로그-디지털 변환 회로(10A)의 해상도(Vres)에 연관된 신호일 수 있다. 예를 들어, 도 5에 도시된 바와 같이, 제2디지털 신호(DS2)는 제1디지털 신호(DS1)로부터 해상도(Vres)에 대응되는 비트를 감산한 값을 가질 수 있다.
제2비교 회로(200)는 제2디지털-아날로그 컨버터(220)와 제2비교기(240)를 포함한다. 제2디지털-아날로그 컨버터(220)는 제2디지털 신호(DS2)를 제2아날로그 신호(AS2)로 변환하고, 제2비교기(240)는 제2아날로그 신호(AS2)와 아날로그 입력 신호(Vin)를 비교한다.
실시 예에 따라, 아날로그 입력 신호(Vin)가 제2아날로그 신호(AS2)보다 작을 때 제2비교기(240)는 논리 레벨 '1'인 선택 신호(SS2)를 출력할 수 있고, 아날로그 입력 신호(Vin)가 제2아날로그 신호(AS2)보다 클 때, 제2비교기(140)는 논리 레벨 '0'인 선택 신호(SS2)를 출력할 수 있다.
선택 회로(300)는 클럭 생성기(CG)로부터 출력된 클럭 신호(CLK)를 기반으로 동작하고, 선택 회로(300)로부터 출력된 제1디지털 신호(DS1)에 기초하여 제1디지털 신호(DS1)에 연관된 중간 디지털 신호들을 생성할 수 있다. 선택 회로(300)는 제1비교 회로(100)로부터 출력된 제1선택 신호(SS1)와 제2비교 회로(200)로부터 출력된 제2선택 신호(SS2)에 기초하여 상기 중간 디지털 신호들 중에서 어느 하나를 제1디지털 신호(DS1)로서 출력하고, 상기 중간 디지털 신호들 중에서 다른 하나를 제2디지털 신호(DS2)로서 출력할 수 있다. 실시 예에 따라, 제1디지털 신호(DS1)와 제2디지털 신호(DS2)는 서로 동일한 신호일 수 있다.
선택 회로(300)는 중간 디지털 신호 생성 회로(320)와 멀티플렉서(340)를 포함한다. 중간 디지털 신호 생성 회로(320)는 제1디지털 신호(DS1)에 연관된 중간 디지털 신호들을 생성한다. 실시 예에 따라, 상기 중간 디지털 신호들 중에서 대응되는 두 개의 디지털 신호들의 차이는 아날로그-디지털 변환 회로(10A)의 해상도(Vres)에 따라 결정될 수 있다.
도 5에 도시된 바와 같이, 중간 디지털 신호 생성 회로(320)는 가산기(322), 바이패스 회로(324), 및 감산기(326)를 포함한다. 가산기(322)는 제1디지털 신호(DS1)와 아날로그-디지털 변환 회로(10A)의 해상도(Vres)에 대응되는 비트를 가산한다. 바이패스 회로(324)는 제1디지털 신호(DS1)를 바이패스(bypass)하고, 바이패스 회로(324)는 신호 라인으로 구현될 수 있다. 감산기(326)는 제1디지털 신호(DS1)로부터 아날로그-디지털 변환 회로(10A)의 해상도(Vres)에 대응되는 비트를 감산한다.
실시 예에 따라, 제2디지털 신호(DS2)는 감산기(326)의 출력 신호일 수 있다.
멀티플렉서(340)는 제1비교 회로(100)로부터 출력된 제1선택 신호(SS1)와 제2비교 회로(200)로부터 출력된 제2선택 신호(SS2)에 기초하여 상기 중간 디지털 신호들 중에서 어느 하나를 제1디지털 신호(DS1)로서 출력할 수 있다.
실시 예에 따라, 멀티플렉서(340)는 표 1에 따라 제1디지털 신호(DS1)를 출력할 수 있다.
| SS1 | SS2 | DS1 |
| 0 | 0 | 바이패스 회로(324)의 출력 신호 |
| 0 | 1 | 감산기(326)의 출력 신호 |
| 1 | 0 | 가산기(322)의 출력 신호 |
아날로그-디지털 변환 회로(10A)는 해상도 조절 회로(RAC)를 더 포함할 수 있다. 이때, 해상도 조절 회로(RAC)는 프로그램 가능한 코드에 따라 해상도(Vres)를 조절할 수 있다.
또한, 아날로그-디지털 변환 회로(10A)는 클럭 생성기(CG)를 더 포함할 수 있다. 클럭 생성기(CG)는 프로그램 가능한 코드에 따라 클럭 신호(CLK)의 주파수를 조절할 수 있다.
사용자, 예컨대, 아날로그-디지털 변환 회로(10A)를 포함하는 전자 장치를 제조하는 제조업자는 사용 단계, 예컨대, 상기 전자 장치를 제조하는 단계에서, 해상도(Vres) 및/또는 클럭 신호(CLK)의 주파수를 감소시킴으로써, 아날로그-디지털 변환 회로(10A)의 전력 소모를 감소시키거나, 해상도(Vres) 및/또는 클럭 신호(CLK)의 주파수를 증가시킴으로써 아날로그-디지털 변환 회로(10A)가 더 정확하게 아날로그-디지털 변환을 수행하도록 할 수 있다.
상기 전자 장치는 PC(personal computer), 랩탑 컴퓨터, 또는 휴대용 장치(portable device)로 구현될 수 있다. 상기 휴대용 장치는 이동 전화기, 스마트 폰, 또는 태블릿(tablet) PC를 포함한다.
아날로그-디지털 변환 회로(10A)의 해상도(Vres)는 수학식 1과 같이 정의될 수 있다.
[수학식 1]
이때, Amplitude는 아날로그 입력 신호(Vin)의 진폭을 나타내고, N은 아날로그-디지털 변환 회로(10A)로부터 출력되는 디지털 신호의 비트 수를 나타낸다.
예를 들어, 1㎑의 주파수와 5V의 진폭을 갖는 사인파(Vin=5sin(2000πt))가 20㎒의 클럭 신호(CLK)의 주파수를 갖는 아날로그-디지털 변환 회로(10A)로 입력된다고 가정한다. 사인파(Vin)는 최대 약 31.4㎸/s(10000πcos(2000πt), t=0)로 변화하므로, 아날로그-디지털 변환 회로(10A)는, 수학식 1에 따라 출력되는 디지털 신호의 비트 수가 log2 (1/(31.4㎸/s*1/20㎒/5V)) 이하, 즉 11비트 이하일 때, 정확한 아날로그-디지털 변환을 수행할 수 있다.
다른 예를 들어, 2㎑의 주파수와 5V의 진폭을 갖는 사인파(Vin=5sin(4000πt))가 20㎒의 클럭 신호(CLK)의 주파수를 갖는 아날로그-디지털 변환 회로(10A)로 입력된다고 가정한다. 사인파(Vin)는 최대 약 62.8㎸/s(20000πcos(4000πt), t=0)로 변화하므로, 아날로그-디지털 변환 회로(10A)는, 상기 수학식 1에 따라 출력되는 디지털 신호의 비트 수가 log2 (1/(62.8㎸/s*1/20㎒/5V)) 이하, 즉 13비트 이하일 때, 정확한 아날로그-디지털 변환을 수행할 수 있다.
또 다른 예를 들어, 1㎑의 주파수와 5V의 진폭을 갖는 사인파(Vin=5sin(2000πt))가 60㎒의 클럭 신호(CLK)의 주파수를 갖는 아날로그-디지털 변환 회로(10A)로 입력된다고 가정한다. 사인파(Vin)는 최대 약 31.4㎸/s(10000πcos(2000πt), t=0)로 변화하므로, 아날로그-디지털 변환 회로(10A)는, 상기 수학식 1에 따라 출력되는 디지털 신호의 비트 수가 log2 (1/(31.4㎸/s*1/60㎒/5V)) 이하, 즉 10비트 이하일 때, 정확한 아날로그-디지털 변환을 수행할 수 있다.
즉, 정확한 아날로그-디지털 변환을 위해 입력 신호(Vin)의 주파수가 높을수록 해상도(Vres) 또는 클럭 신호(CLK)의 주파수가 높아져야 한다. 따라서, 사용자는 입력 신호(Vin)의 종류에 따라 아날로그-디지털 변환 회로(10A)의 해상도(Vres) 또는 클럭 신호(CLK)의 주파수를 조절함으로써, 아날로그-디지털 변환 회로(10A)는 정확한 아날로그-디지털 변환을 수행할 수 있다.
도 2는 본 발명의 다른 실시 예에 따른 아날로그-디지털 변환 회로의 블록도를 나타낸다. 도 2, 도 3, 도 4, 및 도5를 참조하면, 아날로그-디지털 변환 회로(10B)는 제1비교 회로(100'), 제2비교 회로(200), 선택 회로(300'), 축차 근사 레지스터(500), 다운 카운터(600), 및 제1멀티플렉서(700)를 포함한다.
도 2의 제1비교 회로(100')의 구조 및 동작은 선택 회로(300)로부터 출력된 제1디지털 신호(DS1) 대신에 제1멀티플렉서(700)의 출력 신호(MUXO)를 수신하는 것을 제외하면 도 1의 제1비교 회로(100)의 구조 및 동작과 동일하므로, 이에 대한 상세한 설명은 생략한다.
도 2의 제2비교 회로(200)의 구조 및 동작은 도 1의 제2비교 회로(200)의 구조 및 동작과 동일하므로, 이에 대한 상세한 설명은 생략한다.
도 2의 선택 회로(300')의 구조 및 동작은 제1디지털 신호(DS1) 대신에 제1멀티플렉서(700)의 출력 신호(MUXO)를 수신하는 것을 제외하면 도 1의 선택 회로(300)의 구조 및 동작과 동일하므로, 이에 대한 상세한 설명은 생략한다.
축차 근사 레지스터(successive approximation register; 500)는 제1비교 회로(100')로부터 출력된 제1선택 신호(SS1)에 따라 아날로그 입력 신호(Vin)를 축차 근사한다.
다운 카운터(600)는 제1디지털 신호(DS1)의 비트 수만큼 다운-카운트한다. 예컨대, 제1디지털 신호(DS1)가 10비트일 때, 다운 카운터(600)는 클락 신호(CLK)에 따라 10번 다운-카운트한다.
제1멀티플렉서(700)는 다운 카운터(600)의 출력 신호에 기초하여 선택 회로(300')로부터 출력된 제1디지털 신호(DS1)와 축차 근사 레지스터(500)의 출력 신호 중에서 어느 하나를 출력한다.
다시 말해, 아날로그-디지털 변환 회로(10B)는 초기 동작 시 축차 근사 방법에 의해 초기 아날로그 입력 신호(Vin)를 아날로그-디지털 변환하고, 그 이후에는 제1비교 회로(100'), 제2비교 회로(200), 및 선택 회로(300')를 이용하여 아날로그 입력 신호(Vin)를 아날로그-디지털 변환한다.
도 6은 도 3에 도시된 제1디지털-아날로그 컨버터 또는 도 4에 도시된 제2디지털-아날로그 컨버터 각각의 일 실시 예에 따른 회로도를 나타낸다. 도 6을 참조하면, 제1디지털-아날로그 컨버터(120)와 제2디지털-아날로그 컨버터(220) 각각은 병렬 연결된 N 개의 저항들, N 개의 스위치들, OP-AMP, 및 피드백 저항(Rf)을 포함한다.
상기 스위치들 각각은 디지털 신호(DS1, DS2 또는 MUXO)의 비트들 각각의 레벨에 기초하여 온(on)/오프(off)된다. 따라서, 상기 OP-AMP는 가산 증폭기로서 작동하여 디지털 신호(DS1, DS2, 또는 MUXO)에 연관된 아날로그 신호(AS1 또는 AS2)를 출력한다.
예컨대, 제1디지털-아날로그 컨버터(120)와 제2디지털-아날로그 컨버터(220) 각각은 바이너리 웨이티드 디지털-아날로그 컨버터(binary-weighted digital-to-analog converter)로서 지연 없이 디지털 신호(DS1, DS2, 또는 MUXO)를 아날로그 신호(AS1 또는 AS2)로 변환할 수 있다.
도 2의 선택 회로(300'), 축차 근사 레지스터(500), 다운-카운터(600), 및 제1멀티플렉서(700)는 클럭 생성기(CG)로부터 출력된 클럭 신호(CLK)를 기반으로 동작할 수 있다.
도 7은 도 1 또는 도 2에 도시된 아날로그-디지털 변환 회로의 동작 방법을 설명하기 위한 그래프이다. 도 1 내지 도 7을 참조하면, 아날로그-디지털 변환 회로(10A 또는 10B, 일반적으로 10)는 클럭 신호(CLK)의 주기마다 아날로그 입력 신호(Vin)를 디지털 신호로 변환한다.
예컨대, 제1디지털 신호(DS1)가 Vth1에 대응될 때, 아날로그 입력 신호(Vin)가 상기 Vth1보다 크면 제1비교 회로(100 또는 100', 일반적으로 100)로부터 출력된 제1선택 신호(SS1)는 논리 레벨 '1'을 나타내고 제2비교 회로(200)로부터 출력된 제2선택 신호(SS2)는 논리 레벨 '0'을 나타낸다.
이때, 선택 회로(300 또는 300', 일반적으로 300)는 제1선택 신호(SS1)와 제2선택 신호(SS2)에 기초하여 가산기(322)의 출력 신호를 제1디지털 신호(DS1)로서 출력한다. 따라서, 제1디지털 신호(DS1)는 Vth2에 대응되도록 변화된다.
제1디지털 신호(DS1)가 Vth2에 대응될 때, 아날로그 입력 신호(Vin)가 Vth2보다 작고 Vth1보다 크면 제1비교 회로(100)로부터 출력된 제1선택 신호(SS1)는 논리 레벨 '0'을 나타내고 제2비교 회로(200)로부터 출력된 제2선택 신호(SS2)는 논리 레벨 '0'을 나타낸다.
이때, 선택 회로(300)는 제1선택 신호(SS1)와 제2선택 신호(SS2)에 기초하여 바이패스 회로(324)의 출력 신호를 제1디지털 신호(DS1)로서 출력한다. 따라서, 제1디지털 신호(DS1)는 계속 Vth2에 대응되도록 유지된다.
제1디지털 신호(DS1)가 Vth2에 대응될 때, 아날로그 입력 신호(Vin)가 Vth1보다 작으면 제1비교 회로(100)로부터 출력된 제1선택 신호(SS1)는 논리 레벨 '0'을 나타내고 제2비교 회로(200)로부터 출력된 제2선택 신호(SS2)는 논리 레벨 '1'을 나타낸다.
이 때, 선택 회로(300)는 제1선택 신호(SS1)와 제2선택 신호(SS2)에 기초하여 감산기(326)의 출력 신호를 제1디지털 신호(DS1)로서 출력한다. 따라서, 제1디지털 신호(DS1)는 Vth1에 대응되도록 변화된다.
도 8은 본 발명의 실시 예에 따른 아날로그-디지털 변환 회로의 동작 방법을 설명하기 위한 플로우차트이다. 도 8을 참조하면, 아날로그-디지털 변환 회로(10)는 샘플링 주기(Tsampling)가 경과하였는지 판단한다(S100). 즉, 아날로그-디지털 변환 회로(10)는 클럭 신호(CLK)의 주기마다 아날로그-디지털 변환을 수행한다.
판단 결과에 따라 샘플링 주기(Tsamping)가 경과했을 때, 아날로그-디지털 변환 회로(10)는 아날로그 입력 신호(Vin)와 제1아날로그 신호(AS1)를 비교한다(S120).
비교 결과에 따라, 아날로그 입력 신호(Vin)의 크기가 제1아날로그 신호(AS1)의 크기보다 클 때, 아날로그-디지털 변환 회로(10)는 제1디지털 신호(DS1)를 이전 제1디지털 신호와 해상도(Vres)에 대응되는 비트를 가산한 값으로 변경한다(S140).
아날로그 입력 신호(Vin)의 크기가 제1아날로그 신호(AS1)의 크기보다 작을 때, 아날로그-디지털 변환 회로(10)는 아날로그 입력 신호(Vin)과 제2아날로그 신호(AS2)를 비교한다(S160).
비교 결과에 따라, 아날로그 입력 신호(Vin)의 크기가 제2아날로그 신호(AS2)의 크기보다 작을 때, 아날로그-디지털 변환 회로(10)는 제1디지털 신호(DS1)를 이전 제1디지털 신호와 해상도(Vres)에 대응되는 비트를 감산한 값으로 변경한다(S180).
아날로그 입력 신호(Vin)의 크기가 제2아날로그 신호(AS2)의 크기보다 크고 제1아날로그 신호(AS1)의 크기보다 작을 때, 아날로그-디지털 변환 회로(10)는 제1디지털 신호(DS1)를 그대로 유지한다.
도 8에서는 설명의 편의를 위하여 S120 이후에 S140이 수행되는 것으로 도시하였으나, S120 과 S140은 동시에 수행될 수 있다.
도 9는 본 발명의 일 실시 예에 따른 적산 회로의 블록도를 나타낸다. 도 9를 참조하면, 적산 회로(20)는 제1비교 회로(100), 제2비교 회로(200), 선택 회로(300), 및 적산기(400)를 포함한다.
제1비교 회로(100), 제2비교 회로(200), 및 선택 회로(300) 각각의 구조 및 동작은 도 1에 도시된 제1비교 회로(100), 제2비교 회로(200), 및 선택 회로(300) 각각의 구조 및 동작과 동일하므로 설명을 생략한다.
적산기(400)는 선택 회로(300)로부터 출력된 제1디지털 신호(DS1)을 적산한다.
도 10은 본 발명의 다른 실시 예에 따른 적산 회로의 블록도를 나타낸다. 도 10을 참조하면, 적산 회로(20')는 제1비교 회로(100'), 제2비교 회로(200), 선택 회로(300'), 축차 근사 레지스터(500), 다운 카운터(600), 제1멀티플렉서(700), 및 적산 회로(400')를 포함한다.
제1비교 회로(100'), 제2비교 회로(200), 선택 회로(300'), 축차 근사 레지스터(500), 다운 카운터(600), 및 제1멀티플렉서(700) 각각의 구조 및 동작은 도 2에 도시된 제1비교 회로(100'), 제2비교 회로(200), 선택 회로(300'), 축차 근사 레지스터(500), 다운 카운터(600), 및 제1멀티플렉서(700) 각각의 구조 및 동작과 동일하므로 설명을 생략한다.
적산기(400')는 제1멀티플렉서(700)의 출력 신호를 적산한다. 다른 실시 예에 따라, 적산기(400')는 선택 회로(300')의 출력 신호를 적산할 수 있다.
도 11은 본 발명의 실시 예에 따른 적산 회로의 동작 방법을 설명하기 위한 플로우 차트이다.
도 11을 참조하면, 적산 회로(20 또는 20', 일반적으로 20)는 초기 동작시 적산된 값을 초기화한다(S200). 적산 회로(20)는 샘플링 주기(Tsampling)가 경과하였는지 판단하고(S220), 판단 결과에 따라, 샘플링 주기(Tsampling)가 경과하였을 때, 적산 회로(20)는 제1디지털 신호(DS1) 또는 제1멀티플렉서(700)의 출력 신호(MUXO)를 적산한다.
즉, 적산 회로(20)는 한 클럭 신호(CLK)마다 제1디지털 신호(DS1) 또는 제1멀티플렉서(700)의 출력 신호(MUXO)를 적산한다. 다시 말해, 적산 회로(20)는 클럭 신호에 기반하여 동작한다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10; 아날로그-디지털 변환 회로
20; 적산 회로
100; 제1비교 회로
200; 제2비교 회로
300; 선택 회로
400; 적산기
500; 축차 근사 레지스터
600; 다운-카운터
700; 제1멀티플렉서
20; 적산 회로
100; 제1비교 회로
200; 제2비교 회로
300; 선택 회로
400; 적산기
500; 축차 근사 레지스터
600; 다운-카운터
700; 제1멀티플렉서
Claims (10)
- 제1디지털 신호에 연관된 제1아날로그 신호와 아날로그 입력 신호를 비교하고, 비교 결과에 따라 제1선택 신호를 출력하는 제1비교 회로;
제2디지털 신호에 연관된 제2아날로그 신호와 상기 아날로그 입력 신호를 비교하고, 비교 결과에 따라 제2선택 신호를 출력하는 제2비교 회로; 및
상기 제1디지털 신호에 연관된 중간 디지털 신호들을 생성하고, 상기 제1선택 신호와 상기 제2선택 신호에 기초하여 상기 중간 디지털 신호들 중 어느 하나를 상기 제1디지털 신호로서 출력하고, 상기 중간 디지털 신호들 중 다른 하나를 상기 제2디지털 신호로서 출력하는 선택 회로를 포함하는 아날로그-디지털 변환 회로. - 제1항에 있어서,
상기 제2디지털 신호는 상기 제1디지털 신호와 상기 아날로그-디지털 변환 회로의 해상도에 연관된 신호인 아날로그-디지털 변환 회로. - 제1항에 있어서,
상기 중간 디지털 신호들 중에서 대응되는 두 개의 디지털 신호들의 차이는 상기 아날로그-디지털 변환 회로의 해상도에 따라 결정되는 아날로그-디지털 변환 회로. - 제1항에 있어서, 상기 선택 회로는,
상기 중간 디지털 신호들을 생성하는 중간 디지털 신호 생성 회로; 및
상기 제1선택 신호와 상기 제2선택 신호에 기초하여 상기 중간 디지털 신호들 중에서 상기 어느 하나를 상기 제1디지털 신호로서 출력하는 멀티플렉서를 포함하며,
상기 중간 디지털 신호 생성 회로는,
상기 제1디지털 신호와 상기 아날로그-디지털 변환 회로의 해상도에 대응되는 비트를 가산하는 가산기;
상기 제1디지털 신호를 바이패스하는 바이패스 회로; 및
상기 제1디지털 신호와 상기 해상도에 대응되는 상기 비트를 감산하는 감산기를 포함하는 아날로그-디지털 변환 회로. - 제4항에 있어서,
상기 제2디지털 신호는 상기 감산기의 출력 신호인 아날로그-디지털 변환 회로. - 제4항에 있어서, 상기 아날로그-디지털 변환 회로는,
사용자의 입력에 따라 상기 해상도를 조절하는 해상도 조절 회로를 더 포함하는 아날로그-디지털 변환 회로. - 아날로그-디지털 변환 회로; 및
제1디지털 신호를 적산하는 적산기를 포함하고,
상기 아날로그-디지털 변환 회로는,
상기 제1디지털 신호에 연관된 제1아날로그 신호와 아날로그 입력 신호를 비교하고, 비교 결과에 따라 제1선택 신호를 출력하는 제1비교 회로;
제2디지털 신호에 연관된 제2아날로그 신호와 상기 아날로그 입력 신호를 비교하고, 비교 결과에 따라 제2선택 신호를 출력하는 제2비교 회로; 및
상기 제1디지털 신호에 연관된 중간 디지털 신호들을 생성하고, 상기 제1선택 신호와 상기 제2선택 신호에 기초하여 상기 중간 디지털 신호들 중 어느 하나를 상기 제1디지털 신호로서 출력하고, 상기 중간 디지털 신호들 중 다른 하나를 상기 제2디지털 신호로서 출력하는 선택 회로를 포함하는 적산 회로. - 제1디지털 신호의 비트 수만큼 다운-카운트하는 다운-카운터;
제1멀티플렉서;
상기 제1멀티플렉서의 출력 신호에 연관된 제1아날로그 신호와 아날로그 입력 신호를 비교하고, 비교 결과에 따라 제1선택 신호를 출력하는 제1비교 회로;
상기 제1선택 신호에 따라 상기 아날로그 입력 신호를 축차 근사(succesive approximation)하는 축차 근사 레지스터;
제2디지털 신호에 연관된 제2아날로그 신호와 상기 아날로그 입력 신호를 비교하고, 비교 결과에 따라 제2선택 신호를 출력하는 제2비교 회로; 및
상기 제1디지털 신호에 연관된 중간 디지털 신호들을 생성하고, 상기 제1선택 신호와 상기 제2선택 신호에 기초하여 상기 중간 디지털 신호들 중 어느 하나를 상기 제1디지털 신호로서 출력하고, 상기 중간 디지털 신호들 중 다른 하나를 상기 제2디지털 신호로서 출력하는 선택 회로를 포함하며,
상기 제1멀티플렉서는 상기 다운 카운터의 출력 신호에 따라 상기 제1디지털 신호와 상기 축차 근사 레지스터의 출력 신호 중에서 어느 하나를 출력하는 아날로그-디지털 변환 회로. - 제8항에 있어서, 상기 선택 회로는,
상기 중간 디지털 신호들을 생성하는 중간 디지털 신호 생성 회로; 및
상기 제1선택 신호와 상기 제2선택 신호에 기초하여 상기 중간 디지털 신호들 중에서 상기 어느 하나를 상기 제1디지털 신호로서 출력하는 제2멀티플렉서를 포함하며,
상기 중간 디지털 신호 생성 회로는,
상기 제1디지털 신호와 상기 아날로그-디지털 변환 회로의 해상도에 대응되는 비트를 가산하는 가산기;
상기 제1디지털 신호를 바이패스하는 바이패스 회로; 및
상기 제1디지털 신호와 상기 해상도에 대응되는 상기 비트를 감산하는 감산기를 포함하는 아날로그-디지털 변환 회로. - 제8항에 기재된 아날로그-디지털 변환 회로; 및
상기 제1디지털 신호를 적산하는 적산기를 포함하는 적산 회로.
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