JP2005135342A - 可変ゲイン積分器 - Google Patents
可変ゲイン積分器 Download PDFInfo
- Publication number
- JP2005135342A JP2005135342A JP2003373613A JP2003373613A JP2005135342A JP 2005135342 A JP2005135342 A JP 2005135342A JP 2003373613 A JP2003373613 A JP 2003373613A JP 2003373613 A JP2003373613 A JP 2003373613A JP 2005135342 A JP2005135342 A JP 2005135342A
- Authority
- JP
- Japan
- Prior art keywords
- data
- variable
- gain
- integration
- variable gain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G5/00—Tone control or bandwidth control in amplifiers
- H03G5/005—Tone control or bandwidth control in amplifiers of digital signals
Abstract
【課題】クリップ操作を簡素化することができ、かつ、ゲインに応じて出力データの範囲が狭くなってしまうことを回避することができる可変ゲイン積分器を提供する。
【解決手段】可変乗算器11は、入力データに可変ゲインを乗算する。可変乗算器11の出力データは、加算器12および積分値保持器15により累積加算される。ここで、加算後の出力データは、クリップ回路13により、積分値保持器15で保持可能なデータ範囲でクリップされる。積分データは、固定乗算器14で固定ゲインと乗算され、出力される。
【選択図】図1
【解決手段】可変乗算器11は、入力データに可変ゲインを乗算する。可変乗算器11の出力データは、加算器12および積分値保持器15により累積加算される。ここで、加算後の出力データは、クリップ回路13により、積分値保持器15で保持可能なデータ範囲でクリップされる。積分データは、固定乗算器14で固定ゲインと乗算され、出力される。
【選択図】図1
Description
本発明は、入力データを累積加算する可変ゲイン積分器に関し、特に、可変ゲインを乗算することができるものに関する。
デジタル回路で構成された積分器が知られている。図13に、デジタル積分器の構成例を示す。図13では、入力データとフリップフロップ72(以下、FFと称す)に保持されているデータとが加算器71によって加算され、次のクロックで加算後のデータがFF72に蓄えられる。この動作が繰り返されることにより、入力データが累積加算され、積分データが得られる。一般に、デジタル回路では、バスのビット幅やFF72のビット数は固定されている。そこで、図13では、クリップ回路73によりクリップ操作を行い、加算後のデータの範囲を制限している。
累積加算により得られた積分データに対し、ゲインを掛けて出力したい場合がある。積分データにゲインを掛けて出力する積分器の構成としては、図14に示されるものが想定される。図14では、乗算器74により、A地点のクリップ回路73から出力される積分データにゲインGが掛けられる。そして、乗算器74の出力データは、B地点のクリップ回路75により出力バスのビット幅jに制限される。
しかし、図14の積分器では、乗算器74のゲインが可変である場合に、以下の問題がある。この問題について、出力バスが4ビット幅であり、乗算器のゲインが1/16、1/8、1/4で可変である場合を例にとって具体的に説明する。
FF72のビット数を8ビットに設定した場合、積分データ(クリップ回路73の出力データ)の最大値は、255(2進数「11111111」)となる。ゲインが1/16のとき、乗算器74の出力データの最大値は15(「1111」)となり、乗算後のクリップ操作は不要である。ゲインが1/8のとき、乗算器74の出力データの最大値は31(「11111」)となり、上位1ビット目が「1」のときにクリップ操作が必要となる。ゲインが1/4のとき、乗算器74の出力データの最大値は63(「111111」)となり、上位1ビット目または上位2ビット目が「1」のときにクリップ操作が必要となる。したがって、加算後のクリップ回路73の他に、乗算後のクリップ回路75を設けなければならない。さらに、乗算後のクリップ回路75では、ゲインに応じて異なるクリップ操作を行う必要がある。この結果、積分器全体の回路構成が複雑になってしまう。
一方、FF72のビット数を6ビットに設定した場合、積分データの最大値は、63(「111111」)となる。そして、乗算器74の出力データの最大値は、ゲインが1/16、1/8、1/4のとき、それぞれ3(「0011」)、7(「0111」)、15(「1111」)となる。したがって、ゲインによらず、乗算後のクリップ操作は不要となる。しかし、乗算後のデータの範囲は、ゲインが1/16のとき0〜3、1/8のとき0〜7であり、出力バスのデータ範囲0〜15に比べて狭くなってしまう。このため、例えば、クリップ回路73でクリップが生じ、積分データが最大値63(「111111」)となっていても、ゲインが1/16の場合、乗算器74の出力データは、出力バスの最大値15よりも遥かに小さい3となってしまう。
本発明は、クリップ操作を省略または簡素化することができ、かつ、ゲインに応じて出力データの範囲が狭くなってしまうことを回避することができる可変ゲイン積分器を提供する。
本発明は、時系列順で入力されるデジタルの入力データを累積加算する可変ゲイン積分器であって、入力データに可変ゲインを乗ずる可変乗算手段と、当該可変乗算手段の出力データを前回の積分データに加算する加算手段と、当該加算手段の出力データを所定範囲に制限し、積分データを得るデータ制限手段と、当該データ制限手段により得られた積分データを保持し、保持している積分データを前記前回の積分データとして前記加算手段に供給する積分値保持手段と、前記データ制限手段により得られた積分データに固定ゲインを乗ずる固定乗算手段と、を有することを特徴とする。
ここで、固定ゲインが乗算される積分データには、積分値保持手段に保持されている積分データも含まれる。また、前記データ制限手段は、前記積分値保持手段により保持可能なデータの最小値から最大値までの範囲でデータを制限することが望ましい。
前記可変乗算手段の可変ゲインは1以上であり、前記固定乗算手段の固定ゲインは1未満であることが好ましい。
本発明の好ましい態様では、前記固定乗算器により得られたデータが出力されるバスのビット幅はjであり、前記固定ゲインは2-k(kは正の整数)であり、前記積分値保持手段により保持可能なデータのビット幅は(j+k)である。
また、本発明は、時系列順で入力されるデジタルの対象データから直流成分をキャンセルするDCオフセットキャンセラであって、前記対象データからオフセットデータを減ずる減算手段と、当該減算手段の出力データを累積加算し、得られたデータを前記減算手段に前記オフセットデータとして供給する可変ゲイン積分器とを有し、前記可変ゲイン積分器は、前記減算手段の出力データに可変ゲインを乗ずる可変乗算手段と、当該可変乗算手段の出力データを前回の積分データに加算する加算手段と、当該加算手段の出力データを所定範囲に制限し、積分データを得るデータ制限手段と、当該データ制限手段により得られた積分データを保持し、保持している積分データを前記前回の積分データとして前記加算手段に供給する積分値保持手段と、前記データ制限手段により得られた積分データに固定ゲインを乗じ、前記オフセットデータを得る固定乗算手段と、を有することを特徴とする。
また、本発明は、時系列順で入力されるデジタルの入力データを累積加算する可変ゲイン積分方法であって、入力データに可変ゲインを乗ずる可変乗算ステップと、当該可変乗算ステップで得られたデータを保持されている前回の積分データに加算する加算ステップと、当該加算ステップで得られたデータを所定範囲で制限し、積分データを得るデータ制限ステップと、当該データ制限ステップで得られた積分データに固定ゲインを乗ずる固定乗算ステップと、前記データ制限ステップで得られた積分データを保持する積分値保持ステップと、を有することを特徴とする。
また、本発明は、コンピュータに時系列順で入力されるデジタルの入力データを累積加算させる可変ゲイン積分プログラムであって、コンピュータに、入力データに可変ゲインを乗ずる可変乗算ステップと、当該可変乗算ステップで得られたデータを保持されている前回の積分データに加算する加算ステップと、当該加算ステップで得られたデータを所定範囲で制限し、積分データを得るデータ制限ステップと、当該データ制限ステップで得られた積分データに固定ゲインを乗ずる固定乗算ステップと、前記データ制限ステップで得られた積分データを保持する積分値保持ステップと、を実行させることを特徴とする。
本発明によれば、入力データに可変ゲインを乗じ、積分データに固定ゲインを乗じるので、ゲインを変化させても最終的に得られる出力データの範囲は変動しない。これにより、積分データにゲインを乗じた後のクリップ操作を省略または簡素化することができ、かつ、ゲインに応じて出力データの範囲が狭くなってしまうことを回避することができる。
以下、本発明の実施の形態を図面に従って説明する。
図1は、本実施の形態に係る可変ゲイン積分器10の構成を示すブロック図である。この可変ゲイン積分器10は、例えば、磁気再生装置等のDCオフセットキャンセラやAGC(Automatic Gain Control)回路に好適に利用される。図1において、可変ゲイン積分器10は、可変乗算器11、加算器12、クリップ回路13、固定乗算器14、および積分値保持器15を有する。
図2は、本実施の形態に係る可変ゲイン積分器10の動作手順を示すフローチャートである。以下、図1、2を参照して、可変ゲイン積分器10の動作について説明する。
可変乗算器11は、バスBiから供給された被積分値であるデジタルの入力データx(n)(n=1,2,3,・・・)に可変のゲインG1を乗じて、データx´(n)(=G1・x(n))を算出する(S1)。そして、得られたデータx´(n)を加算器12に出力する。
加算器12は、可変乗算器11から供給されたデータx´(n)を、積分値保持器15に保持されている前回の積分データy(n−1)に加算し、データy´(n)(=x´(n)+y(n−1))を算出する(S2)。そして、得られたデータy´(n)をクリップ回路13に出力する。
クリップ回路13は、加算器12から供給されたデータy´(n)を予め設定された範囲に制限し、積分データy(n)を得る(S3)。これにより、積分データy(n)の値を取り扱い可能な範囲に制限することができる。例えば、積分データy(n)が無限に大きくなることを防止できる。本実施の形態では、クリップ回路13は、積分値保持器15により保持可能なデータの最小値Sminから最大値Smaxまでの範囲でデータy´(n)をクリップする。より具体的に説明すると、クリップ回路13は、データy´(n)と最小値Sminおよび最大値Smaxとを比較し、データy´(n)が最大値Smaxより大きい場合には最大値Smaxを積分データy(n)とし、データy´(n)が最小値Sminより小さい場合には最小値Sminを積分データy(n)とし、これら以外の場合にはデータy´(n)をそのまま積分データy(n)とする。したがって、積分データy(n)は、最小値Smin以上、最大値Smax以下の値となる。クリップ回路13は、得られた積分データy(n)を固定乗算器14および積分値保持器15に出力する。
固定乗算器14は、クリップ回路13から供給された積分データy(n)に、固定のゲインG2を乗じて、出力データz(n)(=G2・y(n))を算出する(S4)。そして、得られた出力データz(n)をバスBoに送出する。この出力データz(n)は、可変ゲインG1の値によらず、G2・Smin以上、G2・Smax以下の値となる。
一方、積分値保持器15は、クリップ回路13から供給された積分データy(n)を保持する(S5)。そして、積分値保持器15は、保持した積分データy(n)を加算器12に前回の積分データとして供給する。この積分データy(n)は、次回のステップS2において、データx´(n+1)と加算される。
このような動作が繰り返されることにより、入力データx(n)が累積加算される。
ここで、ゲインG1、ゲインG2や積分値保持器15の最小値Smin、最大値Smax等の設定について説明する。バスBoにより伝送可能なデータの最小値がBminであり、最大値がBmaxであるとする。また、1/p(pは正の整数)から1/q(qは正の整数、q<p)の範囲でゲインを可変にしたいとする。このとき、ゲインG2を固定値1/pとし、ゲインG1を1以上かつp/q以下の範囲で可変とする。そして、積分値保持器15の最小値Sminをp・Bminとし、最大値Smaxをp・Bmaxとする。すると、積分データy(n)の範囲は、p・Bmin以上、p・Bmax以下となり、固定乗算器14の出力データの範囲は、Bmin以上、Bmax以下となる。この範囲は、バスBoが伝送可能なデータの範囲と一致する。したがって、この場合、固定乗算器14の後段にクリップ回路を設ける必要がない。また、可変ゲインG1によらず、出力データの範囲は、バスBoが伝送可能なデータの範囲と一致する。
なお、ゲインG1の可変範囲に1未満の範囲が含まれると、可変乗算器11において、データが失われてしまう場合がある。例えば、ゲインG1が1/4であり、可変乗算器11でビット列を右に2だけシフトさせる場合、入力データ3(2進数「11」)は、0になってしまう。よって、ゲインを可変させたい範囲に1未満の範囲が含まれる場合、ゲインG1は1以上、ゲインG2は1未満であることが好ましい。
また、ゲインG2を1/pより小さくすると、積分値保持器15の最小値Sminから最大値Smaxまでの範囲が広くなってしまい、積分値保持器15に必要とされる保持容量が増大してしまう。よって、ゲインG2は、ゲインG1・G2の最小値であることが好ましい。言い換えると、ゲインG1の可変範囲の最小値は1であることが望ましい。
以下、本実施の形態に係る可変ゲイン積分器10の構成および動作について、より具体的な例を示す。
まず、構成について説明する。バスBiは3ビット幅であり、入力データは0(2進数「000」)から7(「111」)までの値をとる。可変乗算器11は、ビット列を左に0、1、2、または3だけシフトさせるシフトレジスタである。よって、ゲインG1は、1、2、4、または8である。加算器12は、8ビットの全加算器からなる。クリップ回路13は、加算器12から供給された9ビットデータの最上位桁(MSB:Most Significant Bit)が「0」の場合には、当該9ビットデータのうち下位8ビットをそのまま出力し、MSBが「1」の場合には、255(「11111111」)を出力する回路である。固定乗算器14は、クリップ回路から供給された8ビットデータを右に4ビットだけシフトさせ、得られた4ビットデータをビット幅4のバスBoに出力するシフトレジスタである。よって、ゲインG2は、1/16(=1/24)である。積分値保持器15は、0(「00000000」)から255(「11111111」)までのデータを保持することができる8ビットのフリップフロップである。
つぎに、上記構成を有する可変ゲイン積分器10の動作について説明する。ここでは、入力データx(n)(n=1,2,3,・・・)は一定値3(「011」)であるとする。また、ゲインG1として2が選択されているものとする。
まず、積分値保持器15に積分データy(4)が保持されている場合について説明する。ここで、積分データy(4)は、24(「00011000」)である。
バスBiから入力データx(5)が供給されると、可変乗算器11は、入力データx(5)である3(「011」)を左に1ビットシフトさせ、6(「0110」)を加算器12に出力する。加算器12は、6(「0110」)を前回の積分データy(4)である24(「00011000」)に加算し、30(「000011110」)をクリップ回路13に出力する。クリップ回路13は、30(「000011110」)のMSBが「0」なので、30(「00011110」)を積分データy(5)として固定乗算器14に出力する。固定乗算器14は、30(「00011110」)を右に4ビットシフトさせ、1(「0001」)を出力データz(5)としてバスBoに出力する。一方、クリップ回路13で得られた積分データy(5)である30(「00011110」)は、次のクロックで、積分値保持器15に蓄えられ、加算器12に供給される。
つぎに、積分値保持器15に積分データy(42)が保持されている場合について説明する。ここで、積分データy(42)は、252(「11111100」)である。
バスBiから入力データx(43)が供給されると、可変乗算器11は、入力データx(43)である3(「011」)を左に1ビットシフトさせ、6(「0110」)を加算器12に出力する。加算器12は、6(「0110」)を前回の積分データy(42)である252(「11111100」)に加算し、258(「100000010」)をクリップ回路13に出力する。クリップ回路13は、258(「100000010」)のMSBが「1」なので、255(「11111111」)を積分データy(43)として固定乗算器14に出力する。固定乗算器14は、255(「11111111」)を右に4ビットシフトさせ、15(「1111」)を出力データz(43)としてバスBoに出力する。一方、クリップ回路13で得られた積分データy(43)である255(「11111111」)は、次のクロックで、積分値保持器15に蓄えられ、加算器12に供給される。
なお、上記の例では、正の整数のみを扱っているが、これに限られないことは言うまでもない。例えば、負数を含む整数を扱う場合には、2の補数表現が利用される。
以上のとおり、本実施の形態によれば、入力データに可変ゲインを乗じ、クリップ回路の後段では固定ゲインを乗じるので、可変ゲインの値によらず、出力データz(n)の範囲は一定となる。これにより、出力データz(n)に許容されているデータ範囲に対して、実際の出力データz(n)のデータ範囲が狭くなってしまうことを回避することができる。また、固定乗算器14の後段のクリップ動作が、ゲインの値に応じて変化することを回避することができる。さらに、固定乗算器14の後段のクリップを省略することが可能となる。この結果、回路規模を小さくすることができ、また処理速度を向上させることができる。
また、可変ゲインG1を1以上とし、固定ゲインG2を1未満とすることにより、G1・G2が1未満の範囲を含む場合であっても、可変乗算器11でデータが失われてしまうことがない。
また、バスBoのビット幅がjであるとき、固定ゲインG2を2-k(kは正の整数)とし、積分値保持器15により保持可能なデータのビット幅を(j+k)とすれば、固定乗算器14の出力データのビット幅をバスBoのビット幅jに一致させることができる。これにより、固定乗算器14の後段のクリップ回路が不要となる。
図3は、可変ゲイン積分器10を用いたDCオフセットキャンセラ100の構成を示すブロック図である。このDCオフセットキャンセラ100は、時系列順で入力されるデジタルの対象データに含まれる直流成分を除去するものである。図3において、加算器20は、キャンセラ入力データから、オフセットデータとして可変ゲイン積分器10の出力データz(n)を減じ、直流成分を除去する。加算器20により得られたDCキャンセル後のデータは、遅延器30により遅延された後、DCオフセットキャンセラの出力データとして出力されるとともに、可変ゲイン積分器10に入力データとして供給される。
このDCオフセットキャンセラによれば、可変ゲイン積分器10からフィードバックされるデータの範囲がゲインによらずバスのビット幅に一致するので、直流成分を適切に除去することができる。また、可変ゲイン積分器10におけるクリップ操作が簡素なので、全体の構成が簡易なものとなる。
以上、本発明の実施の形態について説明したが、本発明が上記の実施の形態に限定されないことは言うまでもない。例えば、上記の実施の形態では、可変乗算手段、加算手段、データ制限手段、固定乗算手段、および積分値保持手段は、専用のハードウェア回路により実現されているが、上記の各手段はどのように実現されてもよい。一例を挙げると、ROM等の記憶媒体に格納されたプログラムをCPUおよびRAMに実行させることにより、上記の各手段を実現することができる。この場合、例えば、積分データに割り当てられている記憶容量、および、出力データz(n)の受け手側の受け取り可能なデータ範囲が固定されている場合に効果が得られる。
また、図2において、固定ゲインを乗ずるステップS4と積分データを保持するステップS5との順序は、逆であってもよく、同時であってもよい。例えば、図4に示されるように、可変ゲイン積分器を構成することができる。この場合、積分値保持器15が積分データを保持し、その後、固定乗算器14が積分値保持器15に保持された積分データに固定ゲインを乗ずることとなる。なお、図4の可変ゲイン積分器では、図1の可変ゲイン積分器よりも、出力データz(n)の出力タイミングが1クロック遅くなる。
以下、図面に従って、本実施の形態に係る可変ゲイン積分器10の適用例について説明する。なお、ここでは、適用例の構成についての詳しい説明は省略する。
図5は、デジタル信号再生回路の構成を示すブロック図である。デジタル信号再生回路は、例えば、デジタルビデオカメラの再生装置に使用される。図5において、磁気テープ(不図示)に記録されたデジタルデータは、磁気ヘッド(不図示)により再生され、A/D変換部41でデジタルサンプリングされる。A/D変換部41から出力されるデジタル信号は、ゲインコントロール部42でゲインが掛けられる。インターポレータ43は、ゲインコントロール部42の出力信号に基づいて、デジタルデータのデータ存在点のデータ値を推定補間する。インターポレータ43の出力信号は、フィルタ群44および適応等化器45により波形等化され、等化信号として出力される。この等化信号は、振幅誤差検出部46およびループフィルタ47を介してゲインコントロール部42にフィードバックされ、これに応じてゲインコントロール部42におけるゲインが調整される。また、等化信号は、タイミング誤差検出部48、ループフィルタ49、およびNCO(Numerical Controlled Oscillator)50を介してインターポレータ43にフィードバックされ、これに応じてインターポレータ43における推定補間の位置が調整される。
上記の信号再生回路において、本実施の形態に係る可変ゲイン積分器10は、AGC(Automatic Gain Control)回路のループフィルタ47、ビットタイミング制御のためのフィードバックループに挿入されているループフィルタ49、および適応等化器45で用いられている。図6に、ループフィルタ47および振幅誤差検出部46の内部構成を示す。図7に、ループフィルタ49の内部構成を示す。また、図8に、適応等化器45の内部構成を示す。図8において、適応等化器45への入力信号は、4つの遅延素子、4つの係数乗算器、および加算器からなる可変FIR(有限インパルス応答)フィルタにより等化され、等化信号として出力される。4つの係数乗算器の係数(フィルタ係数)は、LMS(Least Mean Square)アルゴリズムに従ってLMSアルゴリズム部45aにより随時更新される。ここで、可変ゲイン積分器10は、LMSアルゴリズム部45aで使用されている。図9に、LMSアルゴリズム部45aの内部構成を示す。
図10は、PSK(Phase Shift Keying)復調回路の構成を示すブロック図である。図10において、A/D変換器から供給されたI,Q信号は、DCオフセットキャンセラ100により直流成分が除去され、位相回転器51で位相が回転させられる。そして、インターポレータ52により、位相回転器51の出力信号からナイキスト点のI,Q信号値が推定補間される。この補間により得られた信号は、FIRフィルタからなるハーフナイキストフィルタ53によって帯域制限され、出力される。ハーフナイキストフィルタ53の出力信号は、電力誤差検出部54、ループフィルタ55、および信号変換部56を介してゲイン調整アンプにフィードバックされ、これに応じて受信波に対するゲインが調整される。また、ハーフナイキストフィルタ53の出力信号は、キャリア位相誤差検出部57およびループフィルタ58を介して位相回転器51にフィードバックされ、これに応じて位相回転器51での回転量が調整される。さらに、ハーフナイキストフィルタ53の出力信号は、クロックタイミング誤差検出部59およびループフィルタ60を介してインターポレータ52にフィードバックされ、これに応じて推定補間位置が調整される。
上記のPSK復調回路において、本実施の形態に係る可変ゲイン積分器10は、DCオフセットキャンセラ100、AGC(Automatic Gain Control)回路のループフィルタ55、位相同期回路のループフィルタ58、およびタイミング同期用のループフィルタ60で用いられている。図11に、ループフィルタ55、電力誤差検出部54、および信号変換部56の内部構成を示す。また、図12に、ループフィルタ58の内部構成を示す。なお、DCオフセットキャンセラ100の内部構成は、図3に示されるとおりである。また、ループフィルタ60の内部構成は、図7のループフィルタ49と同様である。
以上のとおり、本実施の形態に係る可変ゲイン積分器10は、様々な機器、回路で好適に使用される。
10 可変ゲイン積分器、11 可変乗算器、12 加算器、13 クリップ回路、14 固定乗算器、15 積分値保持器、20 加算器、30 遅延器、41 A/D変換部、42 ゲインコントロール部、43 インターポレータ、44 フィルタ群、45 適応等化器、45a LMSアルゴリズム部、46 振幅誤差検出部、47 ループフィルタ、48 タイミング誤差検出部、49 ループフィルタ、50 NCO、51 位相回転器、52 インターポレータ、53 ハーフナイキストフィルタ、54 電力誤差検出部、55 ループフィルタ、56 信号変換部、57 キャリア位相誤差検出部、58 ループフィルタ、59 クロックタイミング誤差検出部、60 ループフィルタ、100 DCオフセットキャンセラ。
Claims (6)
- 時系列順で入力されるデジタルの入力データを累積加算する可変ゲイン積分器であって、
入力データに可変ゲインを乗ずる可変乗算手段と、
当該可変乗算手段の出力データを前回の積分データに加算する加算手段と、
当該加算手段の出力データを所定範囲に制限し、積分データを得るデータ制限手段と、
当該データ制限手段により得られた積分データを保持し、保持している積分データを前記前回の積分データとして前記加算手段に供給する積分値保持手段と、
前記データ制限手段により得られた積分データに固定ゲインを乗ずる固定乗算手段と、
を有することを特徴とする可変ゲイン積分器。 - 請求項1に記載の可変ゲイン積分器であって、
前記可変乗算手段の可変ゲインは1以上であり、前記固定乗算手段の固定ゲインは1未満であることを特徴とする可変ゲイン積分器。 - 請求項1または2に記載の可変ゲイン積分器であって、
前記固定乗算器により得られたデータが出力されるバスのビット幅はjであり、前記固定ゲインは2-k(kは正の整数)であり、前記積分値保持手段により保持可能なデータのビット幅は(j+k)であることを特徴とする可変ゲイン積分器。 - 時系列順で入力されるデジタルの対象データから直流成分をキャンセルするDCオフセットキャンセラであって、
前記対象データからオフセットデータを減ずる減算手段と、
当該減算手段の出力データを累積加算し、得られたデータを前記減算手段に前記オフセットデータとして供給する可変ゲイン積分器とを有し、
前記可変ゲイン積分器は、
前記減算手段の出力データに可変ゲインを乗ずる可変乗算手段と、
当該可変乗算手段の出力データを前回の積分データに加算する加算手段と、
当該加算手段の出力データを所定範囲に制限し、積分データを得るデータ制限手段と、
当該データ制限手段により得られた積分データを保持し、保持している積分データを前記前回の積分データとして前記加算手段に供給する積分値保持手段と、
前記データ制限手段により得られた積分データに固定ゲインを乗じ、前記オフセットデータを得る固定乗算手段と、
を有することを特徴とするDCオフセットキャンセラ。 - 時系列順で入力されるデジタルの入力データを累積加算する可変ゲイン積分方法であって、
入力データに可変ゲインを乗ずる可変乗算ステップと、
当該可変乗算ステップで得られたデータを保持されている前回の積分データに加算する加算ステップと、
当該加算ステップで得られたデータを所定範囲に制限し、積分データを得るデータ制限ステップと、
当該データ制限ステップで得られた積分データに固定ゲインを乗ずる固定乗算ステップと、
前記データ制限ステップで得られた積分データを保持する積分値保持ステップと、
を有することを特徴とする可変ゲイン積分方法。 - コンピュータに時系列順で入力されるデジタルの入力データを累積加算させる可変ゲイン積分プログラムであって、コンピュータに、
入力データに可変ゲインを乗ずる可変乗算ステップと、
当該可変乗算ステップで得られたデータを保持されている前回の積分データに加算する加算ステップと、
当該加算ステップで得られたデータを所定範囲に制限し、積分データを得るデータ制限ステップと、
当該データ制限ステップで得られた積分データに固定ゲインを乗ずる固定乗算ステップと、
前記データ制限ステップで得られた積分データを保持する積分値保持ステップと、
を実行させることを特徴とする可変ゲイン積分プログラム。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003373613A JP2005135342A (ja) | 2003-10-31 | 2003-10-31 | 可変ゲイン積分器 |
CNA2004100865898A CN1612475A (zh) | 2003-10-31 | 2004-10-19 | 可变增益积分器 |
TW093132769A TWI264669B (en) | 2003-10-31 | 2004-10-28 | Variable gain integral device |
US10/978,109 US7155470B2 (en) | 2003-10-31 | 2004-10-29 | Variable gain integrator |
KR1020040087303A KR100656332B1 (ko) | 2003-10-31 | 2004-10-29 | 가변 게인 적분기 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003373613A JP2005135342A (ja) | 2003-10-31 | 2003-10-31 | 可変ゲイン積分器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005135342A true JP2005135342A (ja) | 2005-05-26 |
Family
ID=34544149
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003373613A Pending JP2005135342A (ja) | 2003-10-31 | 2003-10-31 | 可変ゲイン積分器 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7155470B2 (ja) |
JP (1) | JP2005135342A (ja) |
KR (1) | KR100656332B1 (ja) |
CN (1) | CN1612475A (ja) |
TW (1) | TWI264669B (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8194792B2 (en) * | 2005-01-05 | 2012-06-05 | Agere Systems Inc. | Look-ahead digital loop filter for clock and data recovery |
US7564931B2 (en) * | 2005-05-10 | 2009-07-21 | Seagate Technology Llc | Robust maximum-likelihood based timing recovery |
JP4232207B2 (ja) * | 2006-12-27 | 2009-03-04 | 日本電気株式会社 | 情報再生装置 |
JP4987843B2 (ja) * | 2007-12-28 | 2012-07-25 | パナソニック株式会社 | 位相誤差検出装置、波形整形装置及び光ディスク装置 |
US8438201B2 (en) * | 2010-04-30 | 2013-05-07 | Raytheon Applied Signal Technology, Inc. | Digital fractional integrator |
US20120230676A1 (en) * | 2011-03-07 | 2012-09-13 | Fan Mo | Turn-up and long term operation of adaptive equalizer in optical transmission systems |
US9001941B2 (en) | 2012-01-31 | 2015-04-07 | Analog Devices, Inc. | Method and apparatus to independently control front end gain and baseband gain |
KR101895415B1 (ko) | 2012-03-27 | 2018-09-06 | 삼성전자주식회사 | 아날로그-디지털 변환 회로와 이를 포함하는 적산 회로 |
KR102240494B1 (ko) * | 2014-07-29 | 2021-04-16 | 현대모비스 주식회사 | 물체 검출 장치 및 방법 |
US10298504B2 (en) * | 2016-05-04 | 2019-05-21 | Microsoft Technology Licensing, Llc | Adaptive gain reduction for background connections |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2656975C3 (de) * | 1976-12-16 | 1979-09-27 | Te Ka De Felten & Guilleaume Fernmeldeanlagen Gmbh, 8500 Nuernberg | Verfahren zur Übertragung von modulierten Datensignalen mittels adaptiver Deltamodulation |
JPH0771290B2 (ja) * | 1989-12-27 | 1995-07-31 | 富士写真光機株式会社 | 信号処理回路 |
US6384761B1 (en) * | 2000-08-07 | 2002-05-07 | Cirrus Logic, Inc. | Second and higher order dynamic element matching in multibit digital to analog and analog to digital data converters |
US6486810B1 (en) * | 2001-01-16 | 2002-11-26 | 3Com Corporation | Method and apparatus for continuously variable slope delta modulation coding of signals |
-
2003
- 2003-10-31 JP JP2003373613A patent/JP2005135342A/ja active Pending
-
2004
- 2004-10-19 CN CNA2004100865898A patent/CN1612475A/zh active Pending
- 2004-10-28 TW TW093132769A patent/TWI264669B/zh not_active IP Right Cessation
- 2004-10-29 US US10/978,109 patent/US7155470B2/en not_active Expired - Fee Related
- 2004-10-29 KR KR1020040087303A patent/KR100656332B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR100656332B1 (ko) | 2006-12-12 |
US20050094751A1 (en) | 2005-05-05 |
TW200515276A (en) | 2005-05-01 |
TWI264669B (en) | 2006-10-21 |
CN1612475A (zh) | 2005-05-04 |
US7155470B2 (en) | 2006-12-26 |
KR20050041967A (ko) | 2005-05-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100769868B1 (ko) | 복조 회로 및 복조 방법 | |
JPH05183456A (ja) | 制御信号発生装置 | |
JP2005135342A (ja) | 可変ゲイン積分器 | |
JP3267911B2 (ja) | 循環型構造のフィルタ入力回路を備えた適応等化器 | |
JP3428376B2 (ja) | 自動等化システム | |
JP5817516B2 (ja) | 受信回路 | |
JPH04271508A (ja) | 自動等化器 | |
JPH0879135A (ja) | デジタル信号誤り低減装置 | |
JP2616152B2 (ja) | 自動等化器 | |
JP2000315968A (ja) | 適応型信号推定器 | |
JP2000078060A5 (ja) | ||
US7720139B2 (en) | Equaliser circuit | |
JP4121444B2 (ja) | データ再生装置 | |
WO2001018809A1 (fr) | Dispositif de traitement de signaux reproduits | |
US20050013450A1 (en) | Waveform equalizer | |
JP4189747B2 (ja) | 信号処理装置 | |
US6442198B1 (en) | Method and apparatus for stabilizing a decision feedback equalizer | |
JP2806084B2 (ja) | 自動等化器 | |
JP2003338133A (ja) | 信号処理装置および方法 | |
JP3428355B2 (ja) | 波形等化回路 | |
JP2003347977A (ja) | 等化装置 | |
JP4318028B2 (ja) | 信号処理装置 | |
JP3324496B2 (ja) | 自動等化器 | |
JPS59171307A (ja) | タツプ係数切替方式 | |
JP2004172738A (ja) | 復調方法および装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061025 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081202 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090331 |