JP5817516B2 - 受信回路 - Google Patents
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Description
図1は、第1の実施形態による受信回路の構成例を示す図である。受信回路は、例えば、LSIチップ間の信号伝送あるいは筐体内の複数の回路ブロック間での信号伝送、筐体間での信号伝送に用いられ、高速伝送が可能である。受信回路は、伝送線路を介して、送信回路から2値レベルのデータを入力する。
図11は、第2の実施形態による受信回路の構成例を示す図である。以下、本実施形態が第1の実施形態と異なる点を説明する。補正器105a及び105bは、図1の補正回路105に対応する。補正器105aは、加算器であり、データ選択回路104により選択された入力データに「+d」の補正値を加算することにより補正後の入力データを出力する。補正器105bは、加算器であり、データ選択回路104により選択された入力データに「−d」の補正値を加算することにより補正後の入力データを出力する。
図13は、第3の実施形態による受信回路の構成例を示す図である。以下、本実施形態が第2の実施形態と異なる点を説明する。本実施形態(図13)は、第2の実施形態(図11)に対して、第1の位相検出器106cの代わりに、位相選択回路1301を設けたものである。位相選択回路1301は、記憶部1102に記憶されている過去のデータのレベルに応じて、複数の位相検出器106a,106bにより検出された複数のバウンダリ位相Pbのうちのいずれかのバウンダリ位相を選択して出力する。ループフィルタ109は、位相選択回路1301により選択されたバウンダリ位相Pbを平滑化したバウンダリ位相を出力する。加算器110は、ループフィルタ109により出力されるバウンダリ位相に0.5[UI]を加算し、センタ位相Pcを出力する。
図14は、第4の実施形態による受信回路の構成例を示す図である。以下、本実施形態が第2の実施形態と異なる点を説明する。本実施形態(図14)は、第2の実施形態(図11)に対して、第1の位相検出器106cを削除したものである。ループフィルタ109は、位相検出器106aにより検出されたバウンダリ位相Pbを平滑化したバウンダリ位相を出力する。加算器110は、ループフィルタ109により出力されるバウンダリ位相に0.5[UI]を加算し、センタ位相Pcを出力する。
図15は、第5の実施形態による受信回路の構成例を示す図である。以下、本実施形態が第2の実施形態と異なる点を説明する。本実施形態(図15)は、第2の実施形態(図11)に対して、等化器101の代わりに等化器1501を設け、イネーブル制御回路1503及び最小平均二乗(LMS:Least Mean Square)適応制御回路1502を追加したものである。イネーブル制御回路1503は、センタ位相Pcを基にイネーブル信号をLMS適応制御回路1502に出力する。LMS適用制御回路1502は、イネーブル信号が活性化状態の場合に、等化器1501のタップ係数及び補正値dを演算し、タップ係数を等化器1501に出力する。
102 サンプリング回路
103 アナログデジタル変換器
104 データ選択回路
105 補正回路
106 位相検出回路
107 データ判定回路
108 補正値発生回路
109 ループフィルタ
110 加算器
111 判定帰還型等化器
Claims (7)
- 2値レベルの入力データの1ユニットインターバルのセンタ位相を挟む2個の入力データを選択するデータ選択回路と、
前記データ選択回路により選択された入力データを補正する補正回路と、
前記補正回路により補正された入力データを基に、入力データのレベルが遷移する位相を前記1ユニットインターバルのバウンダリ位相として検出する位相検出回路と、
前記位相検出回路により検出されたバウンダリ位相を基に前記1ユニットインターバルのセンタ位相を演算する演算器と、
前記センタ位相及び前記バウンダリ位相を基に、前記選択及び補正された2個の入力データのうちのいずれかのデータのレベルを判定して出力するデータ判定回路とを有し、
前記データ選択回路は、前記演算器により演算されたセンタ位相を基に前記選択を行い、
前記補正回路は、前記データ判定回路により出力された過去のデータのレベルに応じた補正値を基に前記補正を行うことを特徴とする受信回路。 - 前記演算器は、ローパスフィルタを用いて平滑化された前記センタ位相を出力することを特徴とする請求項1記載の受信回路。
- 前記補正回路は、複数の補正値を基に入力データの補正を行う複数の補正器を有し、
前記位相検出回路は、前記複数の補正器により補正された入力データを基に、入力データのレベルが遷移する位相を前記1ユニットインターバルのバウンダリ位相としてそれぞれ検出する複数の位相検出器を有し、
前記データ判定回路は、前記センタ位相及び前記複数の位相検出器により検出された複数のバウンダリ位相を基に、前記複数の補正器によりそれぞれ補正された2個の入力データのうちのいずれかのデータのレベルをそれぞれ判定して出力する複数のデータ判定器を有し、
さらに、過去のデータのレベルに応じて、前記複数のデータ判定器により出力されたデータのレベルのうちのいずれかのデータのレベルを選択して出力する等化器選択回路を有することを特徴とする請求項1又は2記載の受信回路。 - 前記位相検出回路は、さらに、入力データを基に、入力データのレベルが遷移する位相を前記1ユニットインターバルのバウンダリ位相として検出する第1の位相検出器を有し、
前記演算器は、前記第1の位相検出器により検出されたバウンダリ位相を基に前記センタ位相を演算することを特徴とする請求項3記載の受信回路。 - さらに、前記等化器選択回路により出力される過去のデータのレベルに応じて、前記複数の位相検出器により検出された複数のバウンダリ位相のうちのいずれかのバウンダリ位相を選択して出力する位相選択回路を有し、
前記演算器は、前記位相選択回路により出力されたバウンダリ位相を基に前記センタ位相を演算することを特徴とする請求項3記載の受信回路。 - 前記演算器は、前記複数の位相検出器のうちのいずれか1個により検出されたバウンダリ位相を基に前記センタ位相を演算することを特徴とする請求項3記載の受信回路。
- 前記位相検出回路は、入力データのレベルが特定の傾きで遷移すると仮定して、入力データのレベルが遷移する位相を検出し、
さらに、入力データのレベルが前記特定の傾きで遷移するように入力データの等化処理を行って前記データ選択回路に出力する等化器を有することを特徴とする請求項1又は2記載の受信回路。
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