JP6690708B2 - 等化回路,受信回路および集積回路装置 - Google Patents

等化回路,受信回路および集積回路装置 Download PDF

Info

Publication number
JP6690708B2
JP6690708B2 JP2018523272A JP2018523272A JP6690708B2 JP 6690708 B2 JP6690708 B2 JP 6690708B2 JP 2018523272 A JP2018523272 A JP 2018523272A JP 2018523272 A JP2018523272 A JP 2018523272A JP 6690708 B2 JP6690708 B2 JP 6690708B2
Authority
JP
Japan
Prior art keywords
circuit
equalization
data
signal
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018523272A
Other languages
English (en)
Other versions
JPWO2017221427A1 (ja
Inventor
工藤 真大
真大 工藤
鈴木 大輔
大輔 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Socionext Inc
Original Assignee
Socionext Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Socionext Inc filed Critical Socionext Inc
Publication of JPWO2017221427A1 publication Critical patent/JPWO2017221427A1/ja
Application granted granted Critical
Publication of JP6690708B2 publication Critical patent/JP6690708B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00Baseband systems
    • H04L25/02Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/08Modifications for reducing interference; Modifications for reducing effects due to line faults ; Receiver end arrangements for detecting or overcoming line faults
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04BTRANSMISSION
    • H04B3/00Line transmission systems
    • H04B3/02Details
    • H04B3/04Control of transmission; Equalising
    • H04B3/06Control of transmission; Equalising by the transmitted signal
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00Baseband systems
    • H04L25/02Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006Arrangements for removing intersymbol interference
    • H04L25/03012Arrangements for removing intersymbol interference operating in the time domain
    • H04L25/03019Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception
    • H04L25/03057Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a recursive structure
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00Baseband systems
    • H04L25/02Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03878Line equalisers; line build-out devices
    • H04L25/03885Line equalisers; line build-out devices adaptive
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00Baseband systems
    • H04L25/02Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03891Spatial equalizers
    • H04L25/03949Spatial equalizers equalizer selection or adaptation based on feedback
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00Baseband systems
    • H04L25/02Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006Arrangements for removing intersymbol interference
    • H04L2025/03433Arrangements for removing intersymbol interference characterised by equaliser structure
    • H04L2025/03439Fixed structures
    • H04L2025/03445Time domain
    • H04L2025/03471Tapped delay lines
    • H04L2025/03484Tapped delay lines time-recursive
    • H04L2025/0349Tapped delay lines time-recursive as a feedback filter
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00Baseband systems
    • H04L25/02Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006Arrangements for removing intersymbol interference
    • H04L2025/03592Adaptation methods
    • H04L2025/03598Algorithms
    • H04L2025/03681Control of adaptation
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00Arrangements for synchronising receiver with transmitter
    • H04L7/0054Detection of the synchronisation error by features other than the received signal transition
    • H04L7/0058Detection of the synchronisation error by features other than the received signal transition detection of error based on equalizer tap values

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
  • Dc Digital Transmission (AREA)

Description

この出願で言及する実施形態は、等化回路,受信回路および集積回路装置に関する。
近年、ボード(プリント基板)における集積回路装置(LSI)間の信号伝送、或いは、ネットワークを介したボード間の信号伝送、さらには、匡体やシステム間の信号伝送として、例えば、ギガビットSerDes(Serializer/Deselializer)が利用されている。このSerDesは、例えば、送信側において、低速なパラレルデータを高速なシリアルデータに変換し、信号線を介して受信側に伝送し、受信側において、高速なシリアルデータを低速なパラレルデータに変換して使用する場合等において利用される。
例えば、基板配線や通信ケーブル等の伝送線路を介してシリアル信号を受信する場合、その伝送線路で受ける帯域制限により、符号(シンボル)の周期の長さをもつパルスが時間的に分散される。すなわち、例えば、数GBps(Giga Bit per second)を超えるような高速な信号伝送では、伝送線路の帯域制限により、シンボル周期をもつパルスが時間的に分散され、後続のシンボルに干渉を与える。これは、シンボル間干渉(ISI:Inter Symbol Interference)として知られており、このISIを低減(除去)して信号の伝送(受信)精度を高めるために判定帰還型等化回路(DFE:Decision Feedback Equalizer circuit)が利用されている。
ところで、従来、シンボル間干渉(符号間干渉)の影響を低減して高速な信号伝送を可能とする技術として様々な提案がなされている。
特開2015−192200号公報 国際公開第2015/125282号公報 特開2001−044895号公報
従来、シンボル間干渉の影響を低減して高速な信号伝送を可能とする技術として様々な提案がなされている。しかしながら、例えば、DFEにおけるシンボル間干渉除去ユニットには、遅延の生じる要因が残存しており、近年、求められているさらなるデータレートの高速化には、十分に対応することが困難になってきている。
この出願で言及する実施形態は、シンボル間干渉の影響を低減しつつデータレートを高速化することができる等化回路,受信回路および集積回路装置の提供を目的とする。
一実施形態によれば、加算端子および減算端子を有し、入力信号の加算を行う第1加算回路と、前記第1加算回路の出力信号を所定のしきい値と比較する比較回路と、前記比較回路の出力データを保持するラッチ回路と、第1および第2デジタル/アナログ変換回路と、スイッチ回路と、を有する等化回路が提供される。
前記第1デジタル/アナログ変換回路は、等化係数が正の値のときに前記等化係数の絶対値に対応する第1信号を出力し、前記第2デジタル/アナログ変換回路は、前記等化係数が負の値のときに前記等化係数の絶対値に対応する第2信号を出力する。
前記スイッチ回路は、前記ラッチ回路に保持されたデータに基づいて、前記第1デジタル/アナログ変換回路の出力端子および前記第2デジタル/アナログ変換回路の出力端子と、前記加算端子および前記減算端子の間の接続を切り替える。前記第1デジタル/アナログ変換回路は、前記等化係数が負の値のときに前記等化係数が零である場合に対応する信号を出力し、前記第2デジタル/アナログ変換回路は、前記等化係数が正の値のときに前記等化係数が零である場合に対応する信号を出力する。
開示の等化回路,受信回路および集積回路装置は、シンボル間干渉の影響を低減しつつデータレートを高速化することができるという効果を奏する。
図1は、SerDesを適用した受信回路の一例を示すブロック図である。 図2は、図1に示す受信回路を適用した集積回路装置の一例を示すブロック図である。 図3は、図1に示す受信回路におけるDFEの一例を示すブロック図である。 図4は、図1に示す受信回路におけるDFEの他の例を示すブロック図である。 図5は、図4に示すDFEにおけるシンボル間干渉除去ユニットの一例を示すブロック図である。 図6は、本実施形態のDFEにおけるシンボル間干渉除去ユニットの第1実施例を示すブロック図である。 図7は、本実施形態のDFEにおけるシンボル間干渉除去ユニットの第2実施例を示すブロック図である。 図8は、本実施形態のDFEにおけるシンボル間干渉除去ユニットの第3実施例を示すブロック図である。 図9は、図8に示す第3実施例のシンボル間干渉除去ユニットを適用したDFEの一例を示すブロック図である。
まず、等化回路,受信回路および集積回路装置の実施形態を詳述する前に、図1〜図5を参照して、等化回路,受信回路および集積回路装置の例およびその問題点を説明する。図1は、SerDes(Serializer/Deserializer)を適用した受信回路の一例を示すブロック図である。
図1に示されるように、SerDesを適用した受信回路100は、例えば、伝送線路を介して入力されるシリアル信号(シリアルデータ)RXINを受け取って処理し、パラレルデータRXDATAおよびクロックRXCLKを出力する。 受信回路100は、フロントエンド回路101,論理回路102およびクロック生成回路103を含む。
フロントエンド回路101は、増幅回路111,判定帰還型等化回路(DFE:Decision Feedback Equalizer)112およびデマルチプレクサ(DMUX:Demultiplexer)113を含む。増幅回路111は、入力されたシリアル信号RXINを増幅し、DFE(等化回路)112に出力する。DFE112は、増幅されたシリアル信号(Vin,Vin-p,Vin-n)を受け取って、データの『0』および『1』の判定を行い、そのデータ(Dout)をクロックと共に後段のDMUX113に出力する。
DMUX113は、DFE112からのデータおよびクロックを受け取ってシリアル/パラレル変換を行い、分周した受信クロックRXCLKおよびこの受信クロックRXCLKに同期した受信パラレルデータRXDATAを出力する。また、フロントエンド回路101の出力は、論理回路102のクロックデータリカバリ(CDR:Clock Data Recovery)部121に入力される。
CDR部(CDR論理回路)121は、フロントエンド回路101の出力(受信データ)に基づいてクロックのタイミング制御を行い、クロック生成回路103を介して生成したデータ取り込みクロックを生成して、DFE112に出力する。DFE112は、データ取り込みクロックに基づいて、入力されたシリアル信号を適切なタイミングでサンプリングし、上述したデータの『0』および『1』の判定を行う。ここで、DFE112が等化回路として動作するための制御信号(等化係数K1〜Kn等)は、論理回路102における制御回路122が生成してもよいが、外部から与えることも可能である。
図2は、図1に示す受信回路を適用した集積回路装置の一例を示すブロック図である。図2に示されるように、集積回路装置(半導体チップ)1は、受信回路100,送信回路200および内部回路(ユーザ回路)300を含む。受信回路100は、図1を参照して説明したのと同様のもので、シリアル信号RXINを受け取ってシリアル/パラレル変換し、受信パラレルデータRXDATAおよび受信クロックRXCLKを内部回路300に出力する。送信回路200は、内部回路300からの送信パラレルデータTXDATAおよび送信クロックTXCLKを受け取ってパラレル/シリアル変換し、シリアル信号TXOUTを出力する。
すなわち、受信回路100は、入力された高速(例えば、数十GHz以上)のシリアルデータRXINを、内部回路300が処理可能な低速(例えば、1GHz未満)のパラレルデータRXDATAに変換して伝送線路に出力する。また、送信回路200は、内部回路300からの低速(例えば、1GHz未満)のパラレルデータTXDATAを高速(例えば、数十GHz以上)のシリアルデータTXOUTに変換して伝送線路に出力する。
ここで、集積回路装置は、例えば、同じ基板上に搭載された他の集積回路装置との間で基板配線を介して高速シリアルデータの送受信を行う。若しくは、例えば、集積回路装置が搭載された第1システム(匡体)は、所定の距離(例えば、数cm〜数km)だけ離間され、他の集積回路装置が搭載された第2システムとの間で通信ケーブルを介して高速シリアルデータの送受信を行う。なお、集積回路装置の適用は、これらに限定されるものではないのはもちろんである。
また、図2において、集積回路装置1は、受信回路100および送信回路200と共に、内部回路300を含むようになっているが、例えば、受信回路100および送信回路200を含むI/O(Input/Output)チップとして提供することもできる。また、受信回路100のみ、送信回路200のみ、或いは、複数の受信回路100および送信回路200によるIP(Intellectual Property)マクロとして提供するといった様々な形態も可能である。
ところで、シリアル信号は、例えば、或る集積回路装置1の送信回路200から他の集積回路装置1の受信回路100に伝送される伝送線路(基板配線や通信ケーブル等)で受ける帯域制限により、シンボル(符号)の周期の長さをもつパルスが時間的に分散される。すなわち、高速の信号伝送では、伝送線路の帯域制限により、シンボル周期をもつパルスが時間的に分散され、後続のシンボルに干渉を与える。これは、シンボル間干渉(ISI:Inter Symbol Interference:符号間干渉)として知られている。ここで、ISIを除去(低減)することで信号の伝送(受信)精度を高める機能を持つ回路を等化回路と呼び、前述したDFE112は、等化回路の1つである。
すなわち、ある(現時点の)シンボルに加えられるISIは、それ以前(過去)のシンボル列により決定される。ここで、過去のシンボル列の判定結果を過去のシンボルそれぞれの影響の大きさで重みづけして加算し、それを除去するISIの推定値とし、その推定値を、入力信号から減算して比較回路で判定を行う回路がDFE(判定帰還型等化回路)である。
図3は、図1に示す受信回路におけるDFEの一例を示すブロック図であり、シングルエンドの二値のシリアル信号(例えば、NRZ(Non-Return-to-Zero)信号)を扱うものである。図3に示すDFE20(112)は、現時点のシンボルに対して、過去のn個のシンボル列によるISIの影響を除去(補償)する、nタップ(n−tap)DFEと呼ばれるものである。ここで、nは、1以上の整数であり、等化係数K1〜Knは、例えば、入力シリアル信号Vinが伝送される信号線路の特性等に基づいて、様々な値に設定される。なお、等化係数K1〜Knは、例えば、前述したシリアル信号RXINが伝送される信号線路の特性に基づいて、予め固定の値として決めておくか、または、定期的に信号線路の特性を測定して固定の値として決めておくことができる。或いは、例えば、直前のシンボルを受信するまでの特性をリアルタイムに測定し、係数K1〜Knを動的に決めることも可能である。
図3に示されるように、DFE20は、比較回路22、出力データ(現時点のシンボル)を保持するフリップフロップ23、過去のn個のシンボルを保持するn個のフリップフロップ24-1〜24-n、および、乗算回路25-1〜25-nを含む。さらに、DFE20は、n個の加算回路(summer)21-1〜21-nを含む。ここで、各段において、それぞれのフリップフロップ24-1〜24-nおよび乗算回路25-1〜25-nを含む構成を、シンボル間干渉除去ユニット(ラッチ回路+DAC(デジタル/アナログ変換回路))26とする。従って、nタップDFE20では、シンボル間干渉除去ユニット26がn個含まれることになる。なお、それぞれのシンボル間干渉除去ユニット26におけるフリップフロップ(ラッチ回路)24-1〜24-nは、縦列接続されて過去のn個前までのシンボルのデータを保持するシフトレジスタとして機能する。また、フリップフロップ(ラッチ回路)23は、比較回路22の出力を保持し、外部(例えば、図1におけるDMUX113)にデータDoutとして出力する。
加算回路21-1は、入力信号Vinに対して、n個のシンボル間干渉除去ユニット26による過去のn個のデータによるシンボル間干渉をまとめて加算(推定値EVを減算)し、過去のn個のデータによるシンボル間干渉の影響を除去するためのものである。なお、図3では、それぞれのシンボル間干渉除去ユニット26の出力を、それぞれ前段の加算回路21-2,21-3,…により順番に加算するようになっているが、このような構成に限定されるものではない。
すなわち、図3に示されるように、DFE20において、外部から入力されたシリアル信号Vinから、ISIの推定値EV(n個のシンボル間干渉除去ユニット26による過去のn個のデータによるシンボル間干渉をまとめたもの)が加算回路21-1で減算される。そして、ISIの影響が除去(低減)された加算回路21-1の出力は、比較回路22により標本化および量子化が行われ、フリップフロップ23を介して出力データ(デジタルデータ)Doutとして出力される。なお、図1を参照して説明したように、DFE20(112)の出力データDoutは、後段のDMUX(113)に入力され、シリアル/パラレル変換等が行われる。
さらに、図3に示されるように、比較回路22の出力は、直列接続されたn個のフリップフロップ24-1〜24-nにおける初段のフリップフロップ24-1に入力される。ここで、フリップフロップ24-1〜24-nは、例えば、シンボルを判定するクロック(データ取り込みクロック)に同期してデータを取り込むようになっており、nビットのシフトレジスタを形成している。従って、フリップフロップ24-1〜24-nには、過去nシンボル分のデータが保持されている。すなわち、図3に示すnタップDFE20は、ISI推定に用いるデータの数(過去のシンボル数)がn個で、nユニットインターバル(UI:Unit Interval:ボーレートの逆数で定義される1シンボルの時間)分のISIを除去できるようになっている。
図4は、図1に示す受信回路におけるDFEの他の例を示すブロック図であり、図3に示すシングルエンド信号を扱うDFE20を、差動(相補)信号を扱うDFE30としたものに相当する。すなわち、図4と、上述した図3の比較から明らかなように、図4に示すDFE30(112)も、nタップDFEであり、実質的に同等の構成を有している。
次に、ISIの推定値の計算に関して説明する。まず、NRZ信号の場合、比較回路22(32)の判定結果は『0』または『1』の二値であり、通例、それぞれシリアル信号Vinの電圧がマイナス(−)またはプラス(+)の状態に対応する。この符号としては、例えば、図3に示すシングルエンド信号を扱うDFE20においては、シグナルグラウンドに対する入力信号の符号を考え、また、図4に示す差動信号を扱うDFE30においては、差動信号としての符号を考える。
また、過去のシンボルが現時点のシンボルの判定に及ぼすISIの大きさを見積もるために、nタップDFE20(30)において、過去のデータの影響を表す各係数K1…Knについて、例えば、データ『0』には「−1」、データ『1』には「+1」を対応させる。乗算回路25-1〜25-n(35-1〜35-n)において、入力される係数K1…Knに対して、『0』のデータには「−1」(マイナス)の符号を、『1』のデータには「+1」(プラス)の符号を乗算し、加算回路21-1〜21-n(31-1〜31-n)によりすべて積算する。すなわち、それぞれのシンボル間干渉除去ユニット26(36)の出力は、まとめられて加算回路21-1(31-1)により入力信号Vin(Vin-p,Vin-n)に加算される。なお、乗算回路25-1〜25-n(35-1〜35-n)の出力が電流信号の場合、例えば、電圧信号のような専用の加算回路を設けずに、乗算回路25-1〜25-n(35-1〜35-n)の各出力端子からの出力配線を、加算回路21-1(31-1)の対応する端子への入力配線に物理的に接続させることで、加算回路を構成するようにしてもよい。
このようにして、等化係数K1…Knにより重み付けされた過去のシンボルによるISIを、入力されたシリアル信号Vin(Vin-p,Vin-n)から差し引くことにより、過去のシンボルによるISIの影響を除去(低減)することが可能になる。ここで、加算回路21-1〜21-n(31-1〜31-n)に対する入力は、通常、電流信号または電圧信号であるアナログ信号が用いられ、係数K1,K2,…,Knに基づいてアナログ信号を出力するDAC(乗算回路25-1〜25-n(35-1〜35-n))が用いられる。なお、図4に示すDFE30において、加算回路31-1,31-2,…およびDAC35-1,35-2,…の出力は、差動信号となっており、この差動信号の振幅(信号振幅)は、一対の信号の差分で表現される。すなわち、差動信号の符号の切り替えは、その差動信号を互いに入れ替えることで実現できるため、電子回路では、このような差動信号を適用することも多い。
図5は、図4に示すDFEにおけるシンボル間干渉除去ユニットの一例を示すブロック図である。図5に示されるように、シンボル間干渉除去ユニット5(36)は、ラッチ回路(フリップフロップ)51,DAC(デジタル/アナログ変換回路)52,スイッチ回路53およびエクスクルーシブオア回路(XORゲート)54を含む。なお、以下の説明において、DACとしては電流DACを想定し、アナログ信号としては差動の電流信号(例えば、スイッチ回路の出力は差動の電流出力信号Iout,Ioutx)を想定して説明するが、電圧信号およびシングルエンドの信号を適用することもできる。
フリップフロップ51は、前段のデータDn-1を遅延(および、保持)し、出力データDnとして出力する遅延回路であり、XORゲート54は、出力データDnと等化係数Knの符号情報sign(Kn)の排他的論理和を取って出力する。なお、等化係数Knの符号情報sign(Kn)は、例えば、データ『0』がその符号が正であることを示し、データ『1』がその符号が負であることを示すものとすることができる。電流DAC52は、等化係数Knの絶対値情報mag(Kn)を受け取って対応する信号をスイッチ回路53に出力する。スイッチ回路53は、XORゲート54の出力に基づいて、電流DAC52の出力を選択し、電流出力信号IoutまたはIoutxとして出力する。
このように、図5に示すシンボル間干渉除去ユニット5(36)は、出力データDnと係数Knの符号情報sign(Kn)をXORゲート54で処理することでそれらの符号としての乗算結果を得るようになっている。さらに、係数Knの絶対値情報mag(Kn)を電流信号として出力する電流DAC52の出力は、2つの出力端子のどちらかを選択するスイッチ回路53に接続され、XORゲート54の出力がスイッチ回路53の制御信号として用いられている。スイッチ回路53の2つの出力端子(電流信号Iout,Ioutx)は、例えば、前述した図4の加算回路31-2,31-3,…の加算端子(+)と減算端子(−)に接続される。すなわち、スイッチ回路53は、電流DAC52からの電流信号が加算回路31-2,31-3,…のどちらの端子(+,−)に出力するかを切り替えることで、加算回路31-2,31-3,…に対する電流出力の符号を切り替えるようになっている。
従って、電流信号Ioutは、例えば、他のシンボル間干渉除去ユニット36(5)における電流信号Ioutとまとめられて、加算回路31-1の加算端子(+)に与えられる。同様に、電流信号Ioutxは、例えば、他のシンボル間干渉除去ユニット36における電流信号Ioutxとまとめられて、加算回路31-1の減算端子(−)に与えられる。なお、遅延回路(ラッチ回路)51としては、フリップフロップ(D型フリップフロップ)を例として示したが、同等の機能を持つ回路であれば置き替えることが可能である。
ところで、DFE(判定帰還型等化回路)30は、各シンボル間干渉除去ユニット36の出力(Iout,Ioutx)が加算回路31-1に到達し、入力信号Vin-p,Vin-nから過去のシンボルによるISIの影響を除去(低減)して比較回路32が量子化を行うものである。そのため、比較回路32が過去に判定したデータを保持するラッチ回路51の出力に基づく信号が加算回路31-1(31-2,31-3,…)に到達するまでの遅延は、比較回路32が加算回路31-1の出力を判定するまでの時間(1UI)に収めることが求められる。すなわち、この遅延によって処理可能なデータレートの上限が制限されることになる。
しかしながら、図5に示すシンボル間干渉除去ユニット5(36)において、スイッチ回路53は、出力データDnと係数Knの符号情報sign(Kn)の排他的論理和を取るXORゲート54の出力により制御されている。すなわち、シンボル間干渉除去ユニット5では、データDnが出力されてから電流信号Iout,Ioutxが出力されるまで、XORゲート54の動作遅延が含まれるため、回路の動作速度が制限されることになる。その結果、例えば、数十GBpsといったデータレートの高速な信号伝送に対応することが困難になってきている。
以下、等化回路,受信回路および集積回路装置の実施形態を、添付図面を参照して詳述する。図6は、本実施形態のDFEにおけるシンボル間干渉除去ユニットの第1実施例を示すブロック図である。ここで、図6に示すシンボル間干渉除去ユニット6は、例えば、前述した図4におけるシンボル間干渉除去ユニット36として適用することができる。これは、後述する第2および第3実施例のシンボル間干渉除去ユニット7および8も同様である。
さらに、前述したように、以下の説明でも、DACとしては電流DACを想定し、アナログ信号としては差動の電流信号を想定して説明するが、電圧信号およびシングルエンドの信号を適用してもよいのはいうまでもない。なお、電圧信号を適用する場合には、例えば、各加算回路(31-2,31-3,…)の構成等は、知られている回路構成を適用して実現することができる。また、本実施形態の等化回路,受信回路および集積回路装置は、後述する第1〜第3実施例のシンボル間干渉除去ユニットを適用することにより実現される。
図6に示されるように、シンボル間干渉除去ユニット6(36)は、フリップフロップ(ラッチ回路)61,電流DAC(デジタル/アナログ変換回路)62,63およびスイッチ回路64を含む。フリップフロップ61は、前段のデータDn-1を遅延(および、保持)し、出力データDnとして出力する遅延回路であり、スイッチ回路64は、その出力データDnに基づいて、電流DAC62,63の出力を選択し、電流出力信号IoutまたはIoutxとして出力する。
電流DAC(第1DAC)62は、等化係数Knが零よりも大きい(Kn>0)とき、すなわち、正の値のときには、そのKn(Knの絶対値)を示す情報を受け取り、Knが零以下(Kn≦0)とき、すなわち、零または負の値のときには、係数が零(「0」)であることを示す情報を受け取り、それぞれ対応する電流信号(第1信号)を出力する。一方、電流DAC(第2DAC)63は、等化係数Knが零以上(Kn≧0)とき、すなわち、零または正の値のときには、係数が零(「0」)であることを示す情報を受け取り、Knが零よりも小さい(Kn<0)とき、すなわち、負の値のときには、−Kn(Knの絶対値)を示す情報を受け取り、それぞれ対応する電流信号(第2信号)を出力する。このように、2つの電流DAC62,63は、等化係数Knの符号に応じて一方の電流DACのみにKnの絶対値情報が与えられ、他方の電流DACには、等化係数が零(「0」)であることを示す情報が与えられるようになっている。
スイッチ回路64は、電流DAC62および63の出力(第1信号および第2信号)を受け取り、フリップフロップ61の出力(Dn)に基づいて、電流出力信号IoutおよびIoutxとして出力する信号を選択する。ここで、スイッチ回路64の2つの出力端子(電流信号Iout,Ioutx)は、例えば、前述した図4の加算回路31-2,31-3,…の加算端子(+)と減算端子(−)に接続される。すなわち、スイッチ回路64は、電流DAC62および63からの電流信号を加算回路31-2,31-3,…のどちらの端子(+,−)に出力するかを切り替えるようになっている。
従って、電流信号Ioutは、例えば、他のシンボル間干渉除去ユニット36(6)における電流信号Ioutとまとめられて、加算回路31-1の加算端子(+)に与えられる。同様に、電流信号Ioutxは、例えば、他のシンボル間干渉除去ユニット36における電流信号Ioutxとまとめられて、加算回路31-1の減算端子(−)に与えられる。なお、遅延回路(ラッチ回路)61としては、フリップフロップを例として示したが、同等の機能を持つ回路であれば置き替えることが可能である。
ここで、電流DAC62,63は、例えば、予め決められた係数Knの符号情報sign(Kn)に対して所定の電流値(電流信号)を出力することになり、また、スイッチ回路64は、フリップフロップ61の出力(Dn)により直接制御される。これにより、例えば、前述した図5のシンボル間干渉除去ユニット5におけるXORゲート54による遅延を省くことができ、回路動作の高速化(データレートの高速化)を図ることが可能になる。ただし、本第1実施例のシンボル間干渉除去ユニット6では、出力データDnにより2つの信号選択を行うため、図6におけるスイッチ回路の回路規模は、例えば、図5におけるスイッチ回路53の2倍になり、その分、消費電力が増大することになるが、実用上、問題とはならないと考えられる。
図7は、本実施形態のDFEにおけるシンボル間干渉除去ユニットの第2実施例を示すブロック図である。図7に示されるように、シンボル間干渉除去ユニット7(36)は、フリップフロップ71,電流DAC72およびスイッチ回路73,74を含む。フリップフロップ71は、上述した第1実施例におけるフリップフロップ61と同様のものであり、出力データDnは、スイッチ回路(第1スイッチ回路)73を制御する。なお、第2スイッチ回路74は、等化係数Knの符号情報sign(Kn)に基づいて制御される。
電流DAC72は、等化係数Knの絶対値情報mag(Kn)を受け取って、対応する電流信号(第3信号)を出力する。第1スイッチ回路73は、フリップフロップ71からの出力データDnに基づいて制御され、その出力は、第2スイッチ回路74に入力される。第2スイッチ回路74は、等化係数Knの符号情報sign(Kn)に基づいて、第1スイッチ回路73の出力を選択し、電流出力信号IoutまたはIoutxとして出力する。
本第2実施例のシンボル間干渉除去ユニット7においても、電流DAC72は、例えば、予め決められた係数Knの絶対値情報mag(Kn)に対して所定の電流信号を出力する。さらに、第1スイッチ回路73は、フリップフロップ71からの出力データDnにより直接制御され、また、第2スイッチ回路74は、予め決められた係数Knの符号情報sign(Kn)により制御される。これにより、上述した第1実施例と同様に、例えば、前述した図5のシンボル間干渉除去ユニット5におけるXORゲート54による遅延を省くことができ、回路動作の高速化を図ることが可能になる。ただし、本第2実施例のシンボル間干渉除去ユニット7では、電流DAC72を選択するスイッチ回路が2段直列に入るため、電流DAC72の出力レベルの低減および出力速度の低下が生じることになるが、これも、実用上、問題とはならないと考えられる。
図8は、本実施形態のDFEにおけるシンボル間干渉除去ユニットの第3実施例を示すブロック図である。図8に示されるように、シンボル間干渉除去ユニット8(36)は、フリップフロップ81,電流DAC82,スイッチ回路83およびXORゲート84,85を含む。XORゲート(第2エクスクルーシブオア回路)85は、現時点のシンボル(データDn)に対する等化係数の符号情報sign(Kn)と、その1つ前のシンボル(Dn-1)に対する等化係数の符号情報sign(Kn-1)を受け取り、それらの排他的論理和を取る。XORゲート(第1エクスクルーシブオア回路)84は、XORゲート85の出力(第2の値)と、1つ前のシンボルのデータDn-1とその等化係数Kn-1の符号情報sign(Kn-1)を乗算した値(第1の値)の排他的論理和を取る。
すなわち、XORゲート84は、比較回路32の出力における1つ前のシンボルのデータとその等化係数の符号情報を乗算した第1の値(sign(Kn-1)×Dn-1)と、XORゲート85からの第2の値の排他的論理和を取って、フリップフロップ81に出力する。ここで、XORゲート85は、例えば、予め決められた係数Knの符号情報sign(Kn)と係数Kn-1の符号情報sign(Kn-1)の排他的論理和を取ることになるため、遅延を生じることはない。また、このXORゲート85は、シンボル間干渉除去ユニット8に内蔵せずに、外部で予め排他的論理和の処理を行い、その処理された値(第2の値)をXORゲート84に入力するようにしてもよい。さらに、XORゲート84に入力される第1の値(sign(Kn-1)×Dn-1)は、1つ前のシンボルに関するものであるため、XORゲート85と同様に、XORゲート84による遅延は生じない。
フリップフロップ81は、入力された信号(XORゲート84の出力)を受け取って遅延(および、保持)し、sign(Kn)×Dnを出力する。すなわち、本第3実施例では、前述した第1および第2実施例とは異なり、フリップフロップ(遅延回路)81には、1つ前のシンボルのデータDn-1ではなく、上述したような処理を行ったXORゲート84の出力が入力される。そして、スイッチ回路83は、フリップフロップ81の出力(sign(Kn)×Dn)に基づいて、電流DAC82の出力(第4信号)を選択し、電流出力信号IoutまたはIoutxとして出力する。
このように、本第3実施例においても、スイッチ回路83は、フリップフロップ81の出力により直接制御され、前述した図5のシンボル間干渉除去ユニット5におけるXORゲート54による遅延を無くすことができる。なお、上述したように、本第3実施例のシンボル間干渉除去ユニット8では、例えば、2つのXORゲート84,85が使用されるが、これらは、回路動作に遅延を与えることがない。なお、本第3実施例では、スイッチ回路83は、2つの出力端子(Iout,Ioutx)のどちらかを選択するだけなので、例えば、第1実施例における消費電力の増大等の問題も生じることがない。
図9は、図8に示す第3実施例のシンボル間干渉除去ユニットを適用したDFEの一例を示すブロック図であり、前述した図4に示すDFE30(112)のシンボル間干渉除去ユニット36として、図8に示すシンボル間干渉除去ユニット8を適用したものである。図9に示されるように、それぞれのシンボル間干渉除去ユニット36(8)において、電流DAC82,XORゲート84および85に入力される信号、並びに、スイッチ回路83の制御信号は、対応するシンボルに応じて順にシフトしている。また、図9では、DAC82を電流DACとし、それぞれのシンボル間干渉除去ユニット36(8)からの差動の電流出力信号Iout,Ioutxは、それぞれのシンボル間干渉除去ユニット36(8)のスイッチ回路83の各出力端子(Iout,Ioutx)からの出力配線を、加算回路31-1の加算端子(+)および減算端子(−)の対応する端子への入力配線に、物理的に接続させる回路構成により、まとめて加算回路31-1の加算端子(+)および減算端子(−)に与えられるようになっている。すなわち、図9において、上述した物理的接続の回路構成は、加算回路として機能する。なお、前述したように、各実施例1〜3は、例えば、図3に示すようなシングルエンドの信号を扱うDFE20、或いは、電圧信号を用いてSISを補償するDFE等に対しても適用可能なのはいうまでもない。
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではない。また、明細書のそのような記載は、発明の利点および欠点を示すものでもない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
(付記1)
加算端子および減算端子を有し、入力信号の加算を行う第1加算回路と、
前記第1加算回路の出力信号を比較する比較回路と、
前記比較回路の出力データを保持するラッチ回路と、
等化係数が正の値のときに前記等化係数の絶対値に対応する第1信号を出力する第1デジタル/アナログ変換回路と、
前記等化係数が負の値のときに前記等化係数の絶対値に対応する第2信号を出力する第2デジタル/アナログ変換回路と、
前記ラッチ回路に保持されたデータに基づいて、前記第1デジタル/アナログ変換回路の出力端子および前記第2デジタル/アナログ変換回路の出力端子と、前記加算端子および前記減算端子の間の接続を切り替えるスイッチ回路と、を有する
ことを特徴とする等化回路。
(付記2)
前記第1デジタル/アナログ変換回路は、前記等化係数が負の値のときに前記等化係数が零である場合に対応する信号を出力し、
前記第2デジタル/アナログ変換回路は、前記等化係数が正の値のときに前記等化係数が零である場合に対応する信号を出力する
ことを特徴とする付記1に記載の等化回路。
(付記3)
さらに、
前記比較回路の出力データを保持して外部に出力する出力ラッチ回路を有する、
ことを特徴とする付記1または付記2に記載の等化回路。
(付記4)
前記第1信号および前記第2信号は、第1電流信号および第2電流信号であり、
前記第1デジタル/アナログ変換回路および前記第2デジタル/アナログ変換回路は、第1電流DACおよび第2電流DACである、
ことを特徴とする付記1乃至付記3のいずれか1項に記載の等化回路。
(付記5)
前記入力信号は、差動のシリアル信号である、
ことを特徴とする付記1乃至付記4のいずれか1項に記載の等化回路。
(付記6)
前記等化回路は、nを2以上の整数として、過去のn個のデータによるシンボル間干渉を除去するためのn個のシンボル間干渉除去ユニットを含み、
それぞれの前記シンボル間干渉除去ユニットは、前記ラッチ回路、前記第1デジタル/アナログ変換回路、前記第2デジタル/アナログ変換回路、および、前記スイッチ回路を含み、
前記n個の前記シンボル間干渉除去ユニットにおける前記ラッチ回路は、縦列接続されて過去のn個前までのシンボルのデータを保持するシフトレジスタを形成する、
ことを特徴とする付記1乃至付記5のいずれか1項に記載の等化回路。
(付記7)
さらに、
前記n個のシンボル間干渉除去ユニットにおける前記スイッチ回路の出力を加算する第2加算回路を有し、
前記第1加算回路は、前記入力信号に前記第2加算回路の出力を加算する、
ことを特徴とする付記6に記載の等化回路。
(付記8)
それぞれの前記シンボル間干渉除去ユニットにおける前記等化係数は、前記入力信号が伝送される信号伝送路の特性に基づいて決められる、
ことを特徴とする付記6または付記7に記載の等化回路。
(付記9)
付記1乃至付記8のいずれか1項に記載の等化回路と、
前記等化回路の出力データを受け取ってシリアル/パラレル変換し、受信パラレルデータを受信クロックと共に出力するデマルチプレクサと、
前記デマルチプレクサの出力に基づいて、前記等化回路で使用するデータ取り込みクロックを生成するデータ取り込みクロック生成回路と、を有する、
ことを特徴とする受信回路。
(付記10)
さらに、
受信信号を受け取って増幅し、増幅された前記入力信号を前記等化回路に出力する増幅回路と、
前記等化回路で使用する前記等化係数の情報を前記等化回路に供給する制御回路と、を有する、
ことを特徴とする付記9に記載の受信回路。
(付記11)
付記9または付記10に記載の受信回路と、
前記受信回路から前記受信パラレルデータおよび前記受信クロックを受け取って処理を行う内部回路と、
前記内部回路から送信パラレルデータおよび送信クロックを受け取ってパラレル/シリアル変換し、シリアル変換された送信信号を出力する送信回路と、を有する、
ことを特徴とする集積回路装置。
(付記12)
加算端子および減算端子を有し、入力信号の加算を行う第1加算回路と、
前記第1加算回路の出力信号を比較する比較回路と、
前記比較回路の出力データを保持するラッチ回路と、
等化係数の絶対値に対応する第3信号を出力するデジタル/アナログ変換回路と、
前記ラッチ回路に保持されたデータおよび前記等化係数の符号情報に基づいて、前記デジタル/アナログ変換回路の出力端子と、前記加算端子および前記減算端子の間の接続を切り替えるスイッチ回路と、を有する
ことを特徴とする等化回路。
(付記13)
前記スイッチ回路は、
前記ラッチ回路に保持されたデータに基づいて、前記デジタル/アナログ変換回路の出力端子と、自身の出力端子の間の接続を切り替える第1スイッチ回路と、
前記等化係数の符号情報に基づいて、前記第1スイッチ回路の出力端子と、前記加算端子および前記減算端子の間の接続を切り替える第2スイッチ回路と、を有する、
ことを特徴とする付記12に記載の等化回路。
(付記14)
さらに、
前記比較回路の出力データを保持して外部に出力する出力ラッチ回路を有する、
ことを特徴とする付記12または付記13に記載の等化回路。
(付記15)
前記第3信号は、第3電流信号であり、
前記デジタル/アナログ変換回路は、電流DACである、
ことを特徴とする付記12乃至付記14のいずれか1項に記載の等化回路。
(付記16)
前記入力信号は、差動のシリアル信号である、
ことを特徴とする付記12乃至付記15のいずれか1項に記載の等化回路。
(付記17)
前記等化回路は、nを2以上の整数として、過去のn個のデータによるシンボル間干渉を除去するためのn個のシンボル間干渉除去ユニットを含み、
それぞれの前記シンボル間干渉除去ユニットは、前記ラッチ回路、前記デジタル/アナログ変換回路、および、前記スイッチ回路を含み、
前記n個のシンボル間干渉除去ユニットにおける前記ラッチ回路は、縦列接続されて過去のn個前までのシンボルのデータを保持するシフトレジスタを形成する、
ことを特徴とする付記12乃至付記16のいずれか1項に記載の等化回路。
(付記18)
さらに、
前記n個のシンボル間干渉除去ユニットにおける前記スイッチ回路の出力を加算する第2加算回路を有し、
前記第1加算回路は、前記入力信号に前記第2加算回路の出力を加算する、
ことを特徴とする付記17に記載の等化回路。
(付記19)
それぞれの前記シンボル間干渉除去ユニットにおける前記等化係数は、前記入力信号が伝送される信号伝送路の特性に基づいて決められる、
ことを特徴とする付記17または付記18に記載の等化回路。
(付記20)
付記12乃至付記19のいずれか1項に記載の等化回路と、
前記等化回路の出力データを受け取ってシリアル/パラレル変換し、受信パラレルデータを受信クロックと共に出力するデマルチプレクサと、
前記デマルチプレクサの出力に基づいて、前記等化回路で使用するデータ取り込みクロックを生成するデータ取り込みクロック生成回路と、を有する、
ことを特徴とする受信回路。
(付記21)
さらに、
受信信号を受け取って増幅し、増幅された前記入力信号を前記等化回路に出力する増幅回路と、
前記等化回路で使用する前記等化係数の情報を前記等化回路に供給する制御回路と、を有する、
ことを特徴とする付記20に記載の受信回路。
(付記22)
付記20または付記21に記載の受信回路と、
前記受信回路から前記受信パラレルデータおよび前記受信クロックを受け取って処理を行う内部回路と、
前記内部回路から送信パラレルデータおよび送信クロックを受け取ってパラレル/シリアル変換し、シリアル変換された送信信号を出力する送信回路と、を有する、
ことを特徴とする集積回路装置。
(付記23)
加算端子および減算端子を有し、入力信号の加算を行う第1加算回路と、
前記第1加算回路の出力信号を比較する比較回路と、
前記比較回路の出力データに基づく第1の値を保持するラッチ回路と、
等化係数の絶対値に対応する第4信号を出力するデジタル/アナログ変換回路と、
前記ラッチ回路に保持されたデータに基づいて、前記デジタル/アナログ変換回路の出力端子と、前記加算端子および前記減算端子の間の接続を切り替えるスイッチ回路と、を有し、
前記第1の値は、前記比較回路の出力データと、前記等化係数の符号情報を乗算した値である
ことを特徴とする等化回路。
(付記24)
前記等化回路は、nを2以上の整数として、過去のn個のデータによるシンボル間干渉を除去するためのn個のシンボル間干渉除去ユニットを含み、
それぞれの前記シンボル間干渉除去ユニットは、前記ラッチ回路、前記デジタル/アナログ変換回路、および、前記スイッチ回路を含み、
前記n個のシンボル間干渉除去ユニットにおける前記ラッチ回路は、縦列接続されて過去のn個前までのシンボルのデータを保持するシフトレジスタを形成する、
ことを特徴とする付記23に記載の等化回路。
(付記25)
それぞれの前記シンボル間干渉除去ユニットは、さらに、
前記比較回路の出力データの1つである、1つ前のシンボルのデータと前記1つ前のシンボルに対する等化係数の符号情報を乗算した第2の値と、現時点のシンボルに対する等化係数の符号情報と前記1つ前のシンボルに対する等化係数の符号情報の排他的論理和である第3の値との排他的論理和を取って前記第1の値を出力する第1エクスクルーシブオア回路を有し、
それぞれの前記シンボル間干渉除去ユニットにおいて、
前記ラッチ回路は、前記第1エクスクルーシブオア回路によって出力される前記第1の値を保持し、
前記デジタル/アナログ変換回路は、前記現時点のシンボルに対する等化係数の絶対値情報に対応する前記第4信号を出力する、
ことを特徴とする付記24に記載の等化回路。
(付記26)
さらに、
前記第3の値を出力する第2エクスクルーシブオア回路を有する、
ことを特徴とする付記25に記載の等化回路。
(付記27)
さらに、
前記n個のシンボル間干渉除去ユニットにおける前記スイッチ回路の出力を加算する第2加算回路を有し、
前記第1加算回路は、前記入力信号に前記第2加算回路の出力を加算する、
ことを特徴とする付記24乃至付記26のいずれか1項に記載の等化回路。
(付記28)
それぞれの前記シンボル間干渉除去ユニットにおける前記等化係数は、前記入力信号が伝送される信号伝送路の特性に基づいて決められる、
ことを特徴とする付記24乃至付記27のいずれか1項に記載の等化回路。
(付記29)
さらに、
前記比較回路の出力データを保持して外部に出力する出力ラッチ回路を有する、
ことを特徴とする付記23乃至付記28のいずれか1項に記載の等化回路。
(付記30)
前記第4信号は、第4電流信号であり、
前記デジタル/アナログ変換回路は、電流DACである、
ことを特徴とする付記23乃至付記29のいずれか1項に記載の等化回路。
(付記31)
前記入力信号は、差動のシリアル信号である、
ことを特徴とする付記23乃至付記30のいずれか1項に記載の等化回路。
(付記32)
付記23乃至付記31のいずれか1項に記載の等化回路と、
前記等化回路の出力データを受け取ってシリアル/パラレル変換し、受信パラレルデータを受信クロックと共に出力するデマルチプレクサと、
前記デマルチプレクサの出力に基づいて、前記等化回路で使用するデータ取り込みクロックを生成するデータ取り込みクロック生成回路と、を有する、
ことを特徴とする受信回路。
(付記33)
さらに、
受信信号を受け取って増幅し、増幅された前記入力信号を前記等化回路に出力する増幅回路と、
前記等化回路で使用する前記等化係数の情報を前記等化回路に供給する制御回路と、を有する、
ことを特徴とする付記32に記載の受信回路。
(付記34)
付記32または付記33に記載の受信回路と、
前記受信回路から前記受信パラレルデータおよび前記受信クロックを受け取って処理を行う内部回路と、
前記内部回路からの送信パラレルデータおよび送信クロックを受け取ってパラレル/シリアル変換し、シリアル変換された送信信号を出力する送信回路と、を有する、
ことを特徴とする集積回路装置。
1 集積回路装置(半導体チップ)
21-1,21-2,…,31-1,31-2,… 加算回路
22,32 比較回路
23,24-1〜24-n,33,34-1〜34-n,51,61,71,81 ラッチ回路(フリップフロップ)
25-1〜25-n,35-1〜35-n 乗算回路
26,36 シンボル間干渉除去ユニット
52,62,63,72,82 DAC(デジタル/アナログ変換回路:電流DAC)
53,64,73,74,83 スイッチ
54,84,85 エクスクルーシブオア回路(排他的論理和回路:XORゲート)
100 受信回路
101 フロントエンド回路
102 論理回路
103 クロック生成回路
111 増幅回路
112 等化回路(判定帰還型等化回路:DFE)
113 デマルチプレクサ(DMUX)
121 クロックデータリカバリ(CDR)部
122 制御回路
200 送信回路
300 内部回路(ユーザ回路)

Claims (15)

  1. 加算端子および減算端子を有し、入力信号の加算を行う第1加算回路と、
    前記第1加算回路の出力信号を所定のしきい値と比較する比較回路と、
    前記比較回路の出力データを保持するラッチ回路と、
    等化係数が正の値のときに前記等化係数の絶対値に対応する第1信号を出力する第1デジタル/アナログ変換回路と、
    前記等化係数が負の値のときに前記等化係数の絶対値に対応する第2信号を出力する第2デジタル/アナログ変換回路と、
    前記ラッチ回路に保持されたデータに基づいて、前記第1デジタル/アナログ変換回路の出力端子および前記第2デジタル/アナログ変換回路の出力端子と、前記加算端子および前記減算端子の間の接続を切り替えるスイッチ回路と、を有し、
    前記第1デジタル/アナログ変換回路は、前記等化係数が負の値のときに前記等化係数が零である場合に対応する信号を出力し、
    前記第2デジタル/アナログ変換回路は、前記等化係数が正の値のときに前記等化係数が零である場合に対応する信号を出力する
    ことを特徴とする等化回路。
  2. 前記第1信号および前記第2信号は、第1電流信号および第2電流信号であり、
    前記第1デジタル/アナログ変換回路および前記第2デジタル/アナログ変換回路は、第1電流DACおよび第2電流DACである、
    ことを特徴とする請求項1に記載の等化回路。
  3. 前記等化回路は、nを2以上の整数として、過去のn個のデータによるシンボル間干渉を除去するためのn個のシンボル間干渉除去ユニットを含み、
    それぞれの前記シンボル間干渉除去ユニットは、前記ラッチ回路、前記第1デジタル/アナログ変換回路、前記第2デジタル/アナログ変換回路、および、前記スイッチ回路を含み、
    前記n個の前記シンボル間干渉除去ユニットにおける前記ラッチ回路は、縦列接続されて過去のn個前までのシンボルのデータを保持するシフトレジスタを形成する、
    ことを特徴とする請求項1または請求項2に記載の等化回路。
  4. 請求項1乃至請求項のいずれか1項に記載の等化回路と、
    前記等化回路の出力データを受け取ってシリアル/パラレル変換し、受信パラレルデータを受信クロックと共に出力するデマルチプレクサと、
    前記デマルチプレクサの出力に基づいて、前記等化回路で使用するデータ取り込みクロックを生成するデータ取り込みクロック生成回路と、を有する、
    ことを特徴とする受信回路。
  5. 請求項に記載の受信回路と、
    前記受信回路から前記受信パラレルデータおよび前記受信クロックを受け取って処理を行う内部回路と、
    前記内部回路から送信パラレルデータおよび送信クロックを受け取ってパラレル/シリアル変換し、シリアル変換された送信信号を出力する送信回路と、を有する、
    ことを特徴とする集積回路装置。
  6. 加算端子および減算端子を有し、入力信号の加算を行う第1加算回路と、
    前記第1加算回路の出力信号を所定のしきい値と比較する比較回路と、
    前記比較回路の出力データを保持するラッチ回路と、
    等化係数の絶対値に対応する第3信号を出力するデジタル/アナログ変換回路と、
    前記ラッチ回路に保持されたデータおよび前記等化係数の符号情報に基づいて、前記デジタル/アナログ変換回路の出力端子と、前記加算端子および前記減算端子の間の接続を切り替えるスイッチ回路と、を有し、
    前記スイッチ回路は、
    前記ラッチ回路に保持されたデータに基づいて、前記デジタル/アナログ変換回路の出力端子と、自身の出力端子の間の接続を切り替える第1スイッチ回路と、
    前記等化係数の符号情報に基づいて、前記第1スイッチ回路の出力端子と、前記加算端子および前記減算端子の間の接続を切り替える第2スイッチ回路と、を有する
    ことを特徴とする等化回路。
  7. 前記第3信号は、第3電流信号であり、
    前記デジタル/アナログ変換回路は、電流DACである、
    ことを特徴とする請求項6に記載の等化回路。
  8. 前記等化回路は、nを2以上の整数として、過去のn個のデータによるシンボル間干渉を除去するためのn個のシンボル間干渉除去ユニットを含み、
    それぞれの前記シンボル間干渉除去ユニットは、前記ラッチ回路、前記デジタル/アナログ変換回路、および、前記スイッチ回路を含み、
    前記n個のシンボル間干渉除去ユニットにおける前記ラッチ回路は、縦列接続されて過去のn個前までのシンボルのデータを保持するシフトレジスタを形成する、
    ことを特徴とする請求項6または請求項7に記載の等化回路。
  9. 請求項乃至請求項のいずれか1項に記載の等化回路と、
    前記等化回路の出力データを受け取ってシリアル/パラレル変換し、受信パラレルデータを受信クロックと共に出力するデマルチプレクサと、
    前記デマルチプレクサの出力に基づいて、前記等化回路で使用するデータ取り込みクロックを生成するデータ取り込みクロック生成回路と、を有する、
    ことを特徴とする受信回路。
  10. 請求項に記載の受信回路と、
    前記受信回路から前記受信パラレルデータおよび前記受信クロックを受け取って処理を行う内部回路と、
    前記内部回路から送信パラレルデータおよび送信クロックを受け取ってパラレル/シリアル変換し、シリアル変換された送信信号を出力する送信回路と、を有する、
    ことを特徴とする集積回路装置。
  11. 加算端子および減算端子を有し、入力信号の加算を行う第1加算回路と、
    前記第1加算回路の出力信号を所定のしきい値と比較する比較回路と、
    前記比較回路の出力データに基づく第1の値を保持するラッチ回路と、
    等化係数の絶対値に対応する第4信号を出力するデジタル/アナログ変換回路と、
    前記ラッチ回路に保持されたデータに基づいて、前記デジタル/アナログ変換回路の出力端子と、前記加算端子および前記減算端子の間の接続を切り替えるスイッチ回路と、を有し、
    前記第1の値は、前記比較回路の出力データと、前記等化係数の符号情報を乗算した値である
    ことを特徴とする等化回路。
  12. 前記等化回路は、nを2以上の整数として、過去のn個のデータによるシンボル間干渉を除去するためのn個のシンボル間干渉除去ユニットを含み、
    それぞれの前記シンボル間干渉除去ユニットは、前記ラッチ回路、前記デジタル/アナログ変換回路、および、前記スイッチ回路を含み、
    前記n個のシンボル間干渉除去ユニットにおける前記ラッチ回路は、縦列接続されて過去のn個前までのシンボルのデータを保持するシフトレジスタを形成する、
    ことを特徴とする請求項11に記載の等化回路。
  13. 前記第4信号は、第4電流信号であり、
    前記デジタル/アナログ変換回路は、電流DACである、
    ことを特徴とする請求項11または請求項12に記載の等化回路。
  14. 請求項11乃至請求項13のいずれか1項に記載の等化回路と、
    前記等化回路の出力データを受け取ってシリアル/パラレル変換し、受信パラレルデータを受信クロックと共に出力するデマルチプレクサと、
    前記デマルチプレクサの出力に基づいて、前記等化回路で使用するデータ取り込みクロックを生成するデータ取り込みクロック生成回路と、を有する、
    ことを特徴とする受信回路。
  15. 請求項14に記載の受信回路と、
    前記受信回路から前記受信パラレルデータおよび前記受信クロックを受け取って処理を行う内部回路と、
    前記内部回路からの送信パラレルデータおよび送信クロックを受け取ってパラレル/シリアル変換し、シリアル変換された送信信号を出力する送信回路と、を有する、
    ことを特徴とする集積回路装置。
JP2018523272A 2016-06-24 2016-06-24 等化回路,受信回路および集積回路装置 Active JP6690708B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2016/068926 WO2017221427A1 (ja) 2016-06-24 2016-06-24 等化回路,受信回路および集積回路装置

Publications (2)

Publication Number Publication Date
JPWO2017221427A1 JPWO2017221427A1 (ja) 2019-04-18
JP6690708B2 true JP6690708B2 (ja) 2020-04-28

Family

ID=60784399

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018523272A Active JP6690708B2 (ja) 2016-06-24 2016-06-24 等化回路,受信回路および集積回路装置

Country Status (5)

Country Link
US (1) US10476710B2 (ja)
EP (1) EP3477869B1 (ja)
JP (1) JP6690708B2 (ja)
CN (1) CN109328434B (ja)
WO (1) WO2017221427A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11005492B2 (en) * 2018-12-31 2021-05-11 Tektronix, Inc. Dual output signal paths for signal source channels to optimize for bandwidth and amplitude range
CN117334230A (zh) * 2022-06-23 2024-01-02 长鑫存储技术有限公司 数据接收电路、数据接收系统以及存储装置
CN118410747A (zh) * 2024-07-04 2024-07-30 山东云海国创云计算装备产业创新中心有限公司 一种信号均衡电路、接口、片上系统以及服务器

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001044895A (ja) 1999-06-29 2001-02-16 3 Com Technol 判定フィードバックエンコーダおよび受信機
EP1145475A1 (en) * 1999-10-21 2001-10-17 Koninklijke Philips Electronics N.V. An adaptive digital beamforming receiver to improve signal reception
US6993107B2 (en) * 2001-01-16 2006-01-31 International Business Machines Corporation Analog unidirectional serial link architecture
US7433401B1 (en) * 2003-05-22 2008-10-07 Marvell International Ltd. Mixed-mode signal processor architecture and device
US7233164B2 (en) 2003-12-17 2007-06-19 Rambus Inc. Offset cancellation in a multi-level signaling system
DE09165754T1 (de) * 2003-12-17 2014-07-03 Rambus Inc. Schnelles Signalisierungssystem mit adaptiver Vorverzerrung, Auslöschung von Reflexionen und Unterdrückung von Gleichspannungsversätzen
JP5072199B2 (ja) * 2005-06-23 2012-11-14 株式会社東芝 デジタル変調信号受信装置及びその受信方法
CN1937600A (zh) * 2005-09-05 2007-03-28 冲电气工业株式会社 均衡器和均衡方法
JP4956840B2 (ja) * 2008-03-14 2012-06-20 日本電気株式会社 判定帰還等化装置及び方法
US8134885B2 (en) * 2009-11-24 2012-03-13 Bae Systems Information And Electronic Systems Integration Inc. High-speed compression architecture for memory
US9806917B2 (en) * 2014-02-21 2017-10-31 Hitachi, Ltd. Electric signal transmission apparatus
JP2015192200A (ja) * 2014-03-27 2015-11-02 富士通株式会社 受信回路

Also Published As

Publication number Publication date
US20190109738A1 (en) 2019-04-11
EP3477869A1 (en) 2019-05-01
EP3477869B1 (en) 2020-11-04
CN109328434A (zh) 2019-02-12
WO2017221427A1 (ja) 2017-12-28
JPWO2017221427A1 (ja) 2019-04-18
EP3477869A4 (en) 2019-11-13
US10476710B2 (en) 2019-11-12
CN109328434B (zh) 2021-07-30

Similar Documents

Publication Publication Date Title
US7388908B2 (en) High-speed adaptive interconnect architecture with nonlinear error functions
CN108781195B (zh) 用于提供高速均衡的方法和装置
US20140056346A1 (en) High-speed parallel decision feedback equalizer
US8301036B2 (en) High-speed adaptive decision feedback equalizer
CN103081422B (zh) 用于判决反馈均衡器的自适应电路和方法
US10476710B2 (en) Equalizer circuit, receiver circuit, and integrated circuit device
CN109845204B (zh) 信号处理装置、信号处理方法和程序
TWI828540B (zh) 用於位元位準模式重計時器之相位內插器電路系統
JP2015220492A (ja) 判定帰還型等化器
US11675732B2 (en) Multiphase data receiver with distributed DFE
JP5817516B2 (ja) 受信回路
Shafik et al. A 10 Gb/s hybrid ADC-based receiver with embedded analog and per-symbol dynamically enabled digital equalization
CN113796016B (zh) 符号判定装置和符号判定方法
CN111541633B (zh) 使用间隔间定时误差估计的改进的时钟恢复
JP4764814B2 (ja) 波形等化係数調整方法および回路、レシーバ回路、ならびに伝送装置
CN111566953B (zh) 符号判定装置和符号判定方法
US11876648B2 (en) DFE implementation for wireline applications
US6765958B1 (en) High-speed adaptive interconnect architecture
Hoyos et al. Mixed-signal equalization architectures for printed circuit board channels
KR101775834B1 (ko) 디지털 이퀄라이저 및 디지털 이퀄라이징 방법
US11347476B2 (en) Digital filtering using combined approximate summation of partial products
Li et al. Sign3‐LMS data‐transition decision feedback equaliser
WO2017037836A1 (ja) 信号伝送装置および信号伝送システム
JP2011217343A (ja) 受信回路
JP2014230168A (ja) 送信システム

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181122

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190522

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200121

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200302

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200310

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200323

R150 Certificate of patent or registration of utility model

Ref document number: 6690708

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150