JP6690708B2 - 等化回路，受信回路および集積回路装置 - Google Patents

等化回路，受信回路および集積回路装置 Download PDF

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Description

この出願で言及する実施形態は、等化回路，受信回路および集積回路装置に関する。
近年、ボード(プリント基板)における集積回路装置(ＬＳＩ)間の信号伝送、或いは、ネットワークを介したボード間の信号伝送、さらには、匡体やシステム間の信号伝送として、例えば、ギガビットＳｅｒＤｅｓ(Serializer/Deselializer)が利用されている。このＳｅｒＤｅｓは、例えば、送信側において、低速なパラレルデータを高速なシリアルデータに変換し、信号線を介して受信側に伝送し、受信側において、高速なシリアルデータを低速なパラレルデータに変換して使用する場合等において利用される。
例えば、基板配線や通信ケーブル等の伝送線路を介してシリアル信号を受信する場合、その伝送線路で受ける帯域制限により、符号(シンボル)の周期の長さをもつパルスが時間的に分散される。すなわち、例えば、数ＧＢｐｓ(Giga Bit per second)を超えるような高速な信号伝送では、伝送線路の帯域制限により、シンボル周期をもつパルスが時間的に分散され、後続のシンボルに干渉を与える。これは、シンボル間干渉(ＩＳＩ：Inter Symbol Interference)として知られており、このＩＳＩを低減(除去)して信号の伝送(受信)精度を高めるために判定帰還型等化回路(ＤＦＥ：Decision Feedback Equalizer circuit)が利用されている。
ところで、従来、シンボル間干渉(符号間干渉)の影響を低減して高速な信号伝送を可能とする技術として様々な提案がなされている。
特開２０１５−１９２２００号公報 国際公開第２０１５／１２５２８２号公報 特開２００１−０４４８９５号公報
従来、シンボル間干渉の影響を低減して高速な信号伝送を可能とする技術として様々な提案がなされている。しかしながら、例えば、ＤＦＥにおけるシンボル間干渉除去ユニットには、遅延の生じる要因が残存しており、近年、求められているさらなるデータレートの高速化には、十分に対応することが困難になってきている。
この出願で言及する実施形態は、シンボル間干渉の影響を低減しつつデータレートを高速化することができる等化回路，受信回路および集積回路装置の提供を目的とする。
一実施形態によれば、加算端子および減算端子を有し、入力信号の加算を行う第１加算回路と、前記第１加算回路の出力信号を所定のしきい値と比較する比較回路と、前記比較回路の出力データを保持するラッチ回路と、第１および第２デジタル／アナログ変換回路と、スイッチ回路と、を有する等化回路が提供される。
前記第１デジタル／アナログ変換回路は、等化係数が正の値のときに前記等化係数の絶対値に対応する第１信号を出力し、前記第２デジタル／アナログ変換回路は、前記等化係数が負の値のときに前記等化係数の絶対値に対応する第２信号を出力する。
前記スイッチ回路は、前記ラッチ回路に保持されたデータに基づいて、前記第１デジタル／アナログ変換回路の出力端子および前記第２デジタル／アナログ変換回路の出力端子と、前記加算端子および前記減算端子の間の接続を切り替える。前記第１デジタル／アナログ変換回路は、前記等化係数が負の値のときに前記等化係数が零である場合に対応する信号を出力し、前記第２デジタル／アナログ変換回路は、前記等化係数が正の値のときに前記等化係数が零である場合に対応する信号を出力する。
開示の等化回路，受信回路および集積回路装置は、シンボル間干渉の影響を低減しつつデータレートを高速化することができるという効果を奏する。
図１は、ＳｅｒＤｅｓを適用した受信回路の一例を示すブロック図である。 図２は、図１に示す受信回路を適用した集積回路装置の一例を示すブロック図である。 図３は、図１に示す受信回路におけるＤＦＥの一例を示すブロック図である。 図４は、図１に示す受信回路におけるＤＦＥの他の例を示すブロック図である。 図５は、図４に示すＤＦＥにおけるシンボル間干渉除去ユニットの一例を示すブロック図である。 図６は、本実施形態のＤＦＥにおけるシンボル間干渉除去ユニットの第１実施例を示すブロック図である。 図７は、本実施形態のＤＦＥにおけるシンボル間干渉除去ユニットの第２実施例を示すブロック図である。 図８は、本実施形態のＤＦＥにおけるシンボル間干渉除去ユニットの第３実施例を示すブロック図である。 図９は、図８に示す第３実施例のシンボル間干渉除去ユニットを適用したＤＦＥの一例を示すブロック図である。
まず、等化回路，受信回路および集積回路装置の実施形態を詳述する前に、図１〜図５を参照して、等化回路，受信回路および集積回路装置の例およびその問題点を説明する。図１は、ＳｅｒＤｅｓ(Serializer/Deserializer)を適用した受信回路の一例を示すブロック図である。
図１に示されるように、ＳｅｒＤｅｓを適用した受信回路１００は、例えば、伝送線路を介して入力されるシリアル信号(シリアルデータ)ＲＸＩＮを受け取って処理し、パラレルデータＲＸＤＡＴＡおよびクロックＲＸＣＬＫを出力する。 受信回路１００は、フロントエンド回路１０１，論理回路１０２およびクロック生成回路１０３を含む。
フロントエンド回路１０１は、増幅回路１１１，判定帰還型等化回路(ＤＦＥ：Decision Feedback Equalizer)１１２およびデマルチプレクサ(ＤＭＵＸ：Demultiplexer)１１３を含む。増幅回路１１１は、入力されたシリアル信号ＲＸＩＮを増幅し、ＤＦＥ(等化回路)１１２に出力する。ＤＦＥ１１２は、増幅されたシリアル信号(Ｖin，Ｖin-p,Ｖin-n)を受け取って、データの『０』および『１』の判定を行い、そのデータ(Ｄout)をクロックと共に後段のＤＭＵＸ１１３に出力する。
ＤＭＵＸ１１３は、ＤＦＥ１１２からのデータおよびクロックを受け取ってシリアル／パラレル変換を行い、分周した受信クロックＲＸＣＬＫおよびこの受信クロックＲＸＣＬＫに同期した受信パラレルデータＲＸＤＡＴＡを出力する。また、フロントエンド回路１０１の出力は、論理回路１０２のクロックデータリカバリ(ＣＤＲ：Clock Data Recovery)部１２１に入力される。
ＣＤＲ部(ＣＤＲ論理回路)１２１は、フロントエンド回路１０１の出力(受信データ)に基づいてクロックのタイミング制御を行い、クロック生成回路１０３を介して生成したデータ取り込みクロックを生成して、ＤＦＥ１１２に出力する。ＤＦＥ１１２は、データ取り込みクロックに基づいて、入力されたシリアル信号を適切なタイミングでサンプリングし、上述したデータの『０』および『１』の判定を行う。ここで、ＤＦＥ１１２が等化回路として動作するための制御信号(等化係数Ｋ1〜Kn等)は、論理回路１０２における制御回路１２２が生成してもよいが、外部から与えることも可能である。
図２は、図１に示す受信回路を適用した集積回路装置の一例を示すブロック図である。図２に示されるように、集積回路装置(半導体チップ)１は、受信回路１００，送信回路２００および内部回路(ユーザ回路)３００を含む。受信回路１００は、図１を参照して説明したのと同様のもので、シリアル信号ＲＸＩＮを受け取ってシリアル／パラレル変換し、受信パラレルデータＲＸＤＡＴＡおよび受信クロックＲＸＣＬＫを内部回路３００に出力する。送信回路２００は、内部回路３００からの送信パラレルデータＴＸＤＡＴＡおよび送信クロックＴＸＣＬＫを受け取ってパラレル／シリアル変換し、シリアル信号ＴＸＯＵＴを出力する。
すなわち、受信回路１００は、入力された高速(例えば、数十ＧＨz以上)のシリアルデータＲＸＩＮを、内部回路３００が処理可能な低速(例えば、１ＧＨz未満)のパラレルデータＲＸＤＡＴＡに変換して伝送線路に出力する。また、送信回路２００は、内部回路３００からの低速(例えば、１ＧＨz未満)のパラレルデータＴＸＤＡＴＡを高速(例えば、数十ＧＨz以上)のシリアルデータＴＸＯＵＴに変換して伝送線路に出力する。
ここで、集積回路装置は、例えば、同じ基板上に搭載された他の集積回路装置との間で基板配線を介して高速シリアルデータの送受信を行う。若しくは、例えば、集積回路装置が搭載された第１システム(匡体)は、所定の距離(例えば、数ｃｍ〜数ｋｍ)だけ離間され、他の集積回路装置が搭載された第２システムとの間で通信ケーブルを介して高速シリアルデータの送受信を行う。なお、集積回路装置の適用は、これらに限定されるものではないのはもちろんである。
また、図２において、集積回路装置１は、受信回路１００および送信回路２００と共に、内部回路３００を含むようになっているが、例えば、受信回路１００および送信回路２００を含むＩ／Ｏ(Input/Output)チップとして提供することもできる。また、受信回路１００のみ、送信回路２００のみ、或いは、複数の受信回路１００および送信回路２００によるＩＰ(Intellectual Property)マクロとして提供するといった様々な形態も可能である。
ところで、シリアル信号は、例えば、或る集積回路装置１の送信回路２００から他の集積回路装置１の受信回路１００に伝送される伝送線路(基板配線や通信ケーブル等)で受ける帯域制限により、シンボル(符号)の周期の長さをもつパルスが時間的に分散される。すなわち、高速の信号伝送では、伝送線路の帯域制限により、シンボル周期をもつパルスが時間的に分散され、後続のシンボルに干渉を与える。これは、シンボル間干渉(ＩＳＩ：Inter Symbol Interference：符号間干渉)として知られている。ここで、ＩＳＩを除去(低減)することで信号の伝送(受信)精度を高める機能を持つ回路を等化回路と呼び、前述したＤＦＥ１１２は、等化回路の１つである。
すなわち、ある(現時点の)シンボルに加えられるＩＳＩは、それ以前(過去)のシンボル列により決定される。ここで、過去のシンボル列の判定結果を過去のシンボルそれぞれの影響の大きさで重みづけして加算し、それを除去するＩＳＩの推定値とし、その推定値を、入力信号から減算して比較回路で判定を行う回路がＤＦＥ(判定帰還型等化回路)である。
図３は、図１に示す受信回路におけるＤＦＥの一例を示すブロック図であり、シングルエンドの二値のシリアル信号(例えば、ＮＲＺ(Non-Return-to-Zero)信号)を扱うものである。図３に示すＤＦＥ２０(１１２)は、現時点のシンボルに対して、過去のｎ個のシンボル列によるＩＳＩの影響を除去(補償)する、ｎタップ(ｎ−ｔａｐ)ＤＦＥと呼ばれるものである。ここで、ｎは、１以上の整数であり、等化係数Ｋ1〜Ｋnは、例えば、入力シリアル信号Ｖinが伝送される信号線路の特性等に基づいて、様々な値に設定される。なお、等化係数Ｋ1〜Knは、例えば、前述したシリアル信号ＲＸＩＮが伝送される信号線路の特性に基づいて、予め固定の値として決めておくか、または、定期的に信号線路の特性を測定して固定の値として決めておくことができる。或いは、例えば、直前のシンボルを受信するまでの特性をリアルタイムに測定し、係数Ｋ1〜Knを動的に決めることも可能である。
図３に示されるように、ＤＦＥ２０は、比較回路２２、出力データ(現時点のシンボル)を保持するフリップフロップ２３、過去のｎ個のシンボルを保持するｎ個のフリップフロップ２４-1〜２４-n、および、乗算回路２５-1〜２５-nを含む。さらに、ＤＦＥ２０は、ｎ個の加算回路(summer)２１-1〜２１-nを含む。ここで、各段において、それぞれのフリップフロップ２４-1〜２４-nおよび乗算回路２５-1〜２５-nを含む構成を、シンボル間干渉除去ユニット(ラッチ回路＋ＤＡＣ(デジタル／アナログ変換回路))２６とする。従って、ｎタップＤＦＥ２０では、シンボル間干渉除去ユニット２６がｎ個含まれることになる。なお、それぞれのシンボル間干渉除去ユニット２６におけるフリップフロップ(ラッチ回路)２４-1〜２４-nは、縦列接続されて過去のｎ個前までのシンボルのデータを保持するシフトレジスタとして機能する。また、フリップフロップ(ラッチ回路)２３は、比較回路２２の出力を保持し、外部(例えば、図１におけるＤＭＵＸ１１３)にデータＤoutとして出力する。
加算回路２１-1は、入力信号Ｖinに対して、ｎ個のシンボル間干渉除去ユニット２６による過去のｎ個のデータによるシンボル間干渉をまとめて加算(推定値ＥＶを減算)し、過去のｎ個のデータによるシンボル間干渉の影響を除去するためのものである。なお、図３では、それぞれのシンボル間干渉除去ユニット２６の出力を、それぞれ前段の加算回路２１-2，２１-3，…により順番に加算するようになっているが、このような構成に限定されるものではない。
すなわち、図３に示されるように、ＤＦＥ２０において、外部から入力されたシリアル信号Ｖinから、ＩＳＩの推定値ＥＶ(ｎ個のシンボル間干渉除去ユニット２６による過去のｎ個のデータによるシンボル間干渉をまとめたもの)が加算回路２１-1で減算される。そして、ＩＳＩの影響が除去(低減)された加算回路２１-1の出力は、比較回路２２により標本化および量子化が行われ、フリップフロップ２３を介して出力データ(デジタルデータ)Ｄoutとして出力される。なお、図１を参照して説明したように、ＤＦＥ２０(１１２)の出力データＤoutは、後段のＤＭＵＸ(１１３)に入力され、シリアル／パラレル変換等が行われる。
さらに、図３に示されるように、比較回路２２の出力は、直列接続されたｎ個のフリップフロップ２４-1〜２４-nにおける初段のフリップフロップ２４-1に入力される。ここで、フリップフロップ２４-1〜２４-nは、例えば、シンボルを判定するクロック(データ取り込みクロック)に同期してデータを取り込むようになっており、ｎビットのシフトレジスタを形成している。従って、フリップフロップ２４-1〜２４-nには、過去ｎシンボル分のデータが保持されている。すなわち、図３に示すｎタップＤＦＥ２０は、ＩＳＩ推定に用いるデータの数(過去のシンボル数)がｎ個で、ｎユニットインターバル(ＵＩ：Unit Interval：ボーレートの逆数で定義される１シンボルの時間)分のＩＳＩを除去できるようになっている。
図４は、図１に示す受信回路におけるＤＦＥの他の例を示すブロック図であり、図３に示すシングルエンド信号を扱うＤＦＥ２０を、差動(相補)信号を扱うＤＦＥ３０としたものに相当する。すなわち、図４と、上述した図３の比較から明らかなように、図４に示すＤＦＥ３０(１１２)も、ｎタップＤＦＥであり、実質的に同等の構成を有している。
次に、ＩＳＩの推定値の計算に関して説明する。まず、ＮＲＺ信号の場合、比較回路２２(３２)の判定結果は『０』または『１』の二値であり、通例、それぞれシリアル信号Ｖinの電圧がマイナス(−)またはプラス(＋)の状態に対応する。この符号としては、例えば、図３に示すシングルエンド信号を扱うＤＦＥ２０においては、シグナルグラウンドに対する入力信号の符号を考え、また、図４に示す差動信号を扱うＤＦＥ３０においては、差動信号としての符号を考える。
また、過去のシンボルが現時点のシンボルの判定に及ぼすＩＳＩの大きさを見積もるために、ｎタップＤＦＥ２０(３０)において、過去のデータの影響を表す各係数Ｋ1…Ｋnについて、例えば、データ『０』には「−１」、データ『１』には「＋１」を対応させる。乗算回路２５-1〜２５-n(３５-1〜３５-n)において、入力される係数Ｋ1…Ｋnに対して、『０』のデータには「−１」(マイナス)の符号を、『１』のデータには「＋１」(プラス)の符号を乗算し、加算回路２１-1〜２１-n(３１-1〜３１-n)によりすべて積算する。すなわち、それぞれのシンボル間干渉除去ユニット２６(３６)の出力は、まとめられて加算回路２１-1(３１-1)により入力信号Ｖin(Ｖin-p，Ｖin-n)に加算される。なお、乗算回路２５-1〜２５-n(３５-1〜３５-n)の出力が電流信号の場合、例えば、電圧信号のような専用の加算回路を設けずに、乗算回路２５-1〜２５-n(３５-1〜３５-n)の各出力端子からの出力配線を、加算回路２１-1(３１-1)の対応する端子への入力配線に物理的に接続させることで、加算回路を構成するようにしてもよい。
このようにして、等化係数Ｋ1…Ｋnにより重み付けされた過去のシンボルによるＩＳＩを、入力されたシリアル信号Ｖin(Ｖin-p，Ｖin-n)から差し引くことにより、過去のシンボルによるＩＳＩの影響を除去(低減)することが可能になる。ここで、加算回路２１-1〜２１-n(３１-1〜３１-n)に対する入力は、通常、電流信号または電圧信号であるアナログ信号が用いられ、係数Ｋ1，Ｋ2，…，Ｋnに基づいてアナログ信号を出力するＤＡＣ(乗算回路２５-1〜２５-n(３５-1〜３５-n))が用いられる。なお、図４に示すＤＦＥ３０において、加算回路３１-1，３１-2，…およびＤＡＣ３５-１，３５-2，…の出力は、差動信号となっており、この差動信号の振幅(信号振幅)は、一対の信号の差分で表現される。すなわち、差動信号の符号の切り替えは、その差動信号を互いに入れ替えることで実現できるため、電子回路では、このような差動信号を適用することも多い。
図５は、図４に示すＤＦＥにおけるシンボル間干渉除去ユニットの一例を示すブロック図である。図５に示されるように、シンボル間干渉除去ユニット５(３６)は、ラッチ回路(フリップフロップ)５１，ＤＡＣ(デジタル／アナログ変換回路)５２，スイッチ回路５３およびエクスクルーシブオア回路(ＸＯＲゲート)５４を含む。なお、以下の説明において、ＤＡＣとしては電流ＤＡＣを想定し、アナログ信号としては差動の電流信号(例えば、スイッチ回路の出力は差動の電流出力信号Ｉout，Ｉoutx)を想定して説明するが、電圧信号およびシングルエンドの信号を適用することもできる。
フリップフロップ５１は、前段のデータＤn-1を遅延(および、保持)し、出力データＤnとして出力する遅延回路であり、ＸＯＲゲート５４は、出力データＤnと等化係数Ｋnの符号情報ｓｉｇｎ(Ｋn)の排他的論理和を取って出力する。なお、等化係数Ｋnの符号情報ｓｉｇｎ(Ｋn)は、例えば、データ『０』がその符号が正であることを示し、データ『１』がその符号が負であることを示すものとすることができる。電流ＤＡＣ５２は、等化係数Ｋnの絶対値情報ｍａｇ(Ｋn)を受け取って対応する信号をスイッチ回路５３に出力する。スイッチ回路５３は、ＸＯＲゲート５４の出力に基づいて、電流ＤＡＣ５２の出力を選択し、電流出力信号ＩoutまたはＩoutxとして出力する。
このように、図５に示すシンボル間干渉除去ユニット５(３６)は、出力データＤnと係数Ｋnの符号情報ｓｉｇｎ(Ｋn)をＸＯＲゲート５４で処理することでそれらの符号としての乗算結果を得るようになっている。さらに、係数Ｋnの絶対値情報ｍａｇ(Ｋn)を電流信号として出力する電流ＤＡＣ５２の出力は、２つの出力端子のどちらかを選択するスイッチ回路５３に接続され、ＸＯＲゲート５４の出力がスイッチ回路５３の制御信号として用いられている。スイッチ回路５３の２つの出力端子(電流信号Ｉout，Ｉoutx)は、例えば、前述した図４の加算回路３１-2，３１-3，…の加算端子(＋)と減算端子(−)に接続される。すなわち、スイッチ回路５３は、電流ＤＡＣ５２からの電流信号が加算回路３１-2，３１-3，…のどちらの端子(＋，−)に出力するかを切り替えることで、加算回路３１-2，３１-3，…に対する電流出力の符号を切り替えるようになっている。
従って、電流信号Ｉoutは、例えば、他のシンボル間干渉除去ユニット３６(５)における電流信号Ｉoutとまとめられて、加算回路３１-1の加算端子(＋)に与えられる。同様に、電流信号Ｉoutxは、例えば、他のシンボル間干渉除去ユニット３６における電流信号Ｉoutxとまとめられて、加算回路３１-1の減算端子(−)に与えられる。なお、遅延回路(ラッチ回路)５１としては、フリップフロップ(Ｄ型フリップフロップ)を例として示したが、同等の機能を持つ回路であれば置き替えることが可能である。
ところで、ＤＦＥ(判定帰還型等化回路)３０は、各シンボル間干渉除去ユニット３６の出力(Ｉout，Ｉoutx)が加算回路３１-1に到達し、入力信号Ｖin-p，Ｖin-nから過去のシンボルによるＩＳＩの影響を除去(低減)して比較回路３２が量子化を行うものである。そのため、比較回路３２が過去に判定したデータを保持するラッチ回路５１の出力に基づく信号が加算回路３１-1(３１-2，３１-3，…)に到達するまでの遅延は、比較回路３２が加算回路３１-1の出力を判定するまでの時間(１ＵＩ)に収めることが求められる。すなわち、この遅延によって処理可能なデータレートの上限が制限されることになる。
しかしながら、図５に示すシンボル間干渉除去ユニット５(３６)において、スイッチ回路５３は、出力データＤnと係数Ｋnの符号情報ｓｉｇｎ(Ｋn)の排他的論理和を取るＸＯＲゲート５４の出力により制御されている。すなわち、シンボル間干渉除去ユニット５では、データＤnが出力されてから電流信号Ｉout，Ｉoutxが出力されるまで、ＸＯＲゲート５４の動作遅延が含まれるため、回路の動作速度が制限されることになる。その結果、例えば、数十ＧＢｐｓといったデータレートの高速な信号伝送に対応することが困難になってきている。
以下、等化回路，受信回路および集積回路装置の実施形態を、添付図面を参照して詳述する。図６は、本実施形態のＤＦＥにおけるシンボル間干渉除去ユニットの第１実施例を示すブロック図である。ここで、図６に示すシンボル間干渉除去ユニット６は、例えば、前述した図４におけるシンボル間干渉除去ユニット３６として適用することができる。これは、後述する第２および第３実施例のシンボル間干渉除去ユニット７および８も同様である。
さらに、前述したように、以下の説明でも、ＤＡＣとしては電流ＤＡＣを想定し、アナログ信号としては差動の電流信号を想定して説明するが、電圧信号およびシングルエンドの信号を適用してもよいのはいうまでもない。なお、電圧信号を適用する場合には、例えば、各加算回路(３１-2，３１-3，…)の構成等は、知られている回路構成を適用して実現することができる。また、本実施形態の等化回路，受信回路および集積回路装置は、後述する第１〜第３実施例のシンボル間干渉除去ユニットを適用することにより実現される。
図６に示されるように、シンボル間干渉除去ユニット６(３６)は、フリップフロップ(ラッチ回路)６１，電流ＤＡＣ(デジタル／アナログ変換回路)６２，６３およびスイッチ回路６４を含む。フリップフロップ６１は、前段のデータＤn-1を遅延(および、保持)し、出力データＤnとして出力する遅延回路であり、スイッチ回路６４は、その出力データＤnに基づいて、電流ＤＡＣ６２，６３の出力を選択し、電流出力信号ＩoutまたはＩoutxとして出力する。
電流ＤＡＣ(第１ＤＡＣ)６２は、等化係数Ｋnが零よりも大きい(Ｋn＞０)とき、すなわち、正の値のときには、そのＫn(Ｋnの絶対値)を示す情報を受け取り、Ｋnが零以下(Ｋn≦０)とき、すなわち、零または負の値のときには、係数が零(「０」)であることを示す情報を受け取り、それぞれ対応する電流信号(第１信号)を出力する。一方、電流ＤＡＣ(第２ＤＡＣ)６３は、等化係数Ｋnが零以上(Ｋn≧０)とき、すなわち、零または正の値のときには、係数が零(「０」)であることを示す情報を受け取り、Ｋnが零よりも小さい(Ｋn＜０)とき、すなわち、負の値のときには、−Ｋn(Ｋnの絶対値)を示す情報を受け取り、それぞれ対応する電流信号(第２信号)を出力する。このように、２つの電流ＤＡＣ６２，６３は、等化係数Ｋnの符号に応じて一方の電流ＤＡＣのみにＫnの絶対値情報が与えられ、他方の電流ＤＡＣには、等化係数が零(「０」)であることを示す情報が与えられるようになっている。
スイッチ回路６４は、電流ＤＡＣ６２および６３の出力(第１信号および第２信号)を受け取り、フリップフロップ６１の出力(Ｄn)に基づいて、電流出力信号ＩoutおよびＩoutxとして出力する信号を選択する。ここで、スイッチ回路６４の２つの出力端子(電流信号Ｉout，Ｉoutx)は、例えば、前述した図４の加算回路３１-2，３１-3，…の加算端子(＋)と減算端子(−)に接続される。すなわち、スイッチ回路６４は、電流ＤＡＣ６２および６３からの電流信号を加算回路３１-2，３１-3，…のどちらの端子(＋，−)に出力するかを切り替えるようになっている。
従って、電流信号Ｉoutは、例えば、他のシンボル間干渉除去ユニット３６(６)における電流信号Ｉoutとまとめられて、加算回路３１-1の加算端子(＋)に与えられる。同様に、電流信号Ｉoutxは、例えば、他のシンボル間干渉除去ユニット３６における電流信号Ｉoutxとまとめられて、加算回路３１-1の減算端子(−)に与えられる。なお、遅延回路(ラッチ回路)６１としては、フリップフロップを例として示したが、同等の機能を持つ回路であれば置き替えることが可能である。
ここで、電流ＤＡＣ６２，６３は、例えば、予め決められた係数Ｋnの符号情報ｓｉｇｎ(Ｋn)に対して所定の電流値(電流信号)を出力することになり、また、スイッチ回路６４は、フリップフロップ６１の出力(Ｄn)により直接制御される。これにより、例えば、前述した図５のシンボル間干渉除去ユニット５におけるＸＯＲゲート５４による遅延を省くことができ、回路動作の高速化(データレートの高速化)を図ることが可能になる。ただし、本第１実施例のシンボル間干渉除去ユニット６では、出力データＤnにより２つの信号選択を行うため、図６におけるスイッチ回路の回路規模は、例えば、図５におけるスイッチ回路５３の２倍になり、その分、消費電力が増大することになるが、実用上、問題とはならないと考えられる。
図７は、本実施形態のＤＦＥにおけるシンボル間干渉除去ユニットの第２実施例を示すブロック図である。図７に示されるように、シンボル間干渉除去ユニット７(３６)は、フリップフロップ７１，電流ＤＡＣ７２およびスイッチ回路７３，７４を含む。フリップフロップ７１は、上述した第１実施例におけるフリップフロップ６１と同様のものであり、出力データＤnは、スイッチ回路(第１スイッチ回路)７３を制御する。なお、第２スイッチ回路７４は、等化係数Ｋnの符号情報ｓｉｇｎ(Ｋn)に基づいて制御される。
電流ＤＡＣ７２は、等化係数Ｋnの絶対値情報ｍａｇ(Ｋn)を受け取って、対応する電流信号(第３信号)を出力する。第１スイッチ回路７３は、フリップフロップ７１からの出力データＤnに基づいて制御され、その出力は、第２スイッチ回路７４に入力される。第２スイッチ回路７４は、等化係数Ｋnの符号情報ｓｉｇｎ(Ｋn)に基づいて、第１スイッチ回路７３の出力を選択し、電流出力信号ＩoutまたはＩoutxとして出力する。
本第２実施例のシンボル間干渉除去ユニット７においても、電流ＤＡＣ７２は、例えば、予め決められた係数Ｋnの絶対値情報ｍａｇ(Ｋn)に対して所定の電流信号を出力する。さらに、第１スイッチ回路７３は、フリップフロップ７１からの出力データＤnにより直接制御され、また、第２スイッチ回路７４は、予め決められた係数Ｋnの符号情報ｓｉｇｎ(Ｋn)により制御される。これにより、上述した第１実施例と同様に、例えば、前述した図５のシンボル間干渉除去ユニット５におけるＸＯＲゲート５４による遅延を省くことができ、回路動作の高速化を図ることが可能になる。ただし、本第２実施例のシンボル間干渉除去ユニット７では、電流ＤＡＣ７２を選択するスイッチ回路が２段直列に入るため、電流ＤＡＣ７２の出力レベルの低減および出力速度の低下が生じることになるが、これも、実用上、問題とはならないと考えられる。
図８は、本実施形態のＤＦＥにおけるシンボル間干渉除去ユニットの第３実施例を示すブロック図である。図８に示されるように、シンボル間干渉除去ユニット８(３６)は、フリップフロップ８１，電流ＤＡＣ８２，スイッチ回路８３およびＸＯＲゲート８４，８５を含む。ＸＯＲゲート(第２エクスクルーシブオア回路)８５は、現時点のシンボル(データＤn)に対する等化係数の符号情報ｓｉｇｎ(Ｋn)と、その１つ前のシンボル(Ｄn-1)に対する等化係数の符号情報ｓｉｇｎ(Ｋn-1)を受け取り、それらの排他的論理和を取る。ＸＯＲゲート(第１エクスクルーシブオア回路)８４は、ＸＯＲゲート８５の出力(第２の値)と、１つ前のシンボルのデータＤn-1とその等化係数Ｋn-1の符号情報ｓｉｇｎ(Ｋn-1)を乗算した値(第１の値)の排他的論理和を取る。
すなわち、ＸＯＲゲート８４は、比較回路３２の出力における１つ前のシンボルのデータとその等化係数の符号情報を乗算した第１の値(ｓｉｇｎ(Ｋn-1)×Ｄn-1)と、ＸＯＲゲート８５からの第２の値の排他的論理和を取って、フリップフロップ８１に出力する。ここで、ＸＯＲゲート８５は、例えば、予め決められた係数Ｋnの符号情報ｓｉｇｎ(Ｋn)と係数Ｋn-1の符号情報ｓｉｇｎ(Ｋn-1)の排他的論理和を取ることになるため、遅延を生じることはない。また、このＸＯＲゲート８５は、シンボル間干渉除去ユニット８に内蔵せずに、外部で予め排他的論理和の処理を行い、その処理された値(第２の値)をＸＯＲゲート８４に入力するようにしてもよい。さらに、ＸＯＲゲート８４に入力される第１の値(ｓｉｇｎ(Ｋn-1)×Ｄn-1)は、１つ前のシンボルに関するものであるため、ＸＯＲゲート８５と同様に、ＸＯＲゲート８４による遅延は生じない。
フリップフロップ８１は、入力された信号(ＸＯＲゲート８４の出力)を受け取って遅延(および、保持)し、ｓｉｇｎ(Ｋn)×Ｄnを出力する。すなわち、本第３実施例では、前述した第１および第２実施例とは異なり、フリップフロップ(遅延回路)８１には、１つ前のシンボルのデータＤn-1ではなく、上述したような処理を行ったＸＯＲゲート８４の出力が入力される。そして、スイッチ回路８３は、フリップフロップ８１の出力(ｓｉｇｎ(Ｋn)×Ｄn)に基づいて、電流ＤＡＣ８２の出力(第４信号)を選択し、電流出力信号ＩoutまたはＩoutxとして出力する。
このように、本第３実施例においても、スイッチ回路８３は、フリップフロップ８１の出力により直接制御され、前述した図５のシンボル間干渉除去ユニット５におけるＸＯＲゲート５４による遅延を無くすことができる。なお、上述したように、本第３実施例のシンボル間干渉除去ユニット８では、例えば、２つのＸＯＲゲート８４，８５が使用されるが、これらは、回路動作に遅延を与えることがない。なお、本第３実施例では、スイッチ回路８３は、２つの出力端子(Ｉout，Ｉoutx)のどちらかを選択するだけなので、例えば、第１実施例における消費電力の増大等の問題も生じることがない。
図９は、図８に示す第３実施例のシンボル間干渉除去ユニットを適用したＤＦＥの一例を示すブロック図であり、前述した図４に示すＤＦＥ３０(１１２)のシンボル間干渉除去ユニット３６として、図８に示すシンボル間干渉除去ユニット８を適用したものである。図９に示されるように、それぞれのシンボル間干渉除去ユニット３６(８)において、電流ＤＡＣ８２，ＸＯＲゲート８４および８５に入力される信号、並びに、スイッチ回路８３の制御信号は、対応するシンボルに応じて順にシフトしている。また、図９では、ＤＡＣ８２を電流ＤＡＣとし、それぞれのシンボル間干渉除去ユニット３６(８)からの差動の電流出力信号Ｉout，Ｉoutxは、それぞれのシンボル間干渉除去ユニット３６(８)のスイッチ回路８３の各出力端子(Ｉout，Ｉoutx)からの出力配線を、加算回路３１-1の加算端子(＋)および減算端子(−)の対応する端子への入力配線に、物理的に接続させる回路構成により、まとめて加算回路３１-1の加算端子(＋)および減算端子(−)に与えられるようになっている。すなわち、図９において、上述した物理的接続の回路構成は、加算回路として機能する。なお、前述したように、各実施例１〜３は、例えば、図３に示すようなシングルエンドの信号を扱うＤＦＥ２０、或いは、電圧信号を用いてＳＩＳを補償するＤＦＥ等に対しても適用可能なのはいうまでもない。
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではない。また、明細書のそのような記載は、発明の利点および欠点を示すものでもない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
加算端子および減算端子を有し、入力信号の加算を行う第１加算回路と、
前記第１加算回路の出力信号を比較する比較回路と、
前記比較回路の出力データを保持するラッチ回路と、
等化係数が正の値のときに前記等化係数の絶対値に対応する第１信号を出力する第１デジタル／アナログ変換回路と、
前記等化係数が負の値のときに前記等化係数の絶対値に対応する第２信号を出力する第２デジタル／アナログ変換回路と、
前記ラッチ回路に保持されたデータに基づいて、前記第１デジタル／アナログ変換回路の出力端子および前記第２デジタル／アナログ変換回路の出力端子と、前記加算端子および前記減算端子の間の接続を切り替えるスイッチ回路と、を有する
ことを特徴とする等化回路。
（付記２）
前記第１デジタル／アナログ変換回路は、前記等化係数が負の値のときに前記等化係数が零である場合に対応する信号を出力し、
前記第２デジタル／アナログ変換回路は、前記等化係数が正の値のときに前記等化係数が零である場合に対応する信号を出力する
ことを特徴とする付記１に記載の等化回路。
（付記３）
さらに、
前記比較回路の出力データを保持して外部に出力する出力ラッチ回路を有する、
ことを特徴とする付記１または付記２に記載の等化回路。
（付記４）
前記第１信号および前記第２信号は、第１電流信号および第２電流信号であり、
前記第１デジタル／アナログ変換回路および前記第２デジタル／アナログ変換回路は、第１電流ＤＡＣおよび第２電流ＤＡＣである、
ことを特徴とする付記１乃至付記３のいずれか１項に記載の等化回路。
（付記５）
前記入力信号は、差動のシリアル信号である、
ことを特徴とする付記１乃至付記４のいずれか１項に記載の等化回路。
（付記６）
前記等化回路は、ｎを２以上の整数として、過去のｎ個のデータによるシンボル間干渉を除去するためのｎ個のシンボル間干渉除去ユニットを含み、
それぞれの前記シンボル間干渉除去ユニットは、前記ラッチ回路、前記第１デジタル／アナログ変換回路、前記第２デジタル／アナログ変換回路、および、前記スイッチ回路を含み、
前記ｎ個の前記シンボル間干渉除去ユニットにおける前記ラッチ回路は、縦列接続されて過去のｎ個前までのシンボルのデータを保持するシフトレジスタを形成する、
ことを特徴とする付記１乃至付記５のいずれか１項に記載の等化回路。
（付記７）
さらに、
前記ｎ個のシンボル間干渉除去ユニットにおける前記スイッチ回路の出力を加算する第２加算回路を有し、
前記第１加算回路は、前記入力信号に前記第２加算回路の出力を加算する、
ことを特徴とする付記６に記載の等化回路。
（付記８）
それぞれの前記シンボル間干渉除去ユニットにおける前記等化係数は、前記入力信号が伝送される信号伝送路の特性に基づいて決められる、
ことを特徴とする付記６または付記７に記載の等化回路。
（付記９）
付記１乃至付記８のいずれか１項に記載の等化回路と、
前記等化回路の出力データを受け取ってシリアル／パラレル変換し、受信パラレルデータを受信クロックと共に出力するデマルチプレクサと、
前記デマルチプレクサの出力に基づいて、前記等化回路で使用するデータ取り込みクロックを生成するデータ取り込みクロック生成回路と、を有する、
ことを特徴とする受信回路。
（付記１０）
さらに、
受信信号を受け取って増幅し、増幅された前記入力信号を前記等化回路に出力する増幅回路と、
前記等化回路で使用する前記等化係数の情報を前記等化回路に供給する制御回路と、を有する、
ことを特徴とする付記９に記載の受信回路。
（付記１１）
付記９または付記１０に記載の受信回路と、
前記受信回路から前記受信パラレルデータおよび前記受信クロックを受け取って処理を行う内部回路と、
前記内部回路から送信パラレルデータおよび送信クロックを受け取ってパラレル／シリアル変換し、シリアル変換された送信信号を出力する送信回路と、を有する、
ことを特徴とする集積回路装置。
（付記１２）
加算端子および減算端子を有し、入力信号の加算を行う第１加算回路と、
前記第１加算回路の出力信号を比較する比較回路と、
前記比較回路の出力データを保持するラッチ回路と、
等化係数の絶対値に対応する第３信号を出力するデジタル／アナログ変換回路と、
前記ラッチ回路に保持されたデータおよび前記等化係数の符号情報に基づいて、前記デジタル／アナログ変換回路の出力端子と、前記加算端子および前記減算端子の間の接続を切り替えるスイッチ回路と、を有する
ことを特徴とする等化回路。
（付記１３）
前記スイッチ回路は、
前記ラッチ回路に保持されたデータに基づいて、前記デジタル／アナログ変換回路の出力端子と、自身の出力端子の間の接続を切り替える第１スイッチ回路と、
前記等化係数の符号情報に基づいて、前記第１スイッチ回路の出力端子と、前記加算端子および前記減算端子の間の接続を切り替える第２スイッチ回路と、を有する、
ことを特徴とする付記１２に記載の等化回路。
（付記１４）
さらに、
前記比較回路の出力データを保持して外部に出力する出力ラッチ回路を有する、
ことを特徴とする付記１２または付記１３に記載の等化回路。
（付記１５）
前記第３信号は、第３電流信号であり、
前記デジタル／アナログ変換回路は、電流ＤＡＣである、
ことを特徴とする付記１２乃至付記１４のいずれか１項に記載の等化回路。
（付記１６）
前記入力信号は、差動のシリアル信号である、
ことを特徴とする付記１２乃至付記１５のいずれか１項に記載の等化回路。
（付記１７）
前記等化回路は、ｎを２以上の整数として、過去のｎ個のデータによるシンボル間干渉を除去するためのｎ個のシンボル間干渉除去ユニットを含み、
それぞれの前記シンボル間干渉除去ユニットは、前記ラッチ回路、前記デジタル／アナログ変換回路、および、前記スイッチ回路を含み、
前記ｎ個のシンボル間干渉除去ユニットにおける前記ラッチ回路は、縦列接続されて過去のｎ個前までのシンボルのデータを保持するシフトレジスタを形成する、
ことを特徴とする付記１２乃至付記１６のいずれか１項に記載の等化回路。
（付記１８）
さらに、
前記ｎ個のシンボル間干渉除去ユニットにおける前記スイッチ回路の出力を加算する第２加算回路を有し、
前記第１加算回路は、前記入力信号に前記第２加算回路の出力を加算する、
ことを特徴とする付記１７に記載の等化回路。
（付記１９）
それぞれの前記シンボル間干渉除去ユニットにおける前記等化係数は、前記入力信号が伝送される信号伝送路の特性に基づいて決められる、
ことを特徴とする付記１７または付記１８に記載の等化回路。
（付記２０）
付記１２乃至付記１９のいずれか１項に記載の等化回路と、
前記等化回路の出力データを受け取ってシリアル／パラレル変換し、受信パラレルデータを受信クロックと共に出力するデマルチプレクサと、
前記デマルチプレクサの出力に基づいて、前記等化回路で使用するデータ取り込みクロックを生成するデータ取り込みクロック生成回路と、を有する、
ことを特徴とする受信回路。
（付記２１）
さらに、
受信信号を受け取って増幅し、増幅された前記入力信号を前記等化回路に出力する増幅回路と、
前記等化回路で使用する前記等化係数の情報を前記等化回路に供給する制御回路と、を有する、
ことを特徴とする付記２０に記載の受信回路。
（付記２２）
付記２０または付記２１に記載の受信回路と、
前記受信回路から前記受信パラレルデータおよび前記受信クロックを受け取って処理を行う内部回路と、
前記内部回路から送信パラレルデータおよび送信クロックを受け取ってパラレル／シリアル変換し、シリアル変換された送信信号を出力する送信回路と、を有する、
ことを特徴とする集積回路装置。
（付記２３）
加算端子および減算端子を有し、入力信号の加算を行う第１加算回路と、
前記第１加算回路の出力信号を比較する比較回路と、
前記比較回路の出力データに基づく第１の値を保持するラッチ回路と、
等化係数の絶対値に対応する第４信号を出力するデジタル／アナログ変換回路と、
前記ラッチ回路に保持されたデータに基づいて、前記デジタル／アナログ変換回路の出力端子と、前記加算端子および前記減算端子の間の接続を切り替えるスイッチ回路と、を有し、
前記第１の値は、前記比較回路の出力データと、前記等化係数の符号情報を乗算した値である
ことを特徴とする等化回路。
（付記２４）
前記等化回路は、ｎを２以上の整数として、過去のｎ個のデータによるシンボル間干渉を除去するためのｎ個のシンボル間干渉除去ユニットを含み、
それぞれの前記シンボル間干渉除去ユニットは、前記ラッチ回路、前記デジタル／アナログ変換回路、および、前記スイッチ回路を含み、
前記ｎ個のシンボル間干渉除去ユニットにおける前記ラッチ回路は、縦列接続されて過去のｎ個前までのシンボルのデータを保持するシフトレジスタを形成する、
ことを特徴とする付記２３に記載の等化回路。
（付記２５）
それぞれの前記シンボル間干渉除去ユニットは、さらに、
前記比較回路の出力データの１つである、１つ前のシンボルのデータと前記１つ前のシンボルに対する等化係数の符号情報を乗算した第２の値と、現時点のシンボルに対する等化係数の符号情報と前記１つ前のシンボルに対する等化係数の符号情報の排他的論理和である第３の値との排他的論理和を取って前記第１の値を出力する第１エクスクルーシブオア回路を有し、
それぞれの前記シンボル間干渉除去ユニットにおいて、
前記ラッチ回路は、前記第１エクスクルーシブオア回路によって出力される前記第１の値を保持し、
前記デジタル／アナログ変換回路は、前記現時点のシンボルに対する等化係数の絶対値情報に対応する前記第４信号を出力する、
ことを特徴とする付記２４に記載の等化回路。
（付記２６）
さらに、
前記第３の値を出力する第２エクスクルーシブオア回路を有する、
ことを特徴とする付記２５に記載の等化回路。
（付記２７）
さらに、
前記ｎ個のシンボル間干渉除去ユニットにおける前記スイッチ回路の出力を加算する第２加算回路を有し、
前記第１加算回路は、前記入力信号に前記第２加算回路の出力を加算する、
ことを特徴とする付記２４乃至付記２６のいずれか１項に記載の等化回路。
（付記２８）
それぞれの前記シンボル間干渉除去ユニットにおける前記等化係数は、前記入力信号が伝送される信号伝送路の特性に基づいて決められる、
ことを特徴とする付記２４乃至付記２７のいずれか１項に記載の等化回路。
（付記２９）
さらに、
前記比較回路の出力データを保持して外部に出力する出力ラッチ回路を有する、
ことを特徴とする付記２３乃至付記２８のいずれか１項に記載の等化回路。
（付記３０）
前記第４信号は、第４電流信号であり、
前記デジタル／アナログ変換回路は、電流ＤＡＣである、
ことを特徴とする付記２３乃至付記２９のいずれか１項に記載の等化回路。
（付記３１）
前記入力信号は、差動のシリアル信号である、
ことを特徴とする付記２３乃至付記３０のいずれか１項に記載の等化回路。
（付記３２）
付記２３乃至付記３１のいずれか１項に記載の等化回路と、
前記等化回路の出力データを受け取ってシリアル／パラレル変換し、受信パラレルデータを受信クロックと共に出力するデマルチプレクサと、
前記デマルチプレクサの出力に基づいて、前記等化回路で使用するデータ取り込みクロックを生成するデータ取り込みクロック生成回路と、を有する、
ことを特徴とする受信回路。
（付記３３）
さらに、
受信信号を受け取って増幅し、増幅された前記入力信号を前記等化回路に出力する増幅回路と、
前記等化回路で使用する前記等化係数の情報を前記等化回路に供給する制御回路と、を有する、
ことを特徴とする付記３２に記載の受信回路。
（付記３４）
付記３２または付記３３に記載の受信回路と、
前記受信回路から前記受信パラレルデータおよび前記受信クロックを受け取って処理を行う内部回路と、
前記内部回路からの送信パラレルデータおよび送信クロックを受け取ってパラレル／シリアル変換し、シリアル変換された送信信号を出力する送信回路と、を有する、
ことを特徴とする集積回路装置。
１ 集積回路装置(半導体チップ)
２１-1，２１-2，…，３１-1，３１-2，… 加算回路
２２，３２ 比較回路
２３，２４-1〜２４-n，３３，３４-1〜３４-n，５１，６１，７１，８１ ラッチ回路(フリップフロップ)
２５-1〜２５-n，３５-1〜３５-n 乗算回路
２６，３６ シンボル間干渉除去ユニット
５２，６２，６３，７２，８２ ＤＡＣ(デジタル／アナログ変換回路：電流ＤＡＣ)
５３，６４，７３，７４，８３ スイッチ
５４，８４，８５ エクスクルーシブオア回路(排他的論理和回路：ＸＯＲゲート)
１００ 受信回路
１０１ フロントエンド回路
１０２ 論理回路
１０３ クロック生成回路
１１１ 増幅回路
１１２ 等化回路(判定帰還型等化回路：ＤＦＥ)
１１３ デマルチプレクサ(ＤＭＵＸ)
１２１ クロックデータリカバリ(ＣＤＲ)部
１２２ 制御回路
２００ 送信回路
３００ 内部回路(ユーザ回路)

Claims (15)

  1. 加算端子および減算端子を有し、入力信号の加算を行う第１加算回路と、
    前記第１加算回路の出力信号を所定のしきい値と比較する比較回路と、
    前記比較回路の出力データを保持するラッチ回路と、
    等化係数が正の値のときに前記等化係数の絶対値に対応する第１信号を出力する第１デジタル／アナログ変換回路と、
    前記等化係数が負の値のときに前記等化係数の絶対値に対応する第２信号を出力する第２デジタル／アナログ変換回路と、
    前記ラッチ回路に保持されたデータに基づいて、前記第１デジタル／アナログ変換回路の出力端子および前記第２デジタル／アナログ変換回路の出力端子と、前記加算端子および前記減算端子の間の接続を切り替えるスイッチ回路と、を有し、
    前記第１デジタル／アナログ変換回路は、前記等化係数が負の値のときに前記等化係数が零である場合に対応する信号を出力し、
    前記第２デジタル／アナログ変換回路は、前記等化係数が正の値のときに前記等化係数が零である場合に対応する信号を出力する
    ことを特徴とする等化回路。
  2. 前記第１信号および前記第２信号は、第１電流信号および第２電流信号であり、
    前記第１デジタル／アナログ変換回路および前記第２デジタル／アナログ変換回路は、第１電流ＤＡＣおよび第２電流ＤＡＣである、
    ことを特徴とする請求項１に記載の等化回路。
  3. 前記等化回路は、ｎを２以上の整数として、過去のｎ個のデータによるシンボル間干渉を除去するためのｎ個のシンボル間干渉除去ユニットを含み、
    それぞれの前記シンボル間干渉除去ユニットは、前記ラッチ回路、前記第１デジタル／アナログ変換回路、前記第２デジタル／アナログ変換回路、および、前記スイッチ回路を含み、
    前記ｎ個の前記シンボル間干渉除去ユニットにおける前記ラッチ回路は、縦列接続されて過去のｎ個前までのシンボルのデータを保持するシフトレジスタを形成する、
    ことを特徴とする請求項１または請求項２に記載の等化回路。
  4. 請求項１乃至請求項３のいずれか１項に記載の等化回路と、
    前記等化回路の出力データを受け取ってシリアル／パラレル変換し、受信パラレルデータを受信クロックと共に出力するデマルチプレクサと、
    前記デマルチプレクサの出力に基づいて、前記等化回路で使用するデータ取り込みクロックを生成するデータ取り込みクロック生成回路と、を有する、
    ことを特徴とする受信回路。
  5. 請求項４に記載の受信回路と、
    前記受信回路から前記受信パラレルデータおよび前記受信クロックを受け取って処理を行う内部回路と、
    前記内部回路から送信パラレルデータおよび送信クロックを受け取ってパラレル／シリアル変換し、シリアル変換された送信信号を出力する送信回路と、を有する、
    ことを特徴とする集積回路装置。
  6. 加算端子および減算端子を有し、入力信号の加算を行う第１加算回路と、
    前記第１加算回路の出力信号を所定のしきい値と比較する比較回路と、
    前記比較回路の出力データを保持するラッチ回路と、
    等化係数の絶対値に対応する第３信号を出力するデジタル／アナログ変換回路と、
    前記ラッチ回路に保持されたデータおよび前記等化係数の符号情報に基づいて、前記デジタル／アナログ変換回路の出力端子と、前記加算端子および前記減算端子の間の接続を切り替えるスイッチ回路と、を有し、
    前記スイッチ回路は、
    前記ラッチ回路に保持されたデータに基づいて、前記デジタル／アナログ変換回路の出力端子と、自身の出力端子の間の接続を切り替える第１スイッチ回路と、
    前記等化係数の符号情報に基づいて、前記第１スイッチ回路の出力端子と、前記加算端子および前記減算端子の間の接続を切り替える第２スイッチ回路と、を有する
    ことを特徴とする等化回路。
  7. 前記第３信号は、第３電流信号であり、
    前記デジタル／アナログ変換回路は、電流ＤＡＣである、
    ことを特徴とする請求項６に記載の等化回路。
  8. 前記等化回路は、ｎを２以上の整数として、過去のｎ個のデータによるシンボル間干渉を除去するためのｎ個のシンボル間干渉除去ユニットを含み、
    それぞれの前記シンボル間干渉除去ユニットは、前記ラッチ回路、前記デジタル／アナログ変換回路、および、前記スイッチ回路を含み、
    前記ｎ個のシンボル間干渉除去ユニットにおける前記ラッチ回路は、縦列接続されて過去のｎ個前までのシンボルのデータを保持するシフトレジスタを形成する、
    ことを特徴とする請求項６または請求項７に記載の等化回路。
  9. 請求項６乃至請求項８のいずれか１項に記載の等化回路と、
    前記等化回路の出力データを受け取ってシリアル／パラレル変換し、受信パラレルデータを受信クロックと共に出力するデマルチプレクサと、
    前記デマルチプレクサの出力に基づいて、前記等化回路で使用するデータ取り込みクロックを生成するデータ取り込みクロック生成回路と、を有する、
    ことを特徴とする受信回路。
  10. 請求項９に記載の受信回路と、
    前記受信回路から前記受信パラレルデータおよび前記受信クロックを受け取って処理を行う内部回路と、
    前記内部回路から送信パラレルデータおよび送信クロックを受け取ってパラレル／シリアル変換し、シリアル変換された送信信号を出力する送信回路と、を有する、
    ことを特徴とする集積回路装置。
  11. 加算端子および減算端子を有し、入力信号の加算を行う第１加算回路と、
    前記第１加算回路の出力信号を所定のしきい値と比較する比較回路と、
    前記比較回路の出力データに基づく第１の値を保持するラッチ回路と、
    等化係数の絶対値に対応する第４信号を出力するデジタル／アナログ変換回路と、
    前記ラッチ回路に保持されたデータに基づいて、前記デジタル／アナログ変換回路の出力端子と、前記加算端子および前記減算端子の間の接続を切り替えるスイッチ回路と、を有し、
    前記第１の値は、前記比較回路の出力データと、前記等化係数の符号情報を乗算した値である
    ことを特徴とする等化回路。
  12. 前記等化回路は、ｎを２以上の整数として、過去のｎ個のデータによるシンボル間干渉を除去するためのｎ個のシンボル間干渉除去ユニットを含み、
    それぞれの前記シンボル間干渉除去ユニットは、前記ラッチ回路、前記デジタル／アナログ変換回路、および、前記スイッチ回路を含み、
    前記ｎ個のシンボル間干渉除去ユニットにおける前記ラッチ回路は、縦列接続されて過去のｎ個前までのシンボルのデータを保持するシフトレジスタを形成する、
    ことを特徴とする請求項１１に記載の等化回路。
  13. 前記第４信号は、第４電流信号であり、
    前記デジタル／アナログ変換回路は、電流ＤＡＣである、
    ことを特徴とする請求項１１または請求項１２に記載の等化回路。
  14. 請求項１１乃至請求項１３のいずれか１項に記載の等化回路と、
    前記等化回路の出力データを受け取ってシリアル／パラレル変換し、受信パラレルデータを受信クロックと共に出力するデマルチプレクサと、
    前記デマルチプレクサの出力に基づいて、前記等化回路で使用するデータ取り込みクロックを生成するデータ取り込みクロック生成回路と、を有する、
    ことを特徴とする受信回路。
  15. 請求項１４に記載の受信回路と、
    前記受信回路から前記受信パラレルデータおよび前記受信クロックを受け取って処理を行う内部回路と、
    前記内部回路からの送信パラレルデータおよび送信クロックを受け取ってパラレル／シリアル変換し、シリアル変換された送信信号を出力する送信回路と、を有する、
    ことを特徴とする集積回路装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11005492B2 (en) * 2018-12-31 2021-05-11 Tektronix, Inc. Dual output signal paths for signal source channels to optimize for bandwidth and amplitude range
CN117334230A (zh) * 2022-06-23 2024-01-02 长鑫存储技术有限公司 数据接收电路、数据接收系统以及存储装置
CN118410747A (zh) * 2024-07-04 2024-07-30 山东云海国创云计算装备产业创新中心有限公司 一种信号均衡电路、接口、片上系统以及服务器

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001044895A (ja) 1999-06-29 2001-02-16 3 Com Technol 判定フィードバックエンコーダおよび受信機
EP1145475A1 (en) * 1999-10-21 2001-10-17 Koninklijke Philips Electronics N.V. An adaptive digital beamforming receiver to improve signal reception
US6993107B2 (en) * 2001-01-16 2006-01-31 International Business Machines Corporation Analog unidirectional serial link architecture
US7433401B1 (en) * 2003-05-22 2008-10-07 Marvell International Ltd. Mixed-mode signal processor architecture and device
US7233164B2 (en) 2003-12-17 2007-06-19 Rambus Inc. Offset cancellation in a multi-level signaling system
DE09165754T1 (de) * 2003-12-17 2014-07-03 Rambus Inc. Schnelles Signalisierungssystem mit adaptiver Vorverzerrung, Auslöschung von Reflexionen und Unterdrückung von Gleichspannungsversätzen
JP5072199B2 (ja) * 2005-06-23 2012-11-14 株式会社東芝 デジタル変調信号受信装置及びその受信方法
CN1937600A (zh) * 2005-09-05 2007-03-28 冲电气工业株式会社 均衡器和均衡方法
JP4956840B2 (ja) * 2008-03-14 2012-06-20 日本電気株式会社 判定帰還等化装置及び方法
US8134885B2 (en) * 2009-11-24 2012-03-13 Bae Systems Information And Electronic Systems Integration Inc. High-speed compression architecture for memory
US9806917B2 (en) * 2014-02-21 2017-10-31 Hitachi, Ltd. Electric signal transmission apparatus
JP2015192200A (ja) * 2014-03-27 2015-11-02 富士通株式会社 受信回路

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