JP4764814B2 - 波形等化係数調整方法および回路、レシーバ回路、ならびに伝送装置 - Google Patents

Description

本発明は、波形等化係数調整技術に関し、特に、ＰＣ、ルータ、サーバ、長距離信号伝送装置などの情報機器に適用して有効な技術に関する。

本発明者が検討したところによれば、従来の波形等化係数調整技術に関しては、以下のような技術が考えられる。たとえば、受信した全ての信号の符号反転時間を測定し、ジッタが最小になる等化係数を求める方法が挙げられる（非特許文献１）。
ＩＥＥＥ １−４２４４−０００６−６／０６ ｐ２４２、ｐ２４０

ところで、前記のような波形等化係数調整技術に関して、本発明者が検討した結果、以下のようなことが明らかとなった。たとえば、前述した従来の波形等化係数調整技術では、伝送損失が大きくなると、符号反転時間の評価精度を上げることが必要になり、調整に時間がかかるという問題が考えられる。以下において、図１０〜図１５を用いて、具体的に説明する。

近年、情報機器（ＰＣ、ルータ、サーバなど）で扱われる伝送容量の増加に伴い、信号線１本あたりの伝送容量はＧｂｐｓ超に増加している。このような伝送容量の増加は、図１０（ａ）に示すような伝送線路を介したドライバ回路とレシーバ回路間で伝送速度の増加につながり、図１０（ｂ）に示すように、ドライバ回路からレシーバ回路への信号の伝送線路での損失を増加させるため、図１０（ｃ）（ｄ）に示すように、送信波形に対する受信波形を見ると、伝送波形が劣化し、符号誤りの発生率を増加させる。

波形劣化を補償する技術として、エンファシス、ハイパスフィルタが用いられる。図１１（ａ）（ｂ）は、エンファシスあり、エンファシスなしの場合の送信波形と受信波形を示す。また、伝送損失が大きい場合には、レシーバ回路で判定したデータをフィードバックして波形等化を行う判定帰還型イコライザ（ＤＦＥ：Ｄｅｃｉｓｉｏｎ Ｆｅｅｄｂａｃｋ Ｅｑｕａｌｉｚｅｒ）が用いられることもある。

従来のエンファシスやハイパスフィルタなどの波形等化係数調整は、ドライバ回路から送信された信号をレシーバ回路で受信し、受信した全ての信号の符号反転時間の分布を測定して、図１２に示すような調整なしから最適までの波形等化による波形変化（図１２では４段階の例）に対して、図１３に示すように、時間方向（時間に対する符号反転タイミング分布）の評価関数（たとえば符号反転のピーク、半値幅、σ）が最適になるように等化係数を調整、すなわちジッタが最小になる等化係数を求めていた。あるいは、図１４に示すように、振幅方向（電圧に対する振幅分布）の評価関数（たとえば符号反転のピーク、半値幅、σ）が最適になるように等化係数を調整、すなわちジッタのピークとピークの中間タイミングにおける受信した全ての信号の振幅の分布が最小になるように等化係数を調整していた。

しかしながら、従来方法では、送信信号がランダムパターンで、かつ伝送線路の損失が大きい場合に、前述したジッタ分布や振幅分布に顕著な差が現れにくく、分布に差がつきにくいものとなっている。たとえば、図１５に示すように、時間に対する符号反転タイミング分布の場合、符号反転時間の分布に差がつきにくく、この分布に差をつけるには積算回数を増やさなければならず、等化係数調整に時間がかかることが問題であった。

そこで、本発明の目的は、波形等化係数の調整時間を短縮することが可能な波形等化係数調整技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明は、上記目的を達成するために、任意の信号列の場合のみジッタまたは振幅を測定し、波形等化係数を調整する波形等化係数調整方法が特徴である。特に、受信信号の内、０１０または１０１信号以外の信号を用いて、符号反転時間を測定するものである。このような信号を用いた場合の符号反転時間は、従来の技術に比べてより急峻になるため、波形等化係数の調整時間を短縮することができる。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

本発明によれば、任意の信号列の場合のみジッタまたは振幅を測定し、波形等化係数を調整することで、波形等化係数の調整時間を短縮することが可能となる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

また、実施の形態の説明においては、本発明の特徴を分かりやすくするために、必要に応じて本発明に対する比較技術と対応させて説明する。

（波形等化係数調整方法）
図１は、本実施の形態と比較技術の波形等化係数調整方法の一例を示す図（（ａ）：比較技術、（ｂ）：本実施の形態）である。

図１に示すように、本発明の実施の形態は、比較技術に対して、レシーバ回路で受信した信号のうち、任意の信号のみを用いてジッタあるいは振幅を測定する回路を設ける調整方法である。波形等化係数に対して評価関数の変動が大きくなるような信号パターンを波形等化係数の調整に用いることで、波形等化係数の調整時間を短縮することが可能となる。

特に、受信信号のうち、１ビット前と１ビット後の符号が受信データの符号と反転した場合（０１０および１０１）に、ジッタあるいは振幅を測定しないように波形等化係数調整回路を構成することで、符号反転分布（時間（ＵＩ）に対する符号反転頻度）に差がつき、大きな効果が得られる。まず、０１０および１０１信号以外の信号を用いてジッタあるいは振幅を測定して、分布が小さくなるように波形等化係数を粗調整し、次に全ての信号を用いてジッタあるいは振幅の分布が小さくなるように波形等化係数を微調整することにより、従来に比べて調整時間を短縮することが可能となる。

（波形等化係数調整回路）
図２は、比較技術の波形等化係数調整回路の一例を示す図（（ａ）：波形等化係数調整回路の構成図、（ｂ）：波形図、（ｃ）：符号反転分布図）である。図３は、本実施の形態の波形等化係数調整回路の一例を示す図（（ａ）：波形等化係数調整回路の構成図、（ｂ）：０１０／１０１信号除去回路のＯＦＦ時の入出力データ表、（ｃ）：０１０／１０１信号除去回路のＯＮ時の入出力データ表）である。

比較技術の波形等化係数調整回路としては、図２（ａ）に示すように、ｎ個のラッチＦＦ₁，ＦＦ₂，…，ＦＦ_n、ｎ−１個の遅延素子ＤＬ_1・2，ＤＬ_2・3，…，ＤＬ_(n-1)_・n、ｎ−１個のＸＯＲゲートＸＯＲ_1・2，ＸＯＲ_2・3，…，ＸＯＲ_(n-1)_・nからなる回路構成において、受信データＤａｔａが入力されるラッチＦＦ₁〜ＦＦ_nを複数（ｎ）個並列に接続して設け、これらを遅延素子ＤＬ_1・2〜ＤＬ_(n-1)_・nによるタイミングの異なるクロックＣｌｏｃｋに同期させて動作させ、隣り合うラッチＦＦ₁〜ＦＦ_nのデータ符号が反転した場合にＸＯＲゲートＸＯＲ_1・2〜ＸＯＲ_(n-1)_・nから信号を出力して、カウンタでカウントする方法が一般的な符号反転タイミングの測定方法である。この場合の等化係数調整による波形（時間：Ｔｉｍｅ（ｎｓ）に対する電圧：Ｖｏｌｔａｇｅ（Ｖ））は、図２（ｂ）のようになる。また、この等化係数の調整では、図２（ｃ）に示すように、符号反転のピーク高さ、分布のσ値、半値幅などの、符号反転時間の評価関数が最適になるように調整される。

これに対して、本実施の形態の波形等化係数調整回路は、前述した図１（ｂ）の波形等化係数調整方法を適用し、受信データを１ビットずつ遅延させるラッチと、任意のデータ列の場合にカウンタにデータを出力する比較回路を追加することで実現できる。すなわち、図３（ａ）に示すように、受信データが入力され、並列に接続された２段からなるｎ×２個のラッチＦＦ_1a，ＦＦ_2a，…，ＦＦ_na，ＦＦ_1b，ＦＦ_2b，…，ＦＦ_nb、ｎ×２個のラッチをタイミングの異なるクロックに同期させて動作させるｎ−１個の遅延素子ＤＬ_1・2，ＤＬ_2・3，…，ＤＬ_(n-1)_・n、ｎ×２個のラッチにおいて、隣り合うラッチのデータ符号が反転した場合に信号を出力するｎ−１個のＸＯＲゲートＸＯＲ_1・2，ＸＯＲ_2・3，…，ＸＯＲ_(n-1)_・nに加えて、０１０／１０１信号除去回路が付加されている。

この０１０／１０１信号除去回路は、受信データを１ビットずつ遅延させる直列に接続された３個のラッチＦＦ₁₁，ＦＦ₁₂，ＦＦ₁₃と、ＸＯＲゲートＸＯＲ_1・2〜ＸＯＲ_(n-1)_・nとカウンタの間に挿入されたｎ−１個の比較回路ＣＭ_1・2，ＣＭ_2・3，…，ＣＭ_(n-1)_・nから構成される。比較回路ＣＭ_1・2〜ＣＭ_(n-1)_・nは、２個のラッチＦＦ₁₁，ＦＦ₁₂を介して入力されるデータＤ₀端子、３個のラッチＦＦ₁₁〜ＦＦ₁₃を介して入力される１シンボル前のデータＤ_-1端子、１個のラッチＦＦ₁₁を介して入力される１シンボル後のデータＤ₁端子、各ＸＯＲゲートＸＯＲ_1・2〜ＸＯＲ_(n-1)_・nから入力されるデータＤ_T端子、カウンタへの出力端子Ｑを備えている。

このような回路構成において、比較回路ＣＭ_1・2〜ＣＭ_(n-1)_・nで、データＤ₀と、１シンボル前のデータＤ_-1および１シンボル後のデータＤ₁の符号が反転した場合に、カウンタにデータを出力しないようになっている。すなわち、図３（ｃ）に示すように、０１０／１０１信号除去回路のＯＦＦ時（ｂ）に対して、０１０／１０１信号除去回路のＯＮ時は、Ｄ_-1が“０”、Ｄ₀が“１”、Ｄ₁が“０”で、Ｄ_Tが“１”の場合には、ＯＦＦ時であればＱは“１”となるところを、本実施の形態の図３（ａ）のような回路構成とすることで、Ｑを“０”にすることができる。同様に、Ｄ_-1が“１”、Ｄ₀が“０”、Ｄ₁が“１”で、Ｄ_Tが“１”の場合には、本実施の形態の回路構成ではＱを“０”にすることができる。

このような波形等化係数調整回路を用いて、波形等化係数を調整することで調整時間を短縮することが可能となる。なお、遅延素子は、１ビット遅延のラッチに限定されず、インバータやディレイラインなどを用いても実現できる。また、図３（ａ）に示す波形等化係数調整回路は、シリアルデータのまま、ジッタまたは振幅を評価する構成であるが、シリアルデータをパラレルデータに変換してジッタまたは振幅を評価する構成にしても同様の効果が得られる。

（ドライバ回路とレシーバ回路）
図４〜図６は、本実施の形態において、ドライバ回路とレシーバ回路の一例を示す図である。

図４（ａ）に示すように、ドライバ回路１０とレシーバ回路２０は、伝送線路３０で接続されている。ドライバ回路１０は、信号を送信する回路であり、波形等化回路（ＥＱ）１１と、この波形等化回路１１の後段に接続された出力バッファ１２などから構成される。レシーバ回路２０は、ドライバ回路１０から送信された信号を受信する回路であり、この送信された信号を受信する入力バッファ２１と、この入力バッファ２１の後段に接続されたラッチ（ＦＦ）２２およびＣＤＲ２３などから構成され、ＣＤＲ２３の出力はラッチ２２のクロックとして入力されている。

特に、レシーバ回路２０には、前述した図３（ａ）の波形等化係数調整回路２４が入力バッファ２１の後段に付加されて接続されており、この波形等化係数調整回路２４の測定結果は伝送線路３０を通じて、波形等化係数調整信号としてドライバ回路１０の波形等化回路１１にフィードバックされている。このレシーバ回路２０の構成において、波形等化係数調整回路２４の測定結果は、図４（ｃ）に示すように、比較技術の図４（ｂ）に示す測定結果に比べて、符号反転タイミング分布に差をつけることができる。

また、図５に示すように、レシーバ回路２０ａは、入力バッファ２１の後段にある、クロック再生回路２５を含むＣＤＲ２３の中に波形等化係数調整回路２４を備え、この波形等化係数調整回路２４から波形等化係数調整信号をドライバ回路１０の波形等化回路１１に出力するように構成することも可能である。このような回路構成にすることで、図４（ａ）に比べて、実装面積の増加を抑えることができる。

また、図６に示すように、レシーバ回路２０ｂは、入力バッファ２１の後段にＦＩＲ型（ＨＰＦなど）のＦＩＲ型波形等化回路２６を接続し、その後段に波形等化係数調整回路２４を接続して、波形等化係数調整信号をドライバ回路１０の波形等化回路１１およびレシーバ回路２０ｂのＦＩＲ型波形等化回路２６に出力するように構成することも可能である。このような回路構成は、ドライバ回路１０側のみの波形等化に比べて、より高品質の信号波形を得ることができる。

（波形等化回路の波形等化係数調整フロー）
図７は、前述した図６のドライバ回路とレシーバ回路を例に波形等化係数調整フローの一例を示す図である。

ＦＩＲ型波形等化回路２６の場合（フロー１）には、図７（ａ）に示すように、まず、波形等化係数調整回路２４内の０１０／１０１信号除去回路をＯＮにして、０１０／１０１信号以外の信号を用いてジッタあるいは振幅を測定して、分布が小さくなるようにＦＩＲ型波形等化係数を粗調整する。次に、０１０／１０１信号除去回路をＯＦＦにして、全ての信号を用いてジッタあるいは振幅の分布が小さくなるようにＦＩＲ型波形等化係数を微調整する。そして、通常動作に移行する。

また、図８に示すように、波形等化回路として、ＦＩＲ型だけでなく、ＦＩＲ型波形等化回路２６とＩＩＲ型（ＤＦＥなど）のＩＩＲ型波形等化回路２７を組み合わせた回路を用いたレシーバ回路２０ｃにおいても、同様の効果を得ることができる。このＩＩＲ型波形等化回路２７の一例としては、閾値レベルを受信信号に応じて変化させる第１の方式と、閾値レベルの異なるラッチの信号を受信信号に応じて切り替えて出力する第２の方式があり、どちらの場合でも有効である。

第１の方式の場合は、図９（ａ）に示すように、データＤＡＴＡが入力される加算器４１と、ラッチ４２および積算器４３などからなる回路構成で、閾値レベルを受信信号に応じて変化させることができる。一方、第２の方式の場合は、図９（ｂ）に示すように、データＤＡＴＡ、参照電圧ｒｅｆ１，ｒｅｆ２が入力される並列に接続した比較器５１，５２と、セレクタ５３およびラッチ５４などからなる回路構成で、閾値レベルの異なる信号を受信信号に応じて切り替えて出力することができる。

このＦＩＲ型波形等化回路２６とＩＩＲ型波形等化回路２７を組み合わせた回路構成の場合、波形等化係数の調整方法として、フロー２、フロー３が考えられる。フロー２の場合には、図７（ｂ）に示すように、まず、フロー１と同様に、波形等化係数調整回路２４内の０１０／１０１信号除去回路をＯＮにしてＦＩＲ型波形等化回路２６の波形等化係数を粗調整し、次に、０１０／１０１信号の除去回路をＯＦＦにしてＦＩＲ型波形等化回路２６の波形等化係数を微調整する。その後、ＩＩＲ型波形等化回路２７の波形等化係数を調整する。そして、通常動作に移行する。

また、フロー３の場合には、図７（ｃ）に示すように、フロー２に対して、ＦＩＲ型波形等化回路２６の波形等化係数の微調整、ＩＩＲ型波形等化回路２７の波形等化係数の調整を繰り返した後、通常動作に移行する。

このように、ＦＩＲ型波形等化回路２６の波形等化係数を粗調整してから、ＦＩＲ型波形等化回路２６の波形等化係数の微調整およびＩＩＲ型波形等化回路２７の波形等化係数を調整することにより、時間効率のよい波形等化調整が可能となる。

（ＬＳＩ、伝送装置、情報機器）
前述したレシーバ回路２０，２０ａ〜２０ｃは、半導体基板上に形成してＬＳＩとして構成することができる。さらに、このＬＳＩを用いて、ＰＣ、ルータ、サーバ、長距離信号伝送装置など、さらにこれらを含む情報機器を構成することができる。このような伝送装置、情報機器を構成することで、波形等化係数の調整時間を短縮することができるため、電源投入後の通常動作までの時間を短縮することができる。また、通常動作を止めて波形等化係数を再調整した場合においても、通常動作への復帰が従来に比べて、早くなるという効果がある。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明の波形等化係数調整技術は、ＰＣ、ルータ、サーバ、長距離信号伝送装置など、さらにこれらを含む情報機器に利用可能である。

本発明の一実施の形態と比較技術の波形等化係数調整方法の一例を示す図（（ａ）：比較技術、（ｂ）：本実施の形態）である。 本発明に対する比較技術の波形等化係数調整回路の一例を示す図（（ａ）：波形等化係数調整回路の構成図、（ｂ）：波形図、（ｃ）：符号反転分布図）である。 本発明の一実施の形態の波形等化係数調整回路の一例を示す図（（ａ）：波形等化係数調整回路の構成図、（ｂ）：０１０／１０１信号除去回路のＯＦＦ時の入出力データ表、（ｃ）：０１０／１０１信号除去回路のＯＮ時の入出力データ表）である。 本発明の一実施の形態において、ドライバ回路とレシーバ回路の一例を示す図（（ａ）：構成図、（ｂ）：比較技術の符号反転タイミング分布、（ｃ）：本実施の形態の符号反転タイミング分布）である。 本発明の一実施の形態において、別のドライバ回路とレシーバ回路の一例を示す図（構成図）である。 本発明の一実施の形態において、さらに別のドライバ回路とレシーバ回路の一例を示す図（構成図）である。 本発明の一実施の形態において、図６のドライバ回路とレシーバ回路を例に波形等化係数調整フローの一例を示す図（（ａ）：ＦＩＲ型、（ｂ）：ＦＩＲ型＋ＩＩＲ型、（ｃ）：ＦＩＲ型＋ＩＩＲ型）である。 本発明の一実施の形態において、さらに別のドライバ回路とレシーバ回路の一例を示す図（構成図）である。 本発明の一実施の形態において、ＩＩＲ型波形等化回路の一例を示す図（（ａ）：第１の方式、（ｂ）：第２の方式）である。 従来技術において、ドライバ回路とレシーバ回路の一例を示す図（（ａ）：構成図、（ｂ）：損失特性、（ｃ）：送信波形、（ｄ）：受信波形）である。 従来技術において、エンファシスあり、エンファシスなしの場合の送信波形と受信波形の一例を示す図（（ａ）：送信波形、（ｂ）：受信波形）である。 従来技術において、調整なしから最適までの波形等化による波形変化の一例を示す図である。 従来技術において、波形等化係数調整方法（時間に対する符号反転タイミング分布）の一例を示す図である。 従来技術において、波形等化係数調整方法（電圧に対する振幅分布）の一例を示す図である。 従来技術において、損失が大きい場合の波形等化係数調整方法（時間に対する符号反転タイミング分布）の一例を示す図である。

符号の説明

１０…ドライバ回路、１１…波形等化回路、１２…出力バッファ、
２０，２０ａ，２０ｂ，２０ｃ…レシーバ回路、２１…入力バッファ、２２…ラッチ、２３…ＣＤＲ、２４…波形等化係数調整回路、２５…クロック再生回路、２６…ＦＩＲ型波形等化回路、２７…ＩＩＲ型波形等化回路、
３０…伝送線路、
４１…加算器、４２…ラッチ、４３…積算器、
５１，５２…比較器、５３…セレクタ、５４…ラッチ、
ＦＦ…ラッチ、ＤＬ…遅延素子、ＸＯＲ…ＸＯＲゲート、ＣＭ…比較回路。

Claims (8)

1. 信号を送信するドライバ回路と、前記ドライバ回路から送信された信号を受信するレシーバ回路とを有する伝送装置における波形等化係数調整方法であって、
   前記ドライバ回路から送信された信号を前記レシーバ回路で受信し、前記レシーバ回路内の波形等化係数調整回路で、０１０および１０１の信号列以外の全ての信号列データである任意の信号列の場合のみジッタを測定し、この測定結果に応じて前記ドライバ回路内の波形等化回路の波形等化係数を調整することを特徴とする波形等化係数調整方法。
2. 波形等化回路の波形等化係数を調整する波形等化係数調整回路であって、
   受信データが入力され、ｎ個並列に接続された２段からなるｎ×２個のラッチと、
   前記ｎ×２個のラッチをタイミングの異なるクロックに同期させて動作させるために、クロック信号が入力され、直列に接続され、出力が前記ｎ×２個のラッチのクロックとして用いられるｎ−１個の遅延素子と、
   前記ｎ×２個のラッチにおいて、タイミングの異なるクロックのうち、隣り合うタイミングのクロックに同期して動作するラッチの出力データ符号が反転した場合に信号を出力するｎ−１個のＸＯＲゲートと、
   前記受信データを１ビットずつ遅延させる直列に接続された３個のラッチと、
   前記３個のラッチのうち、２個のラッチを介して入力されるデータＤ₀と、３個のラッチを介して入力される１シンボル前のデータＤ_-1および１個のラッチを介して入力される１シンボル後のデータＤ₁の符号が反転した場合に、前記ｎ−１個のＸＯＲゲートの出力データを出力しないようにするｎ−１個の比較回路と、
   前記ｎ−１個の比較回路のそれぞれの出力をカウントするために対応して設けられたｎ−１個のカウンタと、を有し、
   前記受信データが０１０および１０１の信号列以外の全ての信号列データである任意の信号列の場合のみ、前記ｎ−１個のカウンタのそれぞれが対応する前記ｎ−１個の比較回路の出力をカウントすることでジッタを測定し、この測定結果に応じて前記波形等化回路の波形等化係数を調整することを特徴とする波形等化係数調整回路。
3. 波形等化回路の波形等化係数を調整する波形等化係数調整回路を有するレシーバ回路であって、
   前記波形等化係数調整回路は、
   受信データが入力され、ｎ個並列に接続された２段からなるｎ×２個のラッチと、
   前記ｎ×２個のラッチをタイミングの異なるクロックに同期させて動作させるために、クロック信号が入力され、直列に接続され、出力が前記ｎ×２個のラッチのクロックとして用いられるｎ−１個の遅延素子と、
   前記ｎ×２個のラッチにおいて、タイミングの異なるクロックのうち、隣り合うタイミングのクロックに同期して動作するラッチの出力データ符号が反転した場合に信号を出力するｎ−１個のＸＯＲゲートと、
   前記受信データを１ビットずつ遅延させる直列に接続された３個のラッチと、
   前記３個のラッチのうち、２個のラッチを介して入力されるデータＤ₀と、３個のラッチを介して入力される１シンボル前のデータＤ_-1および１個のラッチを介して入力される１シンボル後のデータＤ₁の符号が反転した場合に、前記ｎ−１個のＸＯＲゲートの出力データを出力しないようにするｎ−１個の比較回路と、
   前記ｎ−１個の比較回路のそれぞれの出力をカウントするために対応して設けられたｎ−１個のカウンタと、を有し、
   前記受信データが０１０および１０１の信号列以外の全ての信号列データである任意の信号列の場合のみ、前記ｎ−１個のカウンタのそれぞれが対応する前記ｎ−１個の比較回路の出力をカウントすることでジッタを測定し、この測定結果に応じて前記波形等化回路の波形等化係数を調整することを特徴とするレシーバ回路。
4. ドライバ回路から送信された信号を受信するレシーバ回路であって、
   前記ドライバ回路から送信された信号を受信する入力バッファと、
   前記入力バッファの後段に接続されたＣＤＲと、
   前記入力バッファの後段に接続され、前記ＣＤＲの出力をクロックとするラッチと、
   前記入力バッファの後段に接続され、受信データが０１０および１０１の信号列以外の全ての信号列データである任意の信号列の場合のみジッタを測定し、前記ジッタの分布が小さくなるように前記ドライバ回路内の波形等化回路の波形等化係数を第１の精度で調整し、全ての信号列のデータを用いて、前記ジッタを測定し、前記ジッタの分布が小さくなるように前記波形等化回路の波形等化係数を前記第１の精度より高い第２の精度で調整する波形等化係数調整回路とを有することを特徴とするレシーバ回路。
5. ドライバ回路から送信された信号を受信するレシーバ回路であって、
   前記ドライバ回路から送信された信号を受信する入力バッファと、
   前記入力バッファの後段に接続されたＣＤＲと、
   前記入力バッファの後段に接続され、前記ＣＤＲの出力をクロックとするラッチとを有し、
   前記ＣＤＲは、受信データが０１０および１０１の信号列以外の全ての信号列データである任意の信号列の場合のみジッタを測定し、前記ジッタの分布が小さくなるように前記ドライバ回路内の波形等化回路の波形等化係数を第１の精度で調整し、全ての信号列のデータを用いて、前記ジッタを測定し、前記ジッタの分布が小さくなるように前記波形等化回路の波形等化係数を前記第１の精度より高い第２の精度で調整する波形等化係数調整回路を有することを特徴とするレシーバ回路。
6. ドライバ回路から送信された信号を受信するレシーバ回路であって、
   前記ドライバ回路から送信された信号を受信する入力バッファと、
   前記入力バッファの後段に接続された波形等化回路と、
   前記波形等化回路の後段に接続されたＣＤＲと、
   前記波形等化回路の後段に接続され、前記ＣＤＲの出力をクロックとするラッチと、
   前記波形等化回路の後段に接続され、受信データが０１０および１０１の信号列以外の全ての信号列データである任意の信号列の場合のみジッタを測定し、前記ジッタの分布が小さくなるように前記波形等化回路および前記ドライバ回路内の波形等化回路の波形等化係数を第１の精度で調整し、全ての信号列のデータを用いて、前記ジッタを測定し、前記ジッタの分布が小さくなるように前記波形等化回路および前記ドライバ回路内の波形等化回路の波形等化係数を前記第１の精度より高い第２の精度で調整する波形等化係数調整回路とを有することを特徴とするレシーバ回路。
7. 請求項３〜６のいずれか１項に記載のレシーバ回路において、
   前記レシーバ回路は、半導体基板上に形成してＬＳＩとして構成されることを特徴とするレシーバ回路。
8. 請求項７記載のレシーバ回路を用いた伝送装置であって、
   前記半導体基板上に形成したＬＳＩを用いて構成されることを特徴とする伝送装置。