JP2015220492A - 判定帰還型等化器 - Google Patents
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Abstract
Description
本発明は上記事情に鑑みてなされたものであり、その目的は、波形等化動作を劣化させることなく、IC化を考慮した構成を可能にする判定帰還型等化器を提供することにある。
以下、従来構成と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図2(a)に示すように、シミュレーションに用いる受信機23は、判定帰還型等化器(DFE)1の入力側にA/D変換器24を配置した構成である。判定帰還型等化器21の出力側には、図示しないが例えば復調器などが配置される。A/D変換器24には、実際の受信信号経路をシミュレートしたケーブルモデル25を介して信号(1)を入力する。信号(1)は、ケーブルモデル25を経ると波形が鈍り図2(b)に示す信号(2)の状態となり、信号(2)をA/D変換すると信号(3)のようになる。そして、判定帰還型等化器1が波形等化動作を行うと、信号(4)の状態となる。
図4に示すように、第2実施形態の判定帰還型等化器31では、遅延素子22の出力から重み付け器2(4)、2(5)に至るタップ係数の更新経路に、遅延素子32を追加している。それに伴い、重み付け器2(4)、2(5)における乗算器4(4)、4(5)の入力側に、遅延素子11eを追加している。これにより、重み付け器2(4)、2(5)のタップ係数更新間隔は、重み付け器2(2)、2(3)の更新間隔よりも、1遅延時間単位分長くなっている。
(タップ1:大)>(タップ2,3:中)>タップ(4,5:小)
に分類できることを前提としたものである。
図5に示すように、第3実施形態の判定帰還型等化器41では、第1実施形態の判定帰還型等化器21より遅延素子13を削除し、それに伴い、重み付け器2(1)より遅延素子11bを削除し、重み付け器2(2)〜2(5)より遅延素子11dを削除している。尚、遅延素子13を削除することに替えて、遅延素子12(1)〜12(5)を削除しても良い。このように、遅延素子の配置箇所の調整は、各素子間で伝送される信号に必要なタイミング又は駆動能力を考慮して、削除可能なものを削除すれば良い。
図6に示すように、第4実施形態の判定帰還型等化器51では、第1実施形態の判定帰還型等化器21より、重み付け器2(1)の遅延素子11a,11bを削除し、重み付け器2(2)、2(4)の遅延素子11a、11b、11dを削除している。そして、乗算器4(1)の入力端子は、遅延素子3(2)の出力端子に接続されており、乗算器4(2)の入力端子は、重み付け器2(3)の遅延素子11bの出力端子に接続されている。また、FB側の乗算器4(4)の入力端子は、重み付け器2(5)の遅延素子11bの出力端子に接続されている。
必要タップ数及び各部に配置する遅延素子の数は、個別の設計に応じて適宜設定すれば良い。
例えば第2実施形態において、遅延素子をさらに追加して、タップ4,5間で更新経路に付与する遅延時間に差を設けても良い。
主要重み付け器が、重み付け器2(1)に限らないことは言うまでもない。例えば重み付け器2(2)や2(3)のタップ係数の絶対値がより大きくなる場合は、それらを主要重み付け器としても良い。また、主要重み付け器は1つに限らず、タップ係数の絶対値が相対的に他より大きくなる複数の一群を選択しても良い。
更新係数Δや遅延素子により付与される遅延時間は、必ずしも受信信号周波数の1周期分である必要はなく、これらの関係は任意である。
第2〜第4実施形態を、適宜組み合わせて実施しても良い。
検出器は、RZ信号を出力するものでも良い。
Claims (5)
- 入力される受信信号に直接,及び1段以上の遅延素子(3)を介してタップ係数を乗じることで重み付けを行う複数のFF(フィードフォワード)側重み付け器(2(1)〜2(3))と、
出力信号に1段以上の遅延素子を介してタップ係数を乗じることで重み付けを行う複数のFB(フィードバック)側重み付け器(2(4)、2(5))と、
前記FF側重み付け器及び前記FB側重み付け器を介した信号の全てを加算する加算器(7)と、
この加算器の加算結果に基づきデータシンボルを検出し、前記出力信号を出力する検出器(8)と、
この検出器の出入力間の差を求める減算器(9)と、
この減算器の減算結果に更新係数を乗じてタップ係数を更新し、更新したタップ係数を前記各重み付け器に出力するタップ係数更新部(10)とを備えてなる判定帰還型等化器において、
前記受信信号の波形等化動作を最適化するとタップ係数の絶対値が相対的に大きくなる重み付け器(以下、主要重み付け器と称す)のタップ係数を更新する間隔が、その他の重み付け器のタップ係数を更新する間隔よりも短くなるように、各重み付け器の信号処理経路及び/又はタップ係数の更新経路に、遅延素子(3,11〜13,22,32)を非対称に配置したことを特徴とする判定帰還型等化器。 - 前記重み付け器は、入力信号に前記タップ係数を乗算する第1乗算器(4)と、
この乗算器の乗算結果を累積加算する累積器(6)と、
前記入力信号に、前記累積器の累算結果を第2乗算器(5)とで構成され、
前記主要重み付け器の入力端子から前記第1乗算器に至る信号経路が、その他の重み付け器の第1乗算器に至る信号経路の遅延時間よりも短くなり、
且つ、前記タップ係数更新部から、前記主要重み付け器の第1乗算器に至る更新経路が、その他の重み付け器の第1乗算器に至る更新経路の遅延時間よりも短くなるように、前記遅延素子が非対称に配置されていることを特徴とする請求項1記載の判定帰還型等化器。 - 前記その他の重み付け器の第1乗算器に至る更新経路の遅延時間を長くするために配置した遅延素子(22)を介した後の更新経路に、更に遅延素子(32)を追加配置し、
前記追加配置された遅延素子を介してタップ係数が入力される重み付け器の入力端子から第1乗算器に至る信号経路には、前記追加配置されたものと同数の遅延素子(11e)が追加配置されていることを特徴とする請求項2記載の判定帰還型等化器。 - 入力端子から第1乗算器に至る信号経路に複数の遅延素子が直列に配置されている重み付け器(2(3),2(5))があると、
前記直列の途中段に位置する遅延素子の出力端子と、その他の重み付け器(2(2),2(4))における入力端子とを接続することで、それらの重み付け器に付与する遅延時間に差を設けたことを特徴とする請求項1から3の何れか一項に記載の判定帰還型等化器。 - 一部の重み付け器2(1)について、前記入力信号及び/又は出力信号と前記重み付け器との間に配置される遅延素子を、前記第1乗算器に至る信号経路に配置される遅延素子(3(1),3(2))として共用化したことを特徴とする請求項4記載の判定帰還型等化器。
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