JP5214011B2 - 電気分散等価回路 - Google Patents
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Landscapes
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Description
M.Nakamura etal.,"Electrical PMD equalizer ICs for a 40-Gbit/s transmission",TuG4 OFC2005,(2005) S.Wada(NEC) etal.,"Compensation for PMD-induced time-variant waveform distortions in 43-Gbit/s NRZ transmission by ultra-wideband electrical equalizer module",IEEE OFC,OWE2(2006)
複数の前記遅延回路、複数の前記乗算回路、複数の前記加算回路の各回路のうち、少なくとも一部の回路について、当該回路に内包される差動対からの差動出力信号を次段の回路に内包される差動対に直接入力する構成とし、
複数の前記遅延回路それぞれが、複数の遅延用バッファを多段に縦列接続して構成されており、複数の前記遅延回路のうち、いずれか1または複数の遅延回路について、それぞれの遅延回路を構成する複数の前記遅延用バッファの少なくとも一部の遅延用バッファが、差動入力信号を利得1で増幅する差動対のみからなる第2の遅延用バッファにより構成され、残りの遅延用バッファが、差動入力信号を利得1で増幅する差動対と該差動対からの差動出力信号を出力するための出力用のエミッタフォロアとからなる第1の遅延用バッファにより構成され、
前記第1の遅延用バッファは、出力回路を構成する前記出力用のエミッタフォロアの出力端子として、出力用トランジスタのエミッタ端子位置から第1の差動出力信号を取り出す第1の差動出力端子qt1,qc1と、前記出力用トランジスタのエミッタ端子にコレクタ端子とベース端子が接続されエミッタ端子が電流源に接続されるレベルシフト用トランジスタのエミッタ端子位置から第2の差動出力信号を取り出す第2の差動出力端子qt2,qc2との双方を備えて構成され、
前記第1の遅延用バッファと前記第2の遅延用バッファとから構成される前記1または複数の遅延回路において、前記第1の遅延用バッファの次段に前記第2の遅延用バッファを接続する構成では、前記第1の遅延用バッファの前記第2の差動出力端子qt2,qc2を出力端子として接続し、前記第1の遅延用バッファの次段に他の前記第1の遅延用バッファを接続する構成では、前記第1の遅延用バッファの前記第1の差動出力端子qt1,qc1を出力端子として接続していることを特徴とする電気分散等化回路。
本発明は、光ファイバ通信において、波長分散および偏波モード分散によって信号波形が劣化した信号を、光電変換後の電気信号において補償する電気分散等化回路に関するものである。本発明による電気分散等化回路は、FFE型の等化回路であり、当該等化回路を構成する遅延回路として、利得(ゲイン)が“1”の遅延用バッファ(バッファ回路)を、1ないし複数、多段に縦列接続した構成を用いている。
次に、本発明による電気分散等化回路に適用する遅延回路において用いられる遅延用バッファに関して、図1に一例を示した遅延用バッファをより一般的にどのように構成するかについて、図2を用いてさらに説明する。
の平坦性に関する特性を改善することも可能になる。遅延回路2Rにおける群遅延時間の劣化程度は、SPICE(Simulation Program with Integrated Circuit Emphasis)などの回路シミュレーションを用いてあらかじめ予測することができるので、遅延回路2Rに導入すべき第2の遅延用バッファBUFBの個数も前以って設計することが可能である。
図3は、本発明による電気分散等化回路のブロック構成の一例を示すブロック構成図であり、遅延回路として、図9に示す遅延回路2の代わりに、図2に示す遅延回路2Rを用いている場合を示している。
2の遅延用バッファBUFB(利得“1”で増幅整形する差動対DA2のみからなる遅延用バッファ)とのいずれかを用いた遅延用バッファを、所要の遅延時間が得られるように、1ないし複数縦列接続して構成されている。さらに、第2の遅延用バッファBUFBについては、群遅延時間の平坦性の劣化状況や信号波形の劣化状況を勘案しつつ、遅延回路2R内の少なくとも一部の遅延用バッファに適用するように構成する。
前述した実施形態においては、第1の遅延回路21Rおよび第2の遅延回路22Rは、同一の回路構成を用いている場合を説明したが、群遅延時間の劣化状況、および、遅延時間を適切な値に調節する目的から、第1の遅延回路21R、第2の遅延回路22Rそれぞれについて、第1の遅延用バッファBUFAおよび第2の遅延用バッファBUFBの接続個数を適当に変化させるようにしても良い。
Claims (4)
- 入力端子と出力端子との間に、入力される差動入力信号を、あらかじめ定めた一定の遅延時間ずつ、順次、遅延させる複数の遅延回路と、入力される差動入力信号をあらかじめ指定したタップ係数それぞれと乗算する複数の乗算回路と、入力される差動入力信号を加算した結果を出力する複数の加算回路と、を少なくとも備え、複数の前記遅延回路、複数の前記乗算回路、複数の前記加算回路により演算された演算結果を、差動出力信号として、前記出力端子から出力する電気分散等化回路において、
複数の前記遅延回路、複数の前記乗算回路、複数の前記加算回路の各回路のうち、少なくとも一部の回路について、当該回路に内包される差動対からの差動出力信号を次段の回路に内包される差動対に直接入力する構成とし、
複数の前記遅延回路それぞれが、複数の遅延用バッファを多段に縦列接続して構成されており、複数の前記遅延回路のうち、いずれか1または複数の遅延回路について、それぞれの遅延回路を構成する複数の前記遅延用バッファの少なくとも一部の遅延用バッファが、差動入力信号を利得1で増幅する差動対のみからなる第2の遅延用バッファにより構成され、残りの遅延用バッファが、差動入力信号を利得1で増幅する差動対と該差動対からの差動出力信号を出力するための出力用のエミッタフォロアとからなる第1の遅延用バッファにより構成され、
前記第1の遅延用バッファは、出力回路を構成する前記出力用のエミッタフォロアの出力端子として、出力用トランジスタのエミッタ端子位置から第1の差動出力信号を取り出す第1の差動出力端子qt1,qc1と、前記出力用トランジスタのエミッタ端子にコレクタ端子とベース端子が接続されエミッタ端子が電流源に接続されるレベルシフト用トランジスタのエミッタ端子位置から第2の差動出力信号を取り出す第2の差動出力端子qt2,qc2との双方を備えて構成され、
前記第1の遅延用バッファと前記第2の遅延用バッファとから構成される前記1または複数の遅延回路において、前記第1の遅延用バッファの次段に前記第2の遅延用バッファを接続する構成では、前記第1の遅延用バッファの前記第2の差動出力端子qt2,qc2を出力端子として接続し、前記第1の遅延用バッファの次段に他の前記第1の遅延用バッファを接続する構成では、前記第1の遅延用バッファの前記第1の差動出力端子qt1,qc1を出力端子として接続していることを特徴とする電気分散等化回路。 - 請求項1に記載の電気分散等化回路において、次段の回路に内包される差動対に前記差動出力信号を直接入力する当該回路に内包される差動対の回路構成は、コレクタ側電源電圧端子と増幅用トランジスタそれぞれの負荷抵抗との間に、レベルシフト用トランジスタをそれぞれ接続していることを特徴とする電気分散等化回路。
- 請求項1または2に記載の電気分散等化回路において、複数の前記乗算回路のうち、少なくとも一部の乗算回路が、差動入力信号とあらかじめ指定したタップ係数とを乗算する乗算用双差動対のみにより構成され、残りの乗算回路が、差動入力信号とあらかじめ指定したタップ係数とを乗算する乗算用双差動対と該乗算用双差動対からの差動出力信号を出力するための出力用のエミッタフォロアとにより構成されていることを特徴とする電気分散等化回路。
- 請求項1ないし3のいずれかに記載の電気分散等化回路において、複数の前記加算回路のうち、少なくとも一部の加算回路が、2つの差動入力信号を加算する2入力の加算用双差動対のみにより構成され、残りの加算回路が、2つの差動入力信号を加算する加算器用双差動対と該加算用双差動対からの差動出力信号を出力するための出力用のエミッタフォロアとにより構成されていることを特徴とする電気分散等化回路。
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