JP2000091885A

JP2000091885A - 可変遅延回路

Info

Publication number: JP2000091885A
Application number: JP10261465A
Authority: JP
Inventors: Koichi Murata; 浩一村田
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1998-09-16
Filing date: 1998-09-16
Publication date: 2000-03-31

Abstract

(57)【要約】【課題】制御電圧幅及び遅延時間可変幅が大きく、か
つ制御電圧による出力電圧のレベル変動を小さくした可
変遅延回路を実現する。【解決手段】第１、第２の差動回路１，２の出力ノー
ドを共通接続すると共に、該出力ノードの信号をソース
フォロア回路３を介して第２の差動回路２に正帰還さ
せ、且つ第１、第２の差動回路１，２を第３の差動回路
の負荷として接続し、第１、第２の差動回路１，２の動
作電流を第３の差動回路の差動対トランジスタのゲート
に印加される電圧によって制御することにより、第１の
差動回路の入力端子に入力してソースフォロア回路の出
力端子に出力する信号の遅延時間を制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置における直流からの動作が可能な電圧制御型の可変遅
延回路に係り、特に遅延時間の可変幅が広く、出力レベ
ルが制御電圧によらず一定となるようにした可変遅延回
路に関するものである。

【０００２】

【従来の技術】これまで提案されているGHz帯を超える
ような高速信号用の可変遅延回路の例として、文献１
（K.Tanaka et.al.,"A GaAs DCFL Variable Delay Circ
uit for2.5 GHz",電子情報通信学会春季全国大会，C-51
5,1991.）がある。この文献１では、ゲートを制御する
ようにしたトランスファーゲートによりそのチャネル抵
抗を制御して、遅延時間を制御する構成が提案されてい
る。

【０００３】この可変遅延回路の場合、入力信号は2.5
GHzまで対応可能で、単位可変遅延回路での遅延可変幅
は50 psであり、その可変遅延幅は比較的大きい。しか
しながら、トランスファーゲートを用いた構成では、信
号伝搬経路に対して直列に挿入されたチャネル抵抗を制
御して遅延時間を制御することになるため、波形の立ち
上がり立ち下がりの劣化が大きくなり、波形整形用のバ
ッファ回路が余分に必要となって、素子数及び消費電力
の増大を招き、好ましくない。また、本回路では、トラ
ンスファーゲートでの応答が信号の速度を律速してお
り、信号周波数が高くなるほど、遅延時間の可変幅が小
さくなるという欠点もある。

【０００４】そこで、遅延時間が信号周波数に大きく影
響されず、高周波化に適している可変遅延回路として、
図５に示す構成が提案されている。

【０００５】この図５において、１０は差動回路であっ
て、相補信号入力端子DT,DC、遅延時間制御端子CNTをも
ち、トランジスタXF1〜XF3、負荷抵抗RL1，RL2、及びダ
イオードXD1〜XD3から構成されている。２０はその差動
回路１０の出力信号をレベルシフトして相補信号出力端
子QT,QCに出力するソースフォロア回路であって、トラ
ンジスタXIS1〜XIS4、ダイオードXID1〜XID6から構成さ
れている。

【０００６】入力端子DT,DCから入力された信号は、差
動回路１０において反転増幅され、ソースフォロア回路
２０によりレベルシフトされて出力端子QT,QCに出力さ
れるが、電流源トランジスタXF3のゲート端子に与えら
れるバイアス電圧によって差動回路１０の動作電流を変
化させ、差動対トランジスタXF1，XF2の動作条件を変化
させることにより、入力端子DT,DCから出力端子QT,QCへ
の信号伝搬時間を連続的に変化させることができる。こ
のようにこの図５に示した可変遅延回路では、電流源ト
ランジスタXF3のバイアス電圧により遅延時間を制御す
ることが可能である。

【０００７】

【発明が解決しようとする課題】ところで、可変遅延回
路ではその遅延可変幅が大きいことが望まれるが、本回
路では、電流源トランジスタXF3のバイアス電圧を制御
する構成であるため、その制御電圧可変幅が狭く、この
ため可変遅延量が小さいという欠点がある。

【０００８】また、出力信号の振幅やレベルの変動は後
段に接続される回路の動作マージンを減少させ、特に高
速動作用の回路では速度マージンを減少させる大きな要
因になるので、遅延時間に依らず一定の出力レベルが確
保されることが望まれるが、本回路では、差動回路１０
の動作電流を変化させることにより遅延時間を制御する
ものであるため、出力信号の振幅及び出力レベルが遅延
時間量に依存して大きく変動するという欠点もある。

【０００９】以下、詳しく説明する。図２の(b)は図５
に示した可変遅延回路の入出力応答波形（シミュレーシ
ョン）を示す図であり、横軸は時間、縦軸は電圧であ
る。上段の波形は入力端子DT,DCに印加される相補入力
信号DT,DCの波形、下段は出力端子QT,QCに得られる相補
出力信号QT,QCの波形である。出力信号波形について
は、接地電位VSSと制御端子CNTの電圧Vcntとの電位差で
ある制御電圧Vc（＝Vcnt−VSS）を、-0.2 V〜0.2 Vま
で、0.2 V毎に変化させた場合を示している。

【００１０】遅延時間は、入力信号DT,DCの交点（クロ
スポイント）から出力信号QT,QCの交点までの時間で定
義され、図から制御電圧Vcによって遅延時間が制御され
ていることが分かる。しかしながら、出力信号のハイレ
ベル、ロウレベルは制御電圧Vcによって大きく変動して
おり、上記の制御電圧Vcの範囲を超えた領域では、交点
がハイレベル又はロウレベルに近づき、もはや正常動作
できなくなることが分かる。

【００１１】これらの遅延時間と制御電圧Vcの関係をま
とめたものが図３の(a)の従来回路の特性（▲）であ
り、また出力ハイレベル、出力ロウレベル、交点（出力
中心レベル）の電位の制御電圧Vcに対する変動をまとめ
たものが図３の(b)の従来回路の特性（▲）である。な
お、制御電圧Vcは前記したように「Vcnt−VSS」である
ので、Vcnt＞VSSのときは正、Vcnt＜VSSのときは負、Vc
nt＝VSSのときは０となる。また、この図３の(a)の従来
回路の特性（▲）では、制御電圧Vc＝０（つまり、Vcnt
＝VSS）のときの遅延時間を０として、これに対する相
対的な遅延時間で表している。

【００１２】以上の図２の(b)の特性、図３の(a),(b)の
特性（▲）が得られる理由は次の通りである。制御電圧
Vcに対する差動対トランジスタXF1,XF2の動作電流と電
流利得遮断周波数の関係を図４の(c)に示す。いま、入
力信号レベルが一定であると仮定する（図３の(a),(b)
のシミュレーションの条件と同じ）と、出力信号振幅は
負荷抵抗RL1,RL2と動作電流の積で決まり、また遅延時
間はトランジスタの応答時間つまり電流遮断周波数によ
って決定される。

【００１３】そこで、図４の(c)をみてみると、制御電
圧Vcが低い場合は動作電流が低下しているで出力振幅が
小さくなり、同時にトランジスタの電流遮断周波数が低
くなっているので遅延時間が大きくなる。また、逆に制
御電圧Vcが高い場合は動作電流が大きくなるので出力振
幅が大きくなり、同時にトランジスタの電流遮断周波数
が高くなるので遅延時間が小さくなる。ただし、制御電
圧Vcが高すぎると遮断周波数が飽和／減少するため、出
力振幅は大きくなるが遅延時間が小さくならない領域が
ある。

【００１４】制御電圧Vcの可変幅は、トランジスタXF3
のしきい値にもよるが、数百mV程度である。上記図３
(a),(b)のシミュレーションの場合、しきい値電圧は -
0.5 Vで、正常な回路動作が得られる制御電圧Vcの変化
幅は-0.2 V 〜 0.1 Vの 0.3 Vと極めて狭い。ＦＥＴの
場合はトランジスタの動作電流はゲート電圧の自乗に比
例するので、低バイアス側は電流の増加が少なく出力振
幅が充分に得られず、高バイアス側は遮断周波数に上限
があり遅延時間の逆転が生じ使用できない。

【００１５】ところで、通常可変遅延回路は、ある範囲
の周波数帯でしか動作しない狭帯域動作のものと、直流
から動作するものとに分けられるが、図５の回路は後者
に含まれ、直流成分を有するデータ信号の遅延制御、例
えばある回路にタイミングを揃えてデータ信号を入力し
たいような場合の前段回路に適用される。

【００１６】このとき要求される遅延の可変幅は、適用
される回路によって大きく異なり、例えば動作信号周期
（クロックレート）に対して幾周期分もの遅延時間が要
求されることもあれば、１周期以内で遅延時間を微調整
する場合もある。

【００１７】前記図５に示した可変遅延回路では、その
時間可変幅が図３の(a)の従来回路の特性（▲）にもあ
るように 1.5 ps 〜 -0.85 psで２ps強、つまり４０Gbi
t/sの信号を仮定した場合、わずか 0.1ビット以下であ
るので、遅延時間の微調整で使用する場合においても、
この程度の遅延制御時間では不充分と考えられる。

【００１８】例えば伝送システムのクロック抽出回路の
微分全波整流器の前段にこの図５の可変遅延回路を使用
するときについて考えてみる。通信技術分野において基
幹伝送システム（ここで想定しているビットレートは４
０Gbit/s）では、伝送信号からクロック成分を抽出する
セルフタイミング方式が採用されている。これは、例え
ばNRZ伝送符号から微分全波整流を行ってクロック成分
を抽出増幅し、中継器回路にクロックを供給する方式で
ある。この微分全波整流動作を実現する一つの方法とし
て２入力の排他的論理和（EX-OR）回路を使用する方法
があり、この排他的論理和回路が微分全波整流動作を行
うには、各々の位相差が半ビットずれた２系列の同一の
データ信号が必要となる。この際、正確に半ビットの遅
延時間差が要求されるので、可変遅延回路が必要とさ
れ、さらに排他的論理和回路に入力される信号について
は、遅延回路を経由した信号と経由しない信号と間に電
圧レベル差が生じることは、排他的論理和回路の動作マ
ージンの関係から許されない。ところが、図５の可変遅
延回路では、その可変遅延範囲が +/- で１ps程度の余
裕しか無く、また出力レベルが変動するので、使用する
ことができない。

【００１９】以上のように、図５に示した回路を単体で
使用する場合の適用範囲は極めて限られたものとなる。
そこで、図５の回路を複数縦属接続して可変遅延時間を
広げる手法も考えられるが、素子数及び消費電力の増大
を招くばかりか、出力レベルが制御電圧によって大きく
変動することから、回路動作マージンが極めて小さくな
る。

【００２０】なお、図５に示した回路の他に、文献２
（T.Otsuji et.al.,"A 10-ps Resolution,Process-Inte
nsive Timing Generator IC",IEEE Journal of Solid-S
tate Circuits,Vol.24,No.5,pp.1412-1417,1989．）が
ある。この文献２の回路では、高精度遅延制御を実現す
る要素回路が、差動増幅器と、その出力端子−接地（又
は電源）間に接続された複数のトランジスタにより構成
されている。これら付加されたトランジスタは、ゲート
とソースを短絡させたりソースとドレインを短絡させて
ダイオード接続した構成をとり、外部電圧によってその
容量を制御して遅延時間制御を行うものである。この場
合はダイオード接続トランジスタの容量が帯域を制限す
るので、前述した従来例と同様の問題がある。

【００２１】本発明は以上のような点に鑑みてなされた
ものであり、その目的は、制御電圧の可変幅及び遅延時
間の可変幅が大きく、かつ遅延可変領域において出力振
幅及び出力レベルを一定に保つことができるようにした
可変遅延回路を提供することである。

【００２２】

【課題を解決するための手段】上記目的を達成するため
の第１の発明は、信号入力端子を有する第１の差動回路
と、出力ノードが前記第１の差動回路の出力ノードに共
通接続され該出力ノードの信号が反転して入力される正
帰還用の第２の差動回路と、前記第１及び第２の差動回
路が負荷として接続され一定電流を供給する電流源トラ
ンジスタが接続された第３の差動回路とを具備し、前記
第１及び第２の差動回路の動作電流を前記第３の差動回
路の差動対トランジスタのゲート又はベースに印加され
る電圧によって制御し、前記第２の差動回路の出力ノー
ドから出力信号を取り出すように構成した。

【００２３】第２の発明は、第１の発明において前記出
力ノードの信号をソースフォロア回路又はエミッタフォ
ロア回路を介して前記第２の差動回路に入力し、該ソー
スフォロア回路又はエミッタフォロア回路から出力信号
を取り出すよう構成した。

【００２４】

【発明の実施の形態】図１は本発明の実施の形態の可変
遅延回路の構成を示す図である。図１において、１は初
段差動回路（第１の差動回路）であって、相補信号入力
端子DT,DC、基準電圧端子REFをもち、トランジスタXTR1
〜XTR3、負荷抵抗RL1，RL2、及びダイオードXDD1から構
成されている。２は正帰還差動回路（第２の差動回路）
であって、遅延時間制御端子CNTをもち、前記初段差動
回路１の出力ノードに並列接続されるトランジスタXTL1
〜XTL3から構成されている。３はソースフォロア回路で
あって、相補信号出力端子QT,QCをもち、トランジスタX
TSF1,XTSF2、ダイオードXDS1〜XDS6から構成されてい
る。

【００２５】正帰還差動回路２は、初段差動回路１及び
当該正帰還差動回路２の出力信号がソースフォロア回路
３を介して該正帰還差動回路２に正帰還がかかるよう
に、接続されている。上記した初段差動回路１のトラン
ジスタXTR3にはそのゲートに一定レベルの基準電圧Vref
が印加される基準電圧端子REFが接続され、正帰還差動
回路３のトランジスタXTL3にはそのゲートに遅延制御電
圧Vcntが印加される遅延制御端子CNTが接続されてい
て、かつそれら両トランジスタXTR3,XTL3は互いにソー
ス端子が電流源トランジスタXTCS1のドレインに共通接
続された差動回路（第３の差動回路）を構成している。
XTCS2,XTSC3はソースフォロア回路３の電流源トランジ
スタである。

【００２６】さて、この可変遅延回路では、遅延制御端
子CNTに印加される制御電圧Vcntと基準電圧端子REFに印
加される基準電圧Vrefの差の電圧Vc（＝Vcnt−Vref）が
小さい場合、つまりトランジスタXTR3,XTL3が共に導通
状態のときで、特にその制御電圧Vcがゼロのときは、初
段差動回路１と正帰還差動回路２の動作電流は等しくな
る。

【００２７】ここで、入力端子DTから入力された信号
は、トランジスタXTR1により反転されてソースフォロア
回路３のトランジスタXTSF1に入力され、このソースフ
ォロア回路３を伝搬して、トランジスタXTL2に入力さ
れ、出力端子QTに反転信号として出力する。トランジス
タXTR1の出力ノードに並列接続されているトランジスタ
XTL1には、トランジスタXTL2に入力される信号の反転信
号が入力されるため、正帰還動作が行われることにな
る。このように、出力端子QTの電位は、上記の正帰還動
作が終わった時点で確定されることになる。以上は、入
力端子DCに入力する相補の信号についても同様である。

【００２８】以上のように、本回路は初段差動回路１の
出力信号を正帰還差動回路２に保持させる動作を行うこ
とから、正常動作を行うには初段差動回路１の出力信号
が正帰還差動回路２を駆動できる程度に十分大きいこ
と、つまり、正常動作には初段差動回路１の動作電流が
正帰還差動回路２の動作電流よりも大きいこと、すなわ
ち、制御電圧Vcntが基準電圧Vrefよりも低いことが必要
条件となる。

【００２９】ただし、制御端子CNTに印加される制御電
圧Vcntが、基準電圧端子REFに印加される基準電圧Vref
に対して十分低い場合は、トランジスタXTR3は導通状態
に、トランジスタXTL3は非導通状態になるため、初段差
動回路１のみが動作し正帰還差動回路２は動作しない。

【００３０】以上をまとめると、本回路は制御電圧Vcnt
を変化させ、正帰還差動回路２の動作電流が初段差動回
路１の動作電流を超えない範囲で制御することにより、
遅延時間を制御できる。

【００３１】図２の(a)は本発明回路の入出力応答波形
（シミュレーション）を示す図である。横軸は時間、縦
軸は電圧であり、上段の波形は入力端子DT,DCに印加さ
れる入力信号DT,DCの波形であり、下段は出力端子QT,QC
に現れる出力信号QT,QCの波形である。出力信号QT,QCの
波形は、制御端子CNTの電圧Vcntと基準電圧端子REFの電
圧Vrefの差の制御電圧Vc（＝Vcnt−Vref）を、0.0 V 、
-0.3 V、 -0.7 Vに変化させた場合を示す。

【００３２】遅延時間は入力信号DT,DCの交点から出力
信号QT,QCの交点までの時間で定義され、図２の(a)から
前記電圧Vcによって遅延時間が制御されていることが分
かる。また、出力信号のハイレベル、ロウレベルは電位
差Vcに依らずほぼ一定となっていることが分かる。さら
に信号QT,QCの交点の電位についても、電圧Vcによる変
動は見られない。

【００３３】従来回路の説明と同様に、遅延時間と制御
電圧Vc（＝Vcnt−Vref）の関係をまとめたものが図３の
(a)の本発明回路の特性（●）であり、またハイレベ
ル、ロウレベル、交点（出力中心レベル）の電位の制御
電圧Vcに対する変動をまとめたものが図３の(b)の本発
明回路の特性（●）である。

【００３４】次に、なぜこのような動作が可能となるか
について説明する。まず、図４の(a)は差動対トランジ
スタXTR1,XTR2の制御電圧（Vref−Vcnt）に対する遮断
周波数と動作電流の特性を示す図であり、図４の(b)は
差動対トランジスタXTL1,XTL2の制御電圧（Vcnt−Vre
f）に対する遮断周波数、動作電流、入力容量の特性を
示す図である。図５に示した従来回路においては、端子
VSSの電圧に対して端子CNTの電位を制御するが、本発明
では端子REFの電位と端子CNTの電位の電位差を制御する
ことにり動作電流を制御する点が大きく異なっている。

【００３５】次に本回路の動作条件は、本回路では初段
差動回路１の出力電位が確定した後に正帰還差動回路２
の出力電位が確定するので、初段差動回路１の出力は正
帰還差動回路２で十分読み込みができる程度に大きいこ
とが必要となる。よって、それぞれの動作領域は、図４
の(a)、(b)に示した領域となる。つまり、トランジスタ
XTR1,XTR2で構成される初段差動回路１においては、端
子REFの電圧Vrefに比較して端子CNTの電圧Vcntが高い領
域では動作電流が小さくなって、十分な出力振幅が確保
できず、誤動作するということになる。

【００３６】さて、遅延時間について考察すると、本回
路の遅延時間は、入力信号が初段差動回路１の出力ノー
ドに反転増幅されて出力するまでの時間と、該出力信号
が正帰還差動回路に入力されその出力が確定するまでの
時間で決定される。差動回路１，２の各々の遅延時間は
制御電圧Vc（＝Vcnt−Vref）により制御される動作電流
によって決定される。

【００３７】まず、初段差動回路１については、先の従
来技術での説明と同様に、トランジスタXTR1,XTR2の遮
断周波数が電圧（Vref−Vcnt）によって変化されること
により制御される。図４の(a)からも分かるように、端
子CNTの電位Vcntが端子REFの電位Vrefに近づくほど遮断
周波数は低下し、その結果遅延時間が増大する。また、
同時に動作電流も減少して、差動対トランジスタXTR1,X
TR2の動作条件がトランジスタの高周波応答時間の悪い
領域での動作となるため、遅延時間はさらに増大する。

【００３８】次に、正帰還差動回路２については、トラ
ンジスタXTL1,XTL2がソースフォロア回路３によって駆
動されるため、その入力容量の寄与が遅延時間に対して
支配的となる。図４の(b)にあるように、端子CNTの電位
Vcntが端子REFの電位Vrefに近づくに従って入力容量は
増大し、遅延時間が増大することになる。

【００３９】よって、可変遅延回路全体の遅延時間とし
ては、制御電圧Vcntが基準電圧Vrefに近づくほど、つま
り正帰還量が大きくなるほど、遅延時間が大きくなるこ
ととなる。このように本発明では初段差動回路１と正帰
還差動回路３の２つの回路の遅延時間を可変にできるこ
とから、絶対遅延時間は大きくなるものの、可変遅延時
間幅については、従来回路に比較して大きくなる。

【００４０】そこで、図３の(a)をみてみると、従来回
路の特性（▲）では遅延時間の変化幅が1.5 ps〜0.85 p
sの2.3 psであるのに対し、本願発明の特性（●）では
０ ps〜-5.5 psの5.5 psであり、ほぼ２倍以上に拡大さ
れている。なお、この図３の(a)の本願発明回路の特性
（●）では、図５の回路における遅延時間との比較が容
易なように、制御電圧Vc＝０（つまり、Vref＝Vcnt）の
ときの遅延時間を０としてこれに対する相対的な遅延時
間で表している。

【００４１】次に出力電圧レベルについて考察する。本
回路の出力端子QT,QCに出力される電圧レベルは、ソー
スフォロア回路３での損失がほぼ０であるとすると、負
荷抵抗RL1,RL2に流れる電流とその抵抗の積によって決
まってしまう。

【００４２】いま、入力端子DTにハイレベル信号が入力
された場合に負荷抵抗RL1に流れる電流について考えて
みると、図１から分かるようにこの負荷抵抗RL1に流れ
る電流はトランジスタXTR1を流れる電流とトランジスタ
XTL1を流れる電流の和となる。さて、入力端子DTにはハ
イレベル信号が入力しているので、他方の入力端子DCは
ロウレベル信号であり、トランジスタXTR1は導通状態
に、トランジスタXTR2は非導通状態になり、このときト
ランジスタXTR1に流れる電流は端子REFに印加された電
圧Vrefで制御されたトランジスタXTR3の動作電流に一致
する。

【００４３】一方、負荷抵抗RL1に接続されるもう一方
のトランジスタXTL1は、そのゲートに正帰還差動回路２
によりハイレベルの信号がフィードバックされることに
なり導通状態となる。このとき、トランジスタXTL2はそ
のゲートがロウレベルとなるり非導通状態となる。よっ
て、トランジスタXTL1に流れる電流は端子CNTに印加す
る電圧Vcntで制御されたトランジスタXTL3の動作電流に
一致する。

【００４４】従って、負荷抵抗RL1に流れる電流は、ト
ランジスタXTR3の動作電流とトランジスタXTL3の動作電
流の和となり、これは電流源トランジスタXTCS1の動作
電流と一致する。以上から、入力端子DT,DC及び制御端
子REF,CNTの電位がいかなる状態にあっても、負荷抵抗R
L1,RL2に供給される電流は電流源トランジスタXTCS1に
よって一意に決定されるため、出力レベルの変動を抑圧
することができる。

【００４５】そこで、図３の(b)をみてみると、従来回
路の特性（▲）においては、出力電圧のハイレベル、ロ
ウレベル、交点（中心レベル）が制御電圧Vcにより大き
く変動しているのに対し、本発明回路の特性（●）では
全制御範囲にわたってほぼ一定となっていることが分か
る。

【００４６】次に、制御電圧幅について考察する。図５
に示した従来の可変遅延回路では電流源トランジスタXF
3のゲート電位を直接変化させていたのに対し、本発明
では差動対トランジスタXTR3,XTL3の一方のトランジス
タXTL3のゲート電位を変化させることから、制御電圧Vc
の変化幅を大きくとることができる。これは、図３の
(a)、(b)でみても明らかなように、従来回路の変化幅が
-0.2 V〜 0.1 Vと0.3 Vであるのに対し、本発明回路で
は -0.6 V 〜0.0 Vと２倍に拡大していることからも確
認できる。

【００４７】このように、本発明によれば、制御電圧幅
及び遅延時間可変幅が大きく、かつ制御電圧による出力
電圧レベル変動が極めて小さい可変遅延回路を実現でき
る。なお、以上の説明ではトランジスタとしてＦＥＴを
使用した例で説明したが、バイポーラトランジスタを用
いても同様の回路を実現することができる。このとき、
ベースはゲートに、コレクタはドレインに、エミッタは
ソースに対応する。また、ソースフォロア回路３はエミ
ッタフォロア回路となる。

【００４８】

【発明の効果】以上から本発明によれば、制御電圧幅及
び遅延時間可変幅が大きく、かつ制御電圧による出力電
圧のレベル変動が極めて小さい可変遅延回路を実現する
ことができる。

【図面の簡単な説明】

【図１】本発明の可変遅延回路の回路図である。

【図２】可変遅延回路の入出力応答波形のシミュレー
ション結果を示す図であって、(a)は本発明回路による
もの、(b)は従来回路によるものである。

【図３】 (a)は本発明回路による場合と従来回路によ
る場合の制御電圧に対する相対遅延時間の特性図、(b)
は本発明回路による場合と従来回路による場合の制御電
圧に対する出力電圧レベルの特性図である。

【図４】 (a)は図１の本発明回路のトランジスタXTR1,
XTR2の制御電圧に対する動作電流と遮断周波数の特性
図、(b)は図１の回路のトランジスタXTL1,XTL2の制御電
圧に対する動作電流と遮断周波数と入力容量の特性図、
(c)は図５の従来回路のトランジスタXF1,XF2の制御電圧
に対する動作電流と遮断周波数の特性図である。

【図５】従来の可変遅延回路の回路図である。

【符号の説明】

１：初段差動回路（第１の差動回路）２：正帰還差動回路（第２の差動回路）３：ソースフォロア回路

Claims

【特許請求の範囲】

【請求項１】信号入力端子を有する第１の差動回路と、
出力ノードが前記第１の差動回路の出力ノードに共通接
続され該出力ノードの信号が反転して入力される正帰還
用の第２の差動回路と、前記第１及び第２の差動回路が
負荷として接続され一定電流を供給する電流源トランジ
スタが接続された第３の差動回路とを具備し、前記第１及び第２の差動回路の動作電流を前記第３の差
動回路の差動対トランジスタのゲート又はベースに印加
される電圧によって制御し、前記出力ノードから出力信
号を取り出すことを特徴とする可変遅延回路。
【請求項２】前記出力ノードの信号を、ソースフォロア
回路又はエミッタフォロア回路を介して前記第２の差動
回路に入力し、該ソースフォロア回路又はエミッタフォ
ロア回路から出力信号を取り出すようにしたことを特徴
とする請求項１に記載の可変遅延回路。