JP4725061B2 - 可変遅延回路、電圧制御遅延回路及び電圧制御発振回路 - Google Patents
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図1は本発明の可変遅延回路の第1実施形態を示す回路図である。本発明の可変遅延回路の第1実施形態は、図17に示す従来の可変遅延回路が備える差動回路部6と回路構成の異なる差動回路部15を設け、その他については、図17に示す従来の可変遅延回路と同様に構成したものである。
図3は本発明の可変遅延回路の第2実施形態を示す回路図である。本発明の可変遅延回路の第2実施形態は、図1に示す本発明の可変遅延回路の第1実施形態が備える差動回路部15と回路構成の異なる差動回路部17を設け、その他については、図1に示す本発明の可変遅延回路の第1実施形態と同様に構成したものである。
図5は本発明の可変遅延回路の第3実施形態を示す回路図である。本発明の可変遅延回路の第3実施形態は、図1に示す本発明の可変遅延回路の第1実施形態が備える出力回路部7と回路構成の異なる出力回路部20を設け、その他については、図1に示す本発明の可変遅延回路の第1実施形態と同様に構成したものである。
図7は本発明の可変遅延回路の第4実施形態を示す回路図である。本発明の可変遅延回路の第4実施形態は、図3に示す本発明の可変遅延回路の第2実施形態が備える出力回路部7の代わりに、図5に示す本発明の可変遅延回路の第3実施形態が備える出力回路部20を設け、その他については、図3に示す本発明の第2実施形態と同様に構成したものである。
図9は本発明の可変遅延回路の第5実施形態を示す回路図である。本発明の可変遅延回路の第5実施形態は、図1に示す本発明の可変遅延回路の第1実施形態が備える出力回路部7と回路構成の異なる出力回路部23を設け、その他については、図1に示す本発明の
可変遅延回路の第1実施形態と同様に構成したものである。
図10は本発明の可変遅延回路の第6実施形態を示す回路図である。本発明の可変遅延回路の第6実施形態は、図3に示す本発明の可変遅延回路の第2実施形態が備える出力回路部7の代わりに、図9に示す出力回路部23を設け、その他については、図3に示す本発明の可変遅延回路の第2実施形態と同様に構成したものである。
図11は本発明の電圧制御遅延回路の第1実施形態の回路図である。図11中、28−1、28−2、28−nは図3に示す本発明の可変遅延回路の第2実施形態であり、本発明の電圧制御遅延回路の第1実施形態は、図3に示す本発明の可変遅延回路の第2実施形態をn個(複数個)カスケード接続して構成するというものである。
図12は本発明の電圧制御遅延回路の第2実施形態を示す回路図である。図12中、29−1、29−2、29−4、29−5は図3に示す本発明の可変遅延回路の第2実施形態、29−3、29−6、29−nは図7に示す本発明の可変遅延回路の第4実施形態である。
図13は本発明の電圧制御発振回路の第1実施形態の回路図である。図13中、30−1、30−2、30−nは図3に示す本発明の可変遅延回路の第2実施形態であり、本発明の電圧制御発振回路の第1実施形態は、図3に示す本発明の可変遅延回路の第2実施形態をn個カスケード接続して構成するというものである。
図14は本発明の電圧制御発振回路の第2実施形態を示す回路図である。図14中、31−1、31−2、31−4、31−5は図3に示す本発明の可変遅延回路の第2実施形態、31−3、31−6、31−nは図7に示す本発明の可変遅延回路の第4実施形態である。
2、3…差動入力端子
4、5…差動制御電圧入力端子
6…差動回路部
7…出力回路部
8、9…差動出力端子
10、11…差動回路
12…VDD電源線
13、14…ソースフォロア回路
15…差動回路部
16…差動回路
17…差動回路部
18、19…差動回路
20…出力回路部
21、22…出力回路
23…出力回路部
24、25…ソースフォロア回路
26、27…出力回路
28−1、28−2、28−n…本発明の可変遅延回路の第2実施形態
29−1、29−2、29−4、29−5…本発明の可変遅延回路の第2実施形態
29−3、29−6、29−n…本発明の可変遅延回路の第4実施形態
30−1、30−2、30−n…本発明の可変遅延回路の第2実施形態
31−1、31−2、31−4、31−5…本発明の可変遅延回路の第2実施形態
31−3、31−6、31−n…本発明の可変遅延回路の第4実施形態
Claims (5)
- 差動入力信号が入力される差動回路部と、
前記差動回路部の後段回路部をなし、前記差動入力信号に対応した差動出力信号を出力する出力回路部とを有し、
前記差動回路部は、
第1の差動回路と、
第2の差動回路と、
電流源とを有し、
前記第1の差動回路は、
一端を第1の電源に接続した第1の負荷素子と、
一端を前記第1の電源に接続した第2の負荷素子と、
第1の被制御電極を前記第1の負荷素子の他端に接続し、制御電極に前記差動入力信号の一方が与えられる第1のトランジスタと、
第1の被制御電極を前記第2の負荷素子の他端に接続し、第2の被制御電極を前記第1のトランジスタの第2の被制御電極に接続し、制御電極に前記差動入力信号の他方が与えられる第2のトランジスタと、
第1の被制御電極を前記第1のトランジスタの第2の被制御電極と前記第2のトランジスタの第2の被制御電極との接続点に接続し、第2の被制御電極を前記電流源に接続し、制御電極に差動制御電圧の一方が与えられる第3のトランジスタと、
第1の被制御電極を前記第3のトランジスタの第1の被制御電極に接続し、第2の被制御電極を前記第3のトランジスタの第2の被制御電極に接続し、制御電極に前記差動制御電圧の他方が与えられる第4のトランジスタとを有し、
前記第2の差動回路は、
第1の被制御電極を前記第1の負荷素子の他端に接続し、制御電極に前記差動出力信号の一方が与えられる第5のトランジスタと、
第1の被制御電極を前記第2の負荷素子の他端に接続し、第2の被制御電極を前記第5のトランジスタの第2の被制御電極に接続し、制御電極に前記差動出力信号の他方が与えられる第6のトランジスタと、
第1の被制御電極を前記第5のトランジスタの第2の被制御電極と前記第6のトランジスタの第2の被制御電極との接続点に接続し、第2の被制御電極を前記電流源に接続し、制御電極に前記差動制御電圧の他方が与えられる第7のトランジスタとを有し、
前記出力回路部は、
第1の出力回路と、
第2の出力回路とを有し、
前記第1の出力回路は、
入力端を前記第2のトランジスタの第1の被制御電極に接続した第1のソースフォロア回路又は第1のエミッタフォロア回路を有し、
前記第1のソースフォロア回路又は前記第1のエミッタフォロア回路の出力端に前記差動出力信号の一方が出力され、
前記第2の出力回路は、
入力端を前記第1のトランジスタの第1の被制御電極に接続した第2のソースフォロア回路又は第2のエミッタフォロア回路を有し、
前記第2のソースフォロア回路又は前記第2のエミッタフォロア回路の出力端に前記差動出力信号の他方が出力されること
を特徴とする可変遅延回路。 - 差動入力信号が入力される差動回路部と、
前記差動回路部の後段回路部をなし、前記差動入力信号に対応した差動出力信号を出力する出力回路部とを有し、
前記差動回路部は、
第1の差動回路と、
第2の差動回路と、
電流源とを有し、
前記第1の差動回路は、
一端を第1の電源に接続した第1の負荷素子と、
一端を前記第1の電源に接続した第2の負荷素子と、
第1の被制御電極を前記第1の負荷素子の他端に接続し、制御電極に前記差動入力信号の一方が与えられる第1のトランジスタと、
第1の被制御電極を前記第2の負荷素子の他端に接続し、第2の被制御電極を前記第1のトランジスタの第2の被制御電極に接続し、制御電極に前記差動入力信号の他方が与えられる第2のトランジスタと、
第1の被制御電極を前記第1のトランジスタの第2の被制御電極と前記第2のトランジスタの第2の被制御電極との接続点に接続し、第2の被制御電極を前記電流源に接続し、制御電極に差動制御電圧の一方が与えられる第3のトランジスタと、
第1の被制御電極を前記第3のトランジスタの第1の被制御電極に接続し、第2の被制御電極を前記第3のトランジスタの第2の被制御電極に接続し、制御電極に前記差動制御電圧の他方が与えられる第4のトランジスタとを有し、
前記第2の差動回路は、
第1の被制御電極を前記第1の負荷素子の他端に接続し、制御電極に前記差動出力信号の一方が与えられる第5のトランジスタと、
第1の被制御電極を前記第2の負荷素子の他端に接続し、第2の被制御電極を前記第5のトランジスタの第2の被制御電極に接続し、制御電極に前記差動出力信号の他方が与えられる第6のトランジスタと、
第1の被制御電極を前記第5のトランジスタの第2の被制御電極と前記第6のトランジスタの第2の被制御電極との接続点に接続し、第2の被制御電極を前記電流源に接続し、制御電極に前記差動制御電圧の他方が与えられる第7のトランジスタとを有し、
前記出力回路部は、
第1の出力回路と、
第2の出力回路とを有し、
前記第1の出力回路は、
前記第1の電源と第2の電源との間に直列接続された第3の抵抗及び第4の抵抗と、
一端を前記第2のトランジスタの第1の被制御電極に接続し、他端を前記第3の抵抗と前記第4の抵抗との接続点に接続した第1のキャパシタとを有し、
前記第3の抵抗と前記第4の抵抗との接続点に前記差動出力信号の一方が出力され、
前記第2の出力回路は、
前記第1の電源と前記第2の電源との間に直列接続された第5の抵抗及び第6の抵抗と、
一端を前記第1のトランジスタの第1の被制御電極に接続し、他端を前記第5の抵抗と前記第6の抵抗との接続点に接続した第2のキャパシタとを有し、
前記第5の抵抗と前記第6の抵抗との接続点に前記差動出力信号の他方が出力されること
を特徴とする可変遅延回路。 - 差動入力信号が入力される差動回路部と、
前記差動回路部の後段回路部をなし、前記差動入力信号に対応した差動出力信号を出力する出力回路部とを有し、
前記差動回路部は、
第1の差動回路と、
第2の差動回路と、
電流源とを有し、
前記第1の差動回路は、
一端を第1の電源に接続した第1の負荷素子と、
一端を前記第1の電源に接続した第2の負荷素子と、
第1の被制御電極を前記第1の負荷素子の他端に接続し、制御電極に前記差動入力信号の一方が与えられる第1のトランジスタと、
第1の被制御電極を前記第2の負荷素子の他端に接続し、第2の被制御電極を前記第1のトランジスタの第2の被制御電極に接続し、制御電極に前記差動入力信号の他方が与えられる第2のトランジスタと、
第1の被制御電極を前記第1のトランジスタの第2の被制御電極と前記第2のトランジスタの第2の被制御電極との接続点に接続し、第2の被制御電極を前記電流源に接続し、制御電極に差動制御電圧の一方が与えられる第3のトランジスタと、
第1の被制御電極を前記第3のトランジスタの第1の被制御電極に接続し、第2の被制御電極を前記第3のトランジスタの第2の被制御電極に接続し、制御電極に前記差動制御電圧の他方が与えられる第4のトランジスタとを有し、
前記第2の差動回路は、
第1の被制御電極を前記第1の負荷素子の他端に接続し、制御電極に前記差動出力信号の一方が与えられる第5のトランジスタと、
第1の被制御電極を前記第2の負荷素子の他端に接続し、第2の被制御電極を前記第5のトランジスタの第2の被制御電極に接続し、制御電極に前記差動出力信号の他方が与えられる第6のトランジスタと、
第1の被制御電極を前記第5のトランジスタの第2の被制御電極と前記第6のトランジスタの第2の被制御電極との接続点に接続し、第2の被制御電極を前記電流源に接続し、制御電極に前記差動制御電圧の他方が与えられる第7のトランジスタとを有し、
前記出力回路部は、
第1の出力回路と、
第2の出力回路とを有し、
前記第1の出力回路は、
入力端を前記第2のトランジスタの第1の被制御電極に接続した第1のソースフォロア回路又は第1のエミッタフォロア回路と、
前記第1の電源と第2の電源との間に直列接続された第3の抵抗及び第4の抵抗と、
一端を前記第1のソースフォロア回路又は前記第1のエミッタフォロア回路の出力端に接続し、他端を前記第3の抵抗と前記第4の抵抗との接続点に接続した第1のキャパシタとを有し、
前記第3の抵抗と前記第4の抵抗との接続点に前記差動出力信号の一方が出力され、
前記第2の出力回路は、
入力端を前記第1のトランジスタの第1の被制御電極に接続した第2のソースフォロア回路又は第2のエミッタフォロア回路と、
前記第1の電源と前記第2の電源との間に直列接続された第5の抵抗及び第6の抵抗と、
一端を前記第2のソースフォロア回路又は前記第2のエミッタフォロア回路の出力端に接続し、他端を前記第5の抵抗と前記第6の抵抗との接続点に接続した第2のキャパシタとを有し、
前記第5の抵抗と前記第6の抵抗との接続点に前記差動出力信号の他方が出力されること
を特徴とする可変遅延回路。 - 前記第5のトランジスタ、前記第6のトランジスタ及び前記第7のトランジスタは、相互コンダクタンスが前記第1のトランジスタ、前記第2のトランジスタ及び前記第3のトランジスタより小さいこと
を特徴とする請求項1乃至3のいずれか一項に記載の可変遅延回路。 - 前記第3のトランジスタの第2の被制御電極と前記第4のトランジスタの第2の被制御電極との接続点と前記電流源との間の電流路に第1の抵抗が挿入され、
前記第7のトランジスタの第2の被制御電極と前記電流源との間の電流路に第2の抵抗が挿入されていること
を特徴とする請求項1乃至4のいずれか一項に記載の可変遅延回路。
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