JP2008054092A - 可変容量回路とこれを用いた電圧制御発振回路 - Google Patents
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Abstract
【課題】低電圧動作に適し、動作周波数レンジが広げられ、安定動作が得られ、位相ノイズやジッタの低減を図れる。
【解決手段】電圧可変容量回路は、電圧可変容量手段としてのＮＭＯＳ４２と、ＮＭＯＳ４２のドレインにソース電位と異なる電位を供給するための電位供給部４１とから構成されている。ＮＭＯＳ４２のゲート４２ｇと接地端子ＧＮＤとの間に発生する等価容量Ｃｇを可変できる電位範囲や、変化の傾きを電気的・回路設計的に調整することが可能となる。更に、電圧制御端子ＶＣに印加する制御電位ｖｃに対して等価容量Ｃｇは単調に変化し、制御電位ｖｃの有効な電位範囲は拡大する。前記電圧可変容量回路をＶＣＯに用いることで、ＶＣＯの発振周波数ｆは、電圧制御端子ＶＣに印加する制御電位ｖｃによって、制御できる。
【選択図】図１
【解決手段】電圧可変容量回路は、電圧可変容量手段としてのＮＭＯＳ４２と、ＮＭＯＳ４２のドレインにソース電位と異なる電位を供給するための電位供給部４１とから構成されている。ＮＭＯＳ４２のゲート４２ｇと接地端子ＧＮＤとの間に発生する等価容量Ｃｇを可変できる電位範囲や、変化の傾きを電気的・回路設計的に調整することが可能となる。更に、電圧制御端子ＶＣに印加する制御電位ｖｃに対して等価容量Ｃｇは単調に変化し、制御電位ｖｃの有効な電位範囲は拡大する。前記電圧可変容量回路をＶＣＯに用いることで、ＶＣＯの発振周波数ｆは、電圧制御端子ＶＣに印加する制御電位ｖｃによって、制御できる。
【選択図】図１
Description
本発明は、制御電圧等の入力信号により容量が変わる電圧可変容量回路と、これを用いて発振周波数が制御される電圧制御発振回路（以下「ＶＣＯ」という。)、特に、低電圧動作に適した特性の微調整の容易な回路構成に関するものである。
従来、電圧可変容量回路を含むＶＣＯの例としては、例えば次のような文献に記載されるものがあった。
スンヒァン・チョ（SeongHwan Cho）著、「ア・６．５ギガヘルツ・エナジー・イフィシェント・ビーエフエスケー・モデュレーター・フォア・ワイアレス・センサー・アプリケーションズ（A ６.５-GHz Energy Efficient BFSK Modulator for Wireless Sensor Applications）」、第５版、第３９巻、（米国）、アイイーイーイー・ジャーナル・オブ・ソリドステイト・サーキッツ（IEEE Journal of Solid-State Circuits）、２００４年５月、ｐ．７３３−７３４
図２は、非特許文献１等に記載された従来のＶＣＯの構成例を示す概略の回路図である。
このＶＣＯは、発振信号が出力される負性抵抗回路部１０と、発振周波数ｆを決める共振回路部２０とで構成されている。負性抵抗回路部１０は、端子Ｔ１１と端子Ｔ１２を備え、この間に入出力が互いに交差接続され、交流（以下「ＡＣ」という。）信号を反転増幅するための、相補的なトランジスタ（以下「ＣＭＯＳ」という。）インバータ１１，１２により構成されている。各ＣＭＯＳインバータ１１，１２は、図示しないＰＭＯＳ１３とＮＭＯＳ１４とでそれぞれ構成されている。ここで、ＣＭＯＳインバータ１１，１２には、図示しないが、電源電圧Ｖｄｄを供給するための電源電圧端子ＶＤＤ及び接地電源ＶＧを供給する接地端子ＧＮＤを有している。
このＶＣＯは、発振信号が出力される負性抵抗回路部１０と、発振周波数ｆを決める共振回路部２０とで構成されている。負性抵抗回路部１０は、端子Ｔ１１と端子Ｔ１２を備え、この間に入出力が互いに交差接続され、交流（以下「ＡＣ」という。）信号を反転増幅するための、相補的なトランジスタ（以下「ＣＭＯＳ」という。）インバータ１１，１２により構成されている。各ＣＭＯＳインバータ１１，１２は、図示しないＰＭＯＳ１３とＮＭＯＳ１４とでそれぞれ構成されている。ここで、ＣＭＯＳインバータ１１，１２には、図示しないが、電源電圧Ｖｄｄを供給するための電源電圧端子ＶＤＤ及び接地電源ＶＧを供給する接地端子ＧＮＤを有している。
共振回路部２０は、端子Ｔ２１、端子Ｔ２２及び端子Ｔ２３を備え、その端子Ｔ２１，Ｔ２２との間に、インダクタ２１とキャパシタ２２が並列に接続され、端子Ｔ２３は電圧制御端子ＶＣに接続されている。更に、端子Ｔ２１，Ｔ２３との間には、電圧可変容量手段としてのＮＭＯＳ２３が設けられている。ＮＭＯＳ２３は、ゲートが端子Ｔ２１に、ドレインとソースが端子Ｔ２３に接続され、バックゲートが接地端子ＧＮＤに接続されている。同様に、端子Ｔ２２，Ｔ２３との間に電圧可変容量手段としてのＮＭＯＳ２４が設けられ、ゲートが端子Ｔ２１に、ドレインとソースが端子Ｔ２３に接続され、バックゲートが接地端子ＧＮＤに接続されている。
ＮＭＯＳ２３，２４を電圧可変容量手段として用いる従来のＶＣＯにおいては、ＮＭＯＳ２３，２４の各ドレインとソースが接続され、同一電位が印加されるように構成されている。
次に、図２に示すＶＣＯの動作を説明する。このＶＣＯでは、共振回路部２０によって発振周波数ｆが決められ、負性抵抗回路部１０から信号が発振される。この発振信号が出力端子ＯＵＴ１，ＯＵＴ２から出力される。出力端子ＯＵＴ１，ＯＵＴ２の発振信号の波形は、振幅が等しく、位相差は１８０°異なる。この位相差１８０°の差動出力信号が出力される。更に、図２のＶＣＯの電圧制御端子ＶＣに印加される制御電位ｖｃを連続的に変えることで、発振周波数ｆを連続的に変えられている。図２のＶＣＯの発振周波数ｆは、共振回路部２０の共振周波数fcとなる。この共振周波数fcは、インダクタ２１のインダクタンスをＬ、キャパシタ２２の容量値をｃ２２、ＮＭＯＳ２３，２４のゲート対地容量値をｃｖとすると、下記の（１）式で与えられる。
（１）式で共振周波数fcがきめられた時、出力端子ＯＵＴ１，ＯＵＴ２の発振波形の振幅中心の電位である直流（以下「ＤＣ」という。）的なバイアス電位は、各ＣＭＯＳインバータ１１，１２を構成するＰＭＯＳ１３とＮＭＯＳ１４の飽和ドレイン電流値（即ち、ゲート及びドレインに電源電圧Ｖｄｄを掛けて流れるドレイン電流の値）の比で定まる。ＰＭＯＳ１３及びＮＭＯＳ１４の飽和ドレイン電流値がほぼ等しい場合、ＤＣバイアス電位はほぼＶｄｄ／２となる。
図２のＶＣＯでは、電圧制御端子ＶＣに印加される制御電位ｖｃを変えることにより、ＮＭＯＳ２３，２４のゲート対地容量値ｃｖが変化し、これにより発振周波数ｆが変化する。又、実際のＶＣＯでは、電圧可変容量手段として設けたＮＭＯＳのゲート対地容量成分以外に寄生容量が存在するため、所望周波数が高い場合は前記のキャパシタ２２を設けず構成することもある。
図３は、図２のＮＭＯＳ２３，２４に相当する等価容量値を測定するための回路モデルである等価容量測定回路を示す回路図である。
この等価容量測定回路は、ＤＣ電圧源ＶＤＣと、小信号のＡＣ電圧源ＶＡＣと、図２のＮＭＯＳ２３，２４に相当するＮＭＯＳ２５とにより構成されている。ＮＭＯＳ２５は、ゲートがＡＣ電圧源ＶＡＣを介してＤＣ電圧源ＶＤＣの（＋）側電極に接続され、ドレインとソースとバックゲート（基板電極又はバルクともいう）が接地端子ＧＮＤに接続されている。この等価容量測定回路では、ＮＭＯＳ２５にＤＣ電圧源ＶＤＣの電圧Ｖｄｃが印加されると、ＮＭＯＳ２５の等価容量値Ｃｇに比例する小信号交流電流ｉが流れる。
図４は、図３のＮＭＯＳ２５の蓄積層形成時の模式的な断面図である。
ＮＭＯＳ２５を形成するためのＰ型半導体基板３１には、Ｎウェル（Ｎ−ｗｅｌｌ）３２が形成され、更に、Ｎウェル３２内にＰウェル（Ｐ−ｗｅｌｌ）３３が形成されている。Ｐウェル３３には、ＮＭＯＳ２５が形成されている。ＮＭＯＳ２５は、所定間隔を隔てて配置された一対のＮ型拡散領域２５Ｓ，２５Ｄと、このＮ型拡散領域２５Ｄに隣接して配置されたＰ型拡散領域２５Ｂとを有している。一対のＮ型拡散領域２５Ｓ，２５Ｄ間の上には、ゲート酸化膜２５Ｆを介して、ゲート電極領域２５Ｇが形成されている。
ＮＭＯＳ２５を形成するためのＰ型半導体基板３１には、Ｎウェル（Ｎ−ｗｅｌｌ）３２が形成され、更に、Ｎウェル３２内にＰウェル（Ｐ−ｗｅｌｌ）３３が形成されている。Ｐウェル３３には、ＮＭＯＳ２５が形成されている。ＮＭＯＳ２５は、所定間隔を隔てて配置された一対のＮ型拡散領域２５Ｓ，２５Ｄと、このＮ型拡散領域２５Ｄに隣接して配置されたＰ型拡散領域２５Ｂとを有している。一対のＮ型拡散領域２５Ｓ，２５Ｄ間の上には、ゲート酸化膜２５Ｆを介して、ゲート電極領域２５Ｇが形成されている。
各Ｎ型拡散領域２５Ｓ，２５Ｄには、ソースＳとドレインＤがそれぞれ接続され、Ｐ型拡散領域２５Ｂに、バックゲートＢが接続され、ゲート電極領域２５ＧにゲートＧが接続されている。
このＮＭＯＳ２５では、ゲートＧにゲート電位ｖｇが印加された場合、Ｎ型拡散領域２５Ｓ，２５Ｄ間の半導体基板表面に正孔が生じ、正の蓄積層２５Ｌａが形成され、ゲートＧとバックゲートＢとの間に等価容量値Ｃｇが生じる。蓄積層２５Ｌａが成長するに従い、等価容量値Ｃｇは増加する。
図５は、図３のＮＭＯＳ２５のゲート電位電流特性を示す図である。
図５には、縦軸を等価容量値Ｃｇに比例した図３の小信号交流電流ｉ、横軸をゲート電位ｖｇとして、ＮＭＯＳ２５のゲート電位ｖｇに対する等価容量値Ｃｇに比例した小信号交流電流ｉの変化を破線の特性曲線Ｒで示されている。領域Ｘは、実際に制御電位として利用可能なゲート電位ｖｇの範囲であり、領域Ｙは、蓄積層が形成されて、等価容量値Ｃｇを変化させることの出来るゲート電位ｖｇの範囲である。領域Ｚは、反転層の形成がはじまり、等価容量値Ｃｇの変化の方向が減少から増加に反転する領域である。
図５には、縦軸を等価容量値Ｃｇに比例した図３の小信号交流電流ｉ、横軸をゲート電位ｖｇとして、ＮＭＯＳ２５のゲート電位ｖｇに対する等価容量値Ｃｇに比例した小信号交流電流ｉの変化を破線の特性曲線Ｒで示されている。領域Ｘは、実際に制御電位として利用可能なゲート電位ｖｇの範囲であり、領域Ｙは、蓄積層が形成されて、等価容量値Ｃｇを変化させることの出来るゲート電位ｖｇの範囲である。領域Ｚは、反転層の形成がはじまり、等価容量値Ｃｇの変化の方向が減少から増加に反転する領域である。
等価容量値Ｃｇは、ゲート電位ｖｇが上昇してＮＭＯＳ２５のスレッショルド電位ｖｔ以上になると、ゲート直下には、蓄積層が反転して反転層が形成され、急速に増大した後、ある容量値で飽和する。この飽和する容量値を最大容量値Ｃｇｍａｘとすると、等価容量値Ｃｇは、図４のゲート電極領域２５Ｇに相当する第１の金属板と反転層２５Ｌｂに相当する第２の金属板との間に、ゲート酸化膜２５Ｆを挟んで得られる容量値に対応する。
一方、ゲート電位ｖｇが下降してスレッショルド電位ｖｔ以下になると、Ｎ型拡散領域２５Ｓ，２５Ｄ間の半導体基板表面に空乏層２５Ｌｃが形成され、等価容量値Ｃｇは最小容量値Ｃｇｍｉｎｉとなる。この時、ＮＭＯＳ２５の等価容量値Ｃｇは、ゲート電極領域２５Ｇと空乏層２５Ｌｃを二枚の金属板とみなすと、ゲート電極領域２５Ｇと空乏層２５Ｌｃ間の絶縁膜の厚さとしては、ゲート酸化膜厚に空乏層２５Ｌｃの厚みが加わるため、等価容量値Ｃｇは最大容量値Ｃｇｍａｘの６割程度となる。更にゲート電位ｖｇが下降し、ゲート電極領域２５ＧがＮ型拡散領域２５Ｓ，２５Ｄ間の半導体基板表面に対して負となると、Ｎ型拡散領域２５Ｓ，２５Ｄ間の半導体基板表面に正孔が生じ蕃積層２５Ｌａが形成される。
なお、蓄積層形成の電圧条件は、半導体とゲートの仕事関数によって定まるもので、ｖｇ＜０である必要はない。即ち、ゲート電位ｖｇが下がりｖｇ＜ｖｔとなる電位近傍から蓄積層２５Ｌａの形成が始まる。
図５において、前記のようにゲート電位ｖｇが下降すると、等価容量値Ｃｇの増加は、蓄積層形成時においては、反転層形成時の場合と異なり極めて緩やかなものとなる。更に、ゲート電位ｖｇが低下すると、等価容量値Ｃｇは飽和する。この時、等価容量値Ｃｇは、最大容量値Ｃｇｍａｘとは必ずしも等しくない。これは、実際の等価容量値Ｃｇが単純な２枚の金属板との間の容量値と異なり、半導体内部のイオン濃度に依存する蓄積層の電荷密度によって決まるためである。
しかしながら、従来のＶＣＯでは、以下の（１）〜（３）のような課題がある。
（１） 可変容量手段であるＮＭＯＳ２３，２４を、蓄積層形成領域で動作させる場合、ゲート電位ｖｇの変化に対する容量変化が緩やかすぎることと、蓄積層形成がされるように各ノードのＤＣバイアス電位を設計しなければならず低電圧での動作が困難等の課題がある。
（２） 可変容量手段の容量値を変化させるうえで有効なゲート電位ｖｇの範囲である動作周波数レンジが、ＮＭＯＳの素子特性のみで定まり設計上操作出来ない。
（３） 可変容量手段であるＮＭＯＳ２３，２４を、反転層形成領域で動作させる場合、ゲート電位ｖｇの変化に対する容量変化が急峻すぎ、安定動作を得ることが困難である。
以下、これらの（１）〜（３）の課題を詳細に説明する。
（１） 従来の課題１
可変容量手段であるＮＭＯＳ２３，２４を、蓄積層形成領域で動作させる
場合の課題は、ゲート電位ｖｇの変化に対する容量変化が緩やかすぎることと、蓄積層形成がされるように各ノードのＤＣバイアス電位を設計しなければならず、低電圧での動作が困難な点である。
可変容量手段であるＮＭＯＳ２３，２４を、蓄積層形成領域で動作させる
場合の課題は、ゲート電位ｖｇの変化に対する容量変化が緩やかすぎることと、蓄積層形成がされるように各ノードのＤＣバイアス電位を設計しなければならず、低電圧での動作が困難な点である。
図４の蓄積層２５Ｌａが形成され、等価容量値Ｃｇがゲート電位ｖｇによって変化する図５のゲート電位電流特性の領域Ｙは、−１．２Ｖ≦ｖｇ≦０．３Ｖで１．５Ｖの幅がある。一方、微細化が進むＣＭＯＳ１１，１２の電源電圧Ｖｄｄの上限は、例えば、ゲート長０．１３μｍから０．０９μｍのもので１．２Ｖから１．０Ｖ程度までであって、蓄積層形成領域で動作させようとすると、制御電位ｖｃが許容される電源電圧Ｖｄｄに対し広すぎる。この結果、以下に述べるように動作周波数レンジを十分とれないという課題がある。
出力端子ＯＵＴ１，ＯＵＴ２のＤＣバイアス電位Ｖｏｄｃは、図２の従来のＶＣＯの説明において述べたように、ほぼＶｄｄ／２となる。但し、ＣＭＯＳ１１，１２を構成するＰＭＯＳ１３及びＮＭＯＳ１４の飽和ドレイン電流値がほぼ等しい場合である。仮に、Ｖｄｄ＝１．２Ｖとすると、ＤＣバイアス電位Ｖｏｄｃは０．６Ｖ程度となる。更に、出力端子ＯＵＴ１，ＯＵＴ２のＤＣバイアス電位Ｖｏｄｃは、可変容量手段であるＮＭＯＳ２３，２４のゲート電位ｖｇである。図２のＶＣＯの制御電位端子ＶＣの制御電位ｖｃとすると、ゲート電位ｖｇは下記の（２）式で与えられる。
ｖｇ＝Ｖｏｄｃ−ｖｃ ・・・・・・（２）
ｖｇ＝Ｖｏｄｃ−ｖｃ ・・・・・・（２）
ゲート電位ｖｇは、蓄積層を形成するために、−１．２Ｖ≦ｖｇ≦０．３Ｖとしなければならない。このとき、制御電位ｖｃは、１．８Ｖ≧ｖｃ≧０．３Ｖの範囲で制御しなければならない。しかし、ＮＭＯＳ２３，２４の耐圧による制約から、制御電位ｖｃを電源電圧Ｖｄｄより高く出来ず等価容量値Ｃｇが変化する領域Ｙを有効に活用出来ない。
具体的には、制御電位ｖｃの範囲を１．２Ｖ≧ｖｃ≧０．３Ｖとすると、ｖｇの範囲は−０．６Ｖ≦ｖｇ≦０．３Ｖとなり、電位ｖｇの有効範囲としては０．９Ｖしかない。つまり、有効範囲が図５のゲート電位電流特性の領域Ｘの部分に縮小してしまい、等価容量値Ｃｇの変化幅として小さなものしか得られない。更に、この場合も制御電位ｖｃ＝０．３Ｖ付近で反転層形成が始まり、等価容量値Ｃｇの変化の方向が減少から増加に反転する。このため、実際の設計で許される制御電位ｖｃの範囲は前記の反転層形成を使うものと同様に、０．８５Ｖ程度とより狭くなり、結果として動作周波数レンジは十分とれないことになる。
（２） 従来の課題２
可変容量手段であるＮＭＯＳ２３，２４を図５中のゲート電位電流特性の
領域Ｘで動作させる場合の課題は、等価容量値Ｃｇが可変となるゲート電位ｖｇの範囲である動作周波数レンジが、プロセスによって決まり、回路設計的手法で制御することは出来ない点である。
可変容量手段であるＮＭＯＳ２３，２４を図５中のゲート電位電流特性の
領域Ｘで動作させる場合の課題は、等価容量値Ｃｇが可変となるゲート電位ｖｇの範囲である動作周波数レンジが、プロセスによって決まり、回路設計的手法で制御することは出来ない点である。
回路設計的手法で動作周波数レンジを広くする方法としては、例えば、可変容量手段であるＮＭＯＳ２３，２４のゲート面積を倍にすることが考えられる。しかし、新たな問題として、動作周波数レンジを広げることが出来るかわりに、制御電圧端子ＶＣに乗る電圧ノイズに対する容量値の変化も倍になるため、位相ノイズやジッタが劣化する。なお、ＮＭＯＳ２３，２４の基板を高電位とするために、必ずトリプルウェル構成の半導体デバイスを採用する必要もある。
（３） 従来の課題３
可変容量手段であるＮＭＯＳ２３，２４を反転層形成領域で動作させるように設計した場合の課題は、ゲート電位ｖｇの変化に対する等価容量値Ｃｇの変化が急峻すぎることと、ゲート電位ｖｇとして有効な電位範囲が狭いこと、ゲート電位ｖｇの有効な電位範囲がプロセスのみによって決まり回路設計的手法で制御出来ない点である。
可変容量手段であるＮＭＯＳ２３，２４を反転層形成領域で動作させるように設計した場合の課題は、ゲート電位ｖｇの変化に対する等価容量値Ｃｇの変化が急峻すぎることと、ゲート電位ｖｇとして有効な電位範囲が狭いこと、ゲート電位ｖｇの有効な電位範囲がプロセスのみによって決まり回路設計的手法で制御出来ない点である。
等価容量値Ｃｇを変化させることの出来るゲート電位ｖｇの領域Ｚは、図５に示すように、３００ｍＶ足らずしかなく、僅かなゲート電位ｖｇの変化で等価容量値Ｃｇが大きく変化することになる。実際のＶＣＯにおいては、制御電圧端子ＶＣに数ｍＶ程度の１／ｆノイズや白色ノイズ等の電圧ノイズが必ず乗るため、ゲート電位ｖｇの変化に対する等価容量値Ｃｇの変化が急峻すぎるとＶＣＯの位相ノイズ特性やジッタ特性が極めて劣悪なものとなる。
更に、スレッショルド電位ｖｔ近傍では、ゲート電位ｖｇが下がってゆき、スレッショルド電位ｖｔ以下になるところで等価容量値Ｃｇは減少から上昇に転じる。ＶＣＯを位相同期回路（以下「ＰＬＬ」という。）等に用いる場合には、制御電位ｖｃに対して周波数が単調に変化しないと動作が不安定になることから、ゲート電位ｖｇとして許容される電圧レンジは、３００ｍＶより狭くしなければならない。
実際のＶＣＯにおいては、プロセスばらつきや環境変動による設計上のＤＣバイアス電位からの誤差が発生するため、こうしたＤＣバイアス電位の設計精度も考慮すると、ゲート電位ｖｇとして許容される電圧レンジは２５０ｍＶ程度と更に狭くなって、位相ノイズ特性やジッタ特性が悪くなることに加え、ＤＣバイアス電位の設計が困難という課題も生じる。
ＶＣＯの位相ノイズやジッタ特性を改善するための方法としては、例えば、可変容量手段であるＮＭＯＳ２３，２４のゲート面積を半分にすることが考えられる。しかし、新たな問題として、ゲート電位ｖｇに対する等価容量値Ｃｇの変化を半分に出来るかわりに、ゲート電位ｖｇにより変化させることの出来る等価容量値Ｃｇの範囲も半減し、ＶＣＯの動作周波数レンジが狭くなることがあげられる。
よって、課題３の回路設計的な方法においては、ゲート電位ｖｇの有効範囲を、電圧ノイズの大きさに対して十分大きく取ることが出来ない。従って、動作周波数レンジが広く且つ位相ノイズやジッタの小さなＶＣＯを得ることは困難である。
以上の（１）〜（３）の課題のように、従来のＮＭＯＳ２３，２４を用いる可変容量手段では、ＮＭＯＳ２３，２４のドレイン、ソース、バックゲートを接続して構成するため、容量値を変化させるゲート電位ｖｇの範囲がデバイス構造で決まってしまう。そのため、ＶＣＯを構成するうえで 当該可変容量手段を反転層形成領域で動作させる場合、位相ノイズやジッタが大きくなる等の課題があった。又、当該可変容量手段を善積層形成領域で動作させる場合、動作周波数レンジを十分広く出来ない等の課題があった。
なお、従来の電圧可変容量手段においては、ＮＭＯＳ２３，２４製造時に、Ｎ型拡散領域２５Ｓ，２５Ｄ間の半導体基板表面に不純物イオンを注入するチャネルインプラの条件を変更し、トランジスタのスレッショルド電位ｖｔを変更して特性の調節を図ることが出来る。しかし、その場合、図４の破線の特性曲線Ｒが左右にシフトするものであって、容量値を変化させるゲート電位ｖｇの範囲を拡張または縮小出来るものでない。
本発明のうちの第１の発明の電圧可変容量回路は、入力信号に応じた所定の電位を出力ノードへ供給する電位供給手段と、第１のＭＯＳトランジスタとを備えている。前記第１のＭＯＳトランジスタは、前記出力ノードに接続された第１の電極と、第１の電源電位が印加される第１の電源端子に直流的に結合された第２の電極と、制御端子に交流的に結合され、前記第１及び第２の電極間の導通状態を制御する第１の制御電極とを有し、前記制御端子と前記第１及び第２の電極との間の容量値が、前記出力ノードの電位で制御されるＭＯＳトランジスタである。
本発明のうちの第２の発明の電圧可変容量回路は、第１の発明の可変容量回路と、インピーダンス手段を備えている。前記インピーダンス手段は、前記第１のＭＯＳトランジスタの前記第２の電極と、前記第１の電源端子との間に接続されたインダクタ素子を有している。
本発明のうちの第３の発明のＶＣＯは、所定の発振周波数で発振して、相補的な第１及び第２の出力信号のうちの、前記第１の出力信号を第１の出力端子から出力し、更に第２の出力信号を第２の出力端子から出力する発振回路部と、前記発振周波数に共振して、前記発振周波数を可変する共振回路部とを備えている。
前記共振回路部は、第１の発明の第１の制御電極が、前記第１の出力端子に接続された第１の発明の可変容量回路と、第３のＭＯＳトランジスタを有している。前記第３のＭＯＳトランジスタは、前記電位供給手段の前記出力ノードに接続された第５の電極と、前記第１の電源端子に直流的に結合された第６の電極と、前記第２の出力端子と接続され、前記第５及び第６の電極間の導通状態を制御する第３の制御電極とを有し、前記第３の制御電極と前記第６及び第７の電極との間の容量値が、前記出力ノードの電位で制御されるＭＯＳトランジスタである。
本発明のうちの第４の発明のＶＣＯは、第３の発明の発振回路部と、前記発振周波数に共振して、前記発振周波数を可変する共振回路部とを備えている。前記共振回路部は、第２の発明の第１の制御電極が、前記第１の出力端子に接続された第２の発明の可変容量回路と、第３のＭＯＳトランジスタと、インピーダンス手段とを有している。
前記第３のトランジスタは、前記電位供給手段の前記出力ノードに接続された第５の電極と、前記第１の電源端子に直流的に結合された第６の電極と、前記第２の出力端子と接続され、前記第５及び第６の電極間の導通状態を制御する第３の制御電極とを有し、前記第３の制御電極と前記第５及び第６の電極との間の容量値が、前記出力ノードの電位で制御されるＭＯＳトランジスタである。前記インピーダンス手段は、前記第３のＭＯＳトランジスタの前記第６の電極と、前記第１の電源端子との間に接続されたインダクタ素子を有している。
第１、第２の発明の電圧可変容量回路によれば、第１のＭＯＳトランジスタの容量構成要素の一つである第１の電極に対して、電位供給手段から、第２の電極の電位と異なる電位を供給するよう構成したので、前記容量に対応する等価容量値を可変出来る電位範囲や、変化の傾きを電気的、回路設計的に調整することが可能となる。更に、入力信号に対して等価容量値は単調に変化するので、入力信号の有効な電位範囲が目減りするおそれがなく、電位範囲を拡大できる。
第３、第４の発明のＶＣＯによれば、第１、第２の発明の電圧可変容量回路を用いたことにより、所定の発振周波数を可変出来る入力信号の電位範囲や、入力信号に対する発振周波数の変化の傾きを電気的、回路設計的に調整することが可能となる。入力信号に対して発振周波数は、単調に変化するので入力信号の有効な電位範囲が目減りするおそれはない。従って、第１のＭＯＳトランジスタの等価容量値を可変出来る入力信号の有効な電位範囲は、従来のＶＣＯより広くすることが可能であり、その上、等価容量値の変化幅は、従来のＶＣＯにほぼ等しい大きな変化範囲が得られる。よって、位相ノイズやジッタが少なく、且つ、広い動作周波数レンジが得られる。
可変容量回路は、電位供給手段を有している。前記電位供給手段は、入力信号を入力する第１の端子と、前記入力信号に対して逆極性の信号を入力する第２の端子と、前記第２の端子に接続され、前記入力信号に対応した出力信号を出力する第３の端子とを有している
（実施例１の構成）
図１は、本発明の実施例１における電圧可変容量回路４０の構成例を示す回路図である。
図１は、本発明の実施例１における電圧可変容量回路４０の構成例を示す回路図である。
本実施例１の電圧可変容量回路４０の要点は、容量手段である第１のＭＯＳトランジスタ（例えば、ＮＭＯＳ）４２の第１の電極（例えば、ドレイン）４２ｄに、第２の電極（例えば、ソース）４２ｓの電位と異なる電位を供給するための電位供給手段（例えば、電位供給部）４１を設けたことにある。
電圧可変容量回路４０は、電圧可変容量手段としてのＮＭＯＳ４２と、ＮＭＯＳ４２のドレイン４２ｄと第１の電源端子（例えば、接地端子）ＧＮＤとを交流的にショートさせる役割をもつキャパシタ４３と、ＮＭＯＳ４２のソース４２ｓの電位と異なる電位を供給するための電位供給部４１とから構成されている。
電位供給部４１は、ボルテージフォロワとして働く増幅器４１Ｍにより構成されている。増幅器４１Ｍの第１の端子（例えば、正極入力電極）４１ａは、増幅器４１Ｍの入力として電圧制御端子ＶＣと接続され、増幅器４１Ｍの出力として第２の端子（例えば、負極入力電極）４１ｂは、第３の端子（例えば、出力電極）４１ｃと接続されて、出力ノード（例えば、電位供給端子）ＶＤに接続されている。電位供給端子ＶＤは、キャパシタ４３とＮＭＯＳ４２のドレイン４２ｄに接続されている。更に、ＮＭＯＳ４２の第１の制御電極（例えば、ゲート）４２ｇは制御端子Ｔ１に接続され、ソース４２ｓとバックゲート４２ｂは接地端子ＧＮＤに接続されている。
（実施例１の動作）
図１の電圧可変容量回路４０は、制御端子Ｔ１と接地端子ＧＮＤとの間には等価容量Ｃｇがあり、ＮＭＯＳ４２の等価容量Ｃｇの大きさは、電圧制御端子ＶＣに印加する制御電位ｖｃによって制御している。増幅器４１Ｍはボルテージフォロワとして働くので、ＮＭＯＳ４２のドレイン電位ｖｄは電圧制御端子ＶＣに印加する制御電位ｖｃと等しくなる。従って、ＮＭＯＳ４２のゲート・ソース間容量をＣｇｓ、ゲート・ドレイン間容量をＣｇｄとすると、制御端子Ｔ１における等価容量Ｃｇは
下記の（３）式で与えられる。
Ｃｇ＝Ｃｇｓ＋Ｃｇｄ （但し、Ｃｇｄ＜キャパシタ４３の容量ｃ４３）
・・・・・・（３）
図１の電圧可変容量回路４０は、制御端子Ｔ１と接地端子ＧＮＤとの間には等価容量Ｃｇがあり、ＮＭＯＳ４２の等価容量Ｃｇの大きさは、電圧制御端子ＶＣに印加する制御電位ｖｃによって制御している。増幅器４１Ｍはボルテージフォロワとして働くので、ＮＭＯＳ４２のドレイン電位ｖｄは電圧制御端子ＶＣに印加する制御電位ｖｃと等しくなる。従って、ＮＭＯＳ４２のゲート・ソース間容量をＣｇｓ、ゲート・ドレイン間容量をＣｇｄとすると、制御端子Ｔ１における等価容量Ｃｇは
下記の（３）式で与えられる。
Ｃｇ＝Ｃｇｓ＋Ｃｇｄ （但し、Ｃｇｄ＜キャパシタ４３の容量ｃ４３）
・・・・・・（３）
図６は、図１のＮＭＯＳ４２のドレイン電位電流特性を示す図である。
図６には、縦軸を等価容量Ｃｇに比例した小信号交流電流ｉ、横軸をドレイン電位ｖｄとして、ＮＭＯＳ４２のゲート電位ｖｇが一定で、スレッショルド電位ｖｔより大きいとき、等価容量Ｃｇがドレイン電位ｖｄによって、どのように変化するかを破線の特性曲線Ｒ１，Ｒ２及びＲ３で示している。各特性曲線Ｒ１，Ｒ２及びＲ３は、ゲート電位ｖｇ＝０．４Ｖ，０．６Ｖ,０．８Ｖのものである。
図６には、縦軸を等価容量Ｃｇに比例した小信号交流電流ｉ、横軸をドレイン電位ｖｄとして、ＮＭＯＳ４２のゲート電位ｖｇが一定で、スレッショルド電位ｖｔより大きいとき、等価容量Ｃｇがドレイン電位ｖｄによって、どのように変化するかを破線の特性曲線Ｒ１，Ｒ２及びＲ３で示している。各特性曲線Ｒ１，Ｒ２及びＲ３は、ゲート電位ｖｇ＝０．４Ｖ，０．６Ｖ,０．８Ｖのものである。
先ず、ソース電位ｖｓ＝ｖｄ＝０Ｖである時は、Ｐ型半導体基板表面上に反転層が形成される。ＮＭＯＳ４２のゲート４２ｇを第１の金属板とみなし、ＮＭＯＳ４２のＰ型半導体基板表面上の反転層を第２の金属板としたとき、ゲート酸化膜をはさんだ２枚の金属板の等価容量Ｃｇは最大容量Ｃｇｍａｘである。次に、０≦ｖｄ≦ｖｇ−ｖｔの範囲では、ＮＭＯＳ４２は非飽和状態である。この状態でドレイン電位ｖｄが高くなると、ＮＭＯＳ４２の状態はしだいにピンチオフ状態に近づき、等価容量Ｃｇは減り始める。更に、ドレイン電位ｖｄが高くなりＮＭＯＳ４２が飽和状態になると、等価容量Ｃｇは変化しなくなる。即ち、ＮＭＯＳ４２は、非飽和領域にあればゲート電位ｖｇの変化に対して等価容量Ｃｇが変化する。従って、実施例１の電圧可変容量回路は、ドレイン電位ｖｄによって等価容量Ｃｇを制御でき、ゲート電位ｖｇやスレッショルド電位ｖｔを選ぶことで図６にみるように、等価容量Ｃｇを可変出来るドレイン電位ｖｄの電位範囲や、変化の傾きを調整することが可能となる。
図６のドレイン電位ｖｄの領域Ｗ２において、ｖｇ＝０．６Ｖの条件で等価容量Ｃｇを可変する範囲は、約０．４Ｖであり、従来の反転層形成を用いるものより利用範囲を広くとれる。更に、等価容量Ｃｇを可変する範囲は、ｖｇ＝０．８Ｖとした場合、又は、ＮＭＯＳ４２のソース４２ｓ及びドレイン４２ｄ間の半導体基板表面への不純物イオン注入（チャネルインプラ）の条件を調整しスレッショルド電位ｖｔを０．２Ｖ低めに素子設計をすれば、ドレイン電位ｖｄの有効な領域Ｗ３を約０．５Ｖまで拡大出来る。又、等価容量Ｃｇの変化量は、ＮＭＯＳ４２のゲート領域のゲート長とゲート幅によって種々変更可能であるが、従来の反転層形成を用いるものの半分以下と小さくなる。しかし、従来の蓄積層形成を用いるものに対して、容量変化は３〜４割大きくなる。
図７は、ＮＭＯＳ４２を例とした等価容量Ｃｇとドレイン電位ｖｄの関係をごく単純化した関数モデルの特性図である。
検討するＮＭＯＳ４２は、非飽和領域にあり、ゲート４２ｇ直下の電荷密度ｑ（ｙ）が図７に示すように１次関数の形になっていると仮定する。ここで、ｙはゲート４２ｇ直下のチャネル方向で、Ｌはゲート長、ｙ＝０がソース端、ｙ＝Ｌがドレイン端を意味する。等価容量Ｃｇは、半導体内部の電荷密度ｑ（ｙ）の積分を総電荷Ｑとすると、下記の（４）式で与えられる。
又、非飽和状態でのドレイン電流Ｉｄは、下記の（５）式のようになる。
（４）式と（５）式から下記の（６）式を得る。
Ｃｇ＝ｋ（ｖｇ−ｖｔ−ｖｄ） ・・・・・・（６）
Ｃｇ＝ｋ（ｖｇ−ｖｔ−ｖｄ） ・・・・・・（６）
但し、（４）式、（５）式及び（６）式において、ｋ、ｋ１、ｋ２は定数とする。（６）式より、等価容量Ｃｇは、ドレイン電位ｖｄが高くなるに従い減少してゆくことがわかる。又、等価容量Ｃｇはゲート電位ｖｇが高い場合の方が大きいこともわかる（ただし、実際にはより複雑な式となる）。更に、ドレイン電位ｖｄが高くなりＮＭＯＳ４２が飽和すると等価容量Ｃｇは変化しなくなる。この現象は、飽和領域においても前記（４）式は成立しており、飽和時のドレイン電流Ｉｄがドレイン電位ｖｄにあまり依存しなくなることに対応する。
以上のように、本実施例１においては、ドレイン電位ｖｄはＮＭＯＳ４２が非飽和領域にある時、等価容量Ｃｇの大きさを制御する。
（実施例１の効果）
本実施例１によれば、電圧可変容量回路４０においては、電圧可変容量手段であるＮＭＯＳ４２のドレイン４２ｄに、ソース電位ｖｓと異なる電位を供給するよう構成したので、次の（ａ）、（ｂ）、（ｃ）、（ｄ）のような効果がある。
本実施例１によれば、電圧可変容量回路４０においては、電圧可変容量手段であるＮＭＯＳ４２のドレイン４２ｄに、ソース電位ｖｓと異なる電位を供給するよう構成したので、次の（ａ）、（ｂ）、（ｃ）、（ｄ）のような効果がある。
（ａ） 等価容量Ｃｇを可変出来る電位ｖｄの電位範囲や、変化の傾きを電気的、回路設計的に調整することが可能となる。
（ｂ） ＮＭＯＳのスレッショルド電位ｖｔを調整して、等価容量Ｃｇを可変出来る制御電位ｖｃ（本実施例１ではドレイン電位ｖｄに等しい）の電位範囲や、変化の傾きを変えることが可能となる。
（ｃ） 従来のものと異なり、制御電位ｖｃに対して等価容量Ｃｇは単調に変化するので、制御電位ｖｃの有効な電位範囲が目減りするおそれがない。結果として、制御電位ｖｃの有効な電位範囲を、例えばｖｇ＝０．６Ｖの場合、従来の反転層形成を用いるものに対して１．６倍程度広くとれる。従って、一般的なＶＣＯ等に用いると、従来のものより位相ノイズやジッタの少ないものを得ることが出来る。
（ｄ） ＤＣバイアス電位設計が容易である。本実施例１の等価容量Ｃｇの可変幅は、図４の従来の反転層形成を用いるものと比べると小さい。しかし、従来の蓄積層形成を用いるものより３〜４割程度大きくでき、一般的なＶＣＯに用いると、より広い動作周波数レンジが得られる。
（実施例２の構成）
図８は、本発明の実施例２における電圧可変容量回路４０Ａの構成例を示す回路図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
図８は、本発明の実施例２における電圧可変容量回路４０Ａの構成例を示す回路図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
本実施例２の電圧可変容量回路４０Ａは、実施例１の電圧可変容量回路４０内の電位供給部４１に代えて、これとは構成の異なる電位供給部４１Ａを設けている。電位供給部４１Ａは、ソースフォロワとして働く第２のＭＯＳトランジスタ（例えば、ＮＭＯＳ）４４により構成されている。ＮＭＯＳ４４は、第３の端子（例えば、ドレイン）４４ｄが第２の電源端子（例えば、電源電圧端子）ＶＤＤに、第４の端子（例えば、のソース）４４ｓがＮＭＯＳ４２のドレイン及びキャパシタ４３に、第２の制御電極（例えば、ゲート）４４ｇが電圧制御端子ＶＣに、バックゲート４４ｂが接地端子ＧＮＤにそれぞれ接続されている。その他の構成は実施例１と同様である。
（実施例２の動作）
本実施例２の電圧可変容量回路４０Ａは、基本的には実施例１と同様であるため、異なる動作のみ説明する。
本実施例２の電圧可変容量回路４０Ａは、基本的には実施例１と同様であるため、異なる動作のみ説明する。
動作における実施例１との相違点は、ＮＭＯＳ４２のドレイン電位ｖｄが、制御電位ｖｃより、少なくともＮＭＯＳ４４のスレッショルド電位ｖｔより低くなることである。
ＮＭＯＳ４４は、ソースフォロワとして働くように接続しているので、制御電位ｖｃを変化することで、ＮＭＯＳ４２のドレイン電位ｖｄを適宜変化し、等価容量Ｃｇを変化させる。ただし、ＮＭＯＳ４２のドレイン電位ｖｄの変化幅は、制御電位ｖｃのものよりやや狭くなる。又、等価容量ＣｇとＮＭＯＳ４２のドレイン電位ｖｄとの関係は、実施例１と同一である。
（実施例２の効果）
本実施例２の電圧可変容量回路４０Ａによれば、実施例１の増幅器４１Ｍに代えてＮＭＯＳ４４を用いたことにより、実施例１の効果に加えて、以下のような効果がある。
本実施例２の電圧可変容量回路４０Ａによれば、実施例１の増幅器４１Ｍに代えてＮＭＯＳ４４を用いたことにより、実施例１の効果に加えて、以下のような効果がある。
即ち、制御電位ｖｃの有効な電位範囲は、例えばｖｇ＝０．６Ｖの場合、従来の反転層形成を用いるものよりも広くとれ、ＶＣＯ等に用いた場合、従来のＶＣＯより位相ノイズやジッタの少ないものを得ることが出来る。更に、ＤＣバイアス電位設計が容易であると共に、動作周波数レンジは、容量Ｃｇの可変幅が従来の蓄積層形成を用いるものより大きく出来るので、ＶＣＯ等に用いて、より広い範囲が得られる。
しかも、電位供給部を１個のＭＯＳトランジスタのみで構成したので、多数のトランジスタを要し複数の直流電流パスが必要な増幅手段を用いる実施例１の場合より、消費電流を低減出来る。
（実施例３の構成）
図９は、本発明の実施例３における電圧可変容量回路４０Ｂの構成例を示す回路図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
図９は、本発明の実施例３における電圧可変容量回路４０Ｂの構成例を示す回路図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
本実施例３の電圧可変容量回路４０Ｂは、実施例１との相違点として、ＮＭＯＳ４２のソース４２ｓと接地端子ＧＮＤとの間にインピーダンス手段（例えば、インピーダンス回路部）４５が挿入されている。電位供給部４１とキャパシタ４３の構成は実施例１と共通である。
インピーダンス回路部４５は、例えば、並列に接続されたインダクタ４５ｂとキャパシタ４５ａとで構成されている。インダクタ４５ｂとキャパシタ４５ａの定数は、制御端子Ｔ１に結合される信号帯域で高インピーダンスを示すように選ばれている。例えば、電圧可変容量回路４０Ｂを用いてＶＣＯを構成するような場合、当該ＶＣＯの共振周波数ｆｃにおいて高インピーダンスを示すように設計されている。
（実施例３の動作）
本実施例３の電圧可変容量回路４０Ｂは、実施例１と同様に、制御端子Ｔ１と接地端子ＧＮＤとの間には等価容量Ｃｇがあり、ＮＭＯＳ４２の等価容量Ｃｇの大きさは、電圧制御端子ＶＣに印加する制御電位ｖｃによって制御される。以下、動作における実施例１との相違点を中心に説明する。本実施例３において、等価容量Ｃｇは、ＮＭＯＳ４２のソースと接地端子ＧＮＤとの間にインピーダンス回路部４５を設けたことから、動作周波数レンジで、実施例１とは異なり、ＮＭＯＳ４２のドレイン・ソース間容量をＣｄｓとすると、
Ｃｇ＝Ｃｄｓ ・・・・・・（７）
となる。
本実施例３の電圧可変容量回路４０Ｂは、実施例１と同様に、制御端子Ｔ１と接地端子ＧＮＤとの間には等価容量Ｃｇがあり、ＮＭＯＳ４２の等価容量Ｃｇの大きさは、電圧制御端子ＶＣに印加する制御電位ｖｃによって制御される。以下、動作における実施例１との相違点を中心に説明する。本実施例３において、等価容量Ｃｇは、ＮＭＯＳ４２のソースと接地端子ＧＮＤとの間にインピーダンス回路部４５を設けたことから、動作周波数レンジで、実施例１とは異なり、ＮＭＯＳ４２のドレイン・ソース間容量をＣｄｓとすると、
Ｃｇ＝Ｃｄｓ ・・・・・・（７）
となる。
ＮＭＯＳ４２のゲート・ソース間容量Ｃｇｓ及びゲート・ドレイン間容量Ｃｇｄは、ＮＭＯＳ４２のＰ型半導体基板表面の電荷密度ｑ（ｙ）によってきまる。ここで、ＮＭＯＳ４２のドレイン電位ｖｄを上げてゆく場合を考える。インピーダンス回路部４５は、直流的にはショートとみなせるので、ソース電位ｖｓは０Ｖであり、ソース端の電荷密度ｑ（ｙ）は変化しない。他方、インピーダンス回路部４５は、ドレイン４２ｄ端ではドレイン電位ｖｄが高くなると空乏化が始まり電荷密度ｑ（ｙ）が大きく変化する。
本実施例３では、等価容量Ｃｇは、ドレイン・ソース間容量Ｃｄｓに等しくこれは主としてドレイン４２ｄ端の電荷密度ｑ（ｙ）によってきまる。従って、本実施例３の電圧可変容量回路４０Ｂでは、制御電位ｖｃの変化に対する等価容量Ｃｇの変化幅が大きくなる。
図１０は、図９のＮＭＯＳ４２のドレイン電位電流特性を示す図である。
図１０には、縦軸を等価容量Ｃｇに比例した小信号交流電流ｉ、横軸をドレイン電位ｖｄとして、等価容量Ｃｇがドレイン電位ｖｄによって、どのように変化するかを破線の特性曲線Ｒ１１，Ｒ１２及びＲ１３で示している。各特性曲線Ｒ１，Ｒ２及びＲ３は、ゲート電位ｖｇ＝０．４Ｖ，０．６Ｖ,０．８Ｖのものである。
図１０には、縦軸を等価容量Ｃｇに比例した小信号交流電流ｉ、横軸をドレイン電位ｖｄとして、等価容量Ｃｇがドレイン電位ｖｄによって、どのように変化するかを破線の特性曲線Ｒ１１，Ｒ１２及びＲ１３で示している。各特性曲線Ｒ１，Ｒ２及びＲ３は、ゲート電位ｖｇ＝０．４Ｖ，０．６Ｖ,０．８Ｖのものである。
図１０のように、等価容量Ｃｇの変化幅は、従来の反転層形成を用いたものにほぼ等しく、従来の蓄積層形成を用いたものと比べると数倍の変化範囲となる。一方、実施例１及び２と同様、等価容量Ｃｇは、ＮＭＯＳ４２が非飽和領域にあれば、ＮＭＯＳ４２のドレイン電位ｖｄによって変化させることができ、等価容量Ｃｇの変化範囲は、ゲート電位やトランジスタのスレッショルド電位ｖｔによって種々調整可能である。即ち、等価容量Ｃｇを可変する制御電位ｖｃの有効な電位範囲は、従来の電位範囲より広くすることが可能である。
（実施例３の効果）
本実施例３によれば、実施例１と同様、等価容量Ｃｇを可変出来る制御電位ｖｃの有効な電位範囲は、従来の電位範囲より広くすることが可能であり、その上、等価容量Ｃｇの変化幅は、従来の反転層形成を用いたものにほぼ等しい大きな変化範囲が得られる。よって、ＶＣＯ等に用いると、位相ノイズやジッタが少なく、且つ、広い動作周波数レンジのものが得られる。又、本実施例３の電位供給部４１を、実施例２における電位供給部４１Ａのものに代えて消費電流を低減することも可能である。
本実施例３によれば、実施例１と同様、等価容量Ｃｇを可変出来る制御電位ｖｃの有効な電位範囲は、従来の電位範囲より広くすることが可能であり、その上、等価容量Ｃｇの変化幅は、従来の反転層形成を用いたものにほぼ等しい大きな変化範囲が得られる。よって、ＶＣＯ等に用いると、位相ノイズやジッタが少なく、且つ、広い動作周波数レンジのものが得られる。又、本実施例３の電位供給部４１を、実施例２における電位供給部４１Ａのものに代えて消費電流を低減することも可能である。
（実施例４の構成）
図１１は、本発明の実施例４のＶＣＯの構成例を示す回路図である。
本実施例４のＶＣＯでは、発振回路（例えば、負性抵抗回路部）５０と、実施例１の電圧可変容量回路４０を有する共振回路部６０とで構成されている。
図１１は、本発明の実施例４のＶＣＯの構成例を示す回路図である。
本実施例４のＶＣＯでは、発振回路（例えば、負性抵抗回路部）５０と、実施例１の電圧可変容量回路４０を有する共振回路部６０とで構成されている。
負性抵抗回路部５０は、例えば、端子Ｔ５１，Ｔ５２を備え、この間に入出力が互いに交差接続され、ＡＣ信号を反転増幅するための、ＣＭＯＳインバータ５１，５２により構成されている。各ＣＭＯＳインバータ５１，５２は、図示しないＰＭＯＳ５３とＮＭＯＳ５４とでそれぞれ構成されている。ここで、ＣＭＯＳインバータ５１，５２には、図示しないが、電源電圧Ｖｄｄを供給するための電源電圧端子ＶＤＤ及び接地端子ＧＮＤがある。
共振回路部６０は、端子Ｔ６１，Ｔ６２及びＴ６３を備えている。端子Ｔ６１は、負性抵抗回路部５０の端子Ｔ５１と本実施例４のＶＣＯの出力端子ＯＵＴ１に接続されている。同様に、端子Ｔ６２は、負性抵抗回路部５０の端子Ｔ５２と当該ＶＣＯの出力端子ＯＵＴ２に接続され、端子Ｔ６３は本実施例４のＶＣＯの電圧制御端子ＶＣとに接続されている。
共振回路部６０は、端子Ｔ６１と端子Ｔ６２との間に、発振周波数ｆを決める要素としてのインダクタ６１とキャパシタ６２が並列に接続され、更に、実施例１の電圧可変容量回路４０と、電圧可変容量手段としての第３のＭＯＳトランジスタ（例えば、ＮＭＯＳ）６３で構成されている。電圧可変容量回路４０は、図１の実施例１と同様の構成であり、増幅器４１Ｍの正極入力電極４１ａが、端子Ｔ６３を介して電圧制御端子ＶＣと接続され、出力電極４１ｃが、電位供給端子ＶＤとに接続されている。ＮＭＯＳ４２のゲート４２ｇは、端子Ｔ６１を介して出力端子ＯＵＴ１と接続されている。
ＮＭＯＳ６３は、第３の制御電極（例えば、ゲート）６３ｇが端子Ｔ６２を介して出力端子ＯＵＴ２に接続され、第５の電極（例えば、ドレイン）６３ｄがＮＭＯＳ４２のドレイン４２ｄに接続されると共に、電位供給端子ＶＤに接続され、第６の電極（例えば、ソース）６３ｓとバックゲート６３ｂは、接地端子ＧＮＤに接続されている。従って、本実施例４においては、電圧可変容量手段として用いるＮＭＯＳ４２及び６３において、ドレイン４２ｄ，６３ｄにソース４２ｓ，６３ｓの電位と異なる電位が供給されるように構成されている。
（実施例４の動作）
本実施例４のＶＣＯは、従来のＶＣＯと同様に、回路の出力端子ＯＵＴ１と出力端子ＯＵＴ２より発振信号を出力する。本実施例４では、出力端子ＯＵＴ１，ＯＵＴ２の発振信号の波形は、振幅が等しく、位相差が１８０°異なる差動発振信号を出力する。又、発振周波数ｆは、電圧制御端子ＶＣに印加する制御電位ｖｃを連続的に変えることで、連続的に変えられる。発振周波数ｆは、従来のＶＣＯと同様に、共振回路部６０の共振周波数ｆｃとなる。共振周波数ｆｃは、インダクタ６１のインダクタンスをＬ、キャパシタ６２の容量値をｃ６２、ＮＭＯＳ４２及び６３の等価容量をＣｇとすると、下記の式（８）で与えられる。
本実施例４のＶＣＯは、従来のＶＣＯと同様に、回路の出力端子ＯＵＴ１と出力端子ＯＵＴ２より発振信号を出力する。本実施例４では、出力端子ＯＵＴ１，ＯＵＴ２の発振信号の波形は、振幅が等しく、位相差が１８０°異なる差動発振信号を出力する。又、発振周波数ｆは、電圧制御端子ＶＣに印加する制御電位ｖｃを連続的に変えることで、連続的に変えられる。発振周波数ｆは、従来のＶＣＯと同様に、共振回路部６０の共振周波数ｆｃとなる。共振周波数ｆｃは、インダクタ６１のインダクタンスをＬ、キャパシタ６２の容量値をｃ６２、ＮＭＯＳ４２及び６３の等価容量をＣｇとすると、下記の式（８）で与えられる。
又、出力端子ＯＵＴ１，ＯＵＴ２の発振信号の振幅の中心の電位、即ちＤＣバイアス電位は、各ＣＭＯＳインバータ５１，５２を構成するＰＭＯＳ５３，ＮＭＯＳ５４の飽和ドレイン電流値の比で定まり、一般的な設計でほぼＶｄｄ／２となる。発振信号の振幅中心の電位は、可変容量手段であるＮＭＯＳ４２，６３のゲートに印加される電位ｖｇに等しい。なお、実際の回路には、可変容量手段の素子として設けた容量成分以外に寄生容量が存在するため、所望の周波数ｆが高い場合、キャパシタ６２を省略することも出来る。
次に、本実施例４のＶＣＯの動作において従来のＶＣＯと異なる点は、可変容量手段であるＮＭＯＳ４２，６３のドレイン電位ｖｄが、電位供給部４１によって制御される。このドレイン電位ｖｄは、電位供給部４１の増幅器４１Ｍの働きにより、電圧制御端子ＶＣの制御電位ｖｃに等しくなる。
本実施例４において、等価容量Ｃｇは、実施例１と同様に、ＮＭＯＳ４２，６３が非飽和領域（０≦ｖｄ≦ｖｇ−ｖｔ）にある間、ドレイン電位ｖｄが高くなるに従って、緩やかに減ってゆく。更に、等価容量Ｃｇの変化は、ドレイン電位ｖｄが上昇し、ＮＭＯＳ４２，６３が飽和領域にはいると停止する。これにより、本実施例４のＶＣＯは、ＮＭＯＳ４２，６３のゲート電位ｖｇやスレッショルド電位ｖｔを選ぶことで、等価容量Ｃｇの可変可能なＮＭＯＳ４２，６３のドレイン電位ｖｄの電位範囲や、変化の傾きを調整することが出来る。このことは、本実施例４のＶＣＯの共振周波数ｆｃを可変に出来る制御電位ｖｃのレンジや、制御電位ｖｃの変化に対する共振周波数ｆｃの変化の割合を、ゲート電位ｖｇやスレッショルド電位ｖｔを選ぶことで調整出来ることを意味する。
又、等価容量Ｃｇの変化量は、実施例１と同様に、等価容量Ｃｇと可変可能なドレイン電位ｖｄの電位範囲を従来の反転層形成を用いるものより広くなり、従来の蓄積層形成を用いるものより広くなる。これにより、従来のものより位相ノイズやジッタが小さいＶＣＯや、広い動作周波数レンジを有するＶＣＯが得られる。
更に、本実施例４のＶＣＯは、出力端子ＯＵＴ１と出力端子ＯＵＴ２に位相差１８０°の差動発振信号を出力している。出力端子ＯＵＴ１に生じる信号は、ＮＭＯＳ４２のゲート・ドレイン間容量Ｃｇｄを介して電位供給端子ＶＤに伝達される。又、出力端子ＯＵＴ２に生じる信号は、ＮＭＯＳ６３のゲート・ドレイン間容量Ｃｇｄを介して電位供給端子ＶＤに伝達される。このように電位供給端子ＶＤでは、位相差が１８０°の２つの信号が互いに打ち消しあうので、電位供給端子ＶＤは交流的に仮想接地された状態となる。
従って、可変容量手段であるＮＭＯＳ４２，６３に対して設けられた１個のキャパシタ４３の容量値は、十分小さなものでよく、場合によっては省略出来る。例えば、出力端子ＯＵＴ１，ＯＵＴ２のそれぞれに実施例１の可変容量回路４０を１個ずつ設ける場合は、各可変容量回路ごとに、図１の実施例１のＮＭＯＳ４２のゲート容量の数倍の容量値を有するキャパシタ４３が必要となる。しかし、本実施例４では、キャパシタ４３の容量値は、本実施例４のＮＭＯＳ４２，６３のゲート容量と同程度かそれ以下でよい。
（実施例４の効果）
本実施例４のＶＣＯによれば、可変容量手段であるＭＯＳ４２，６３のドレインに、ソース電位と異なる電位を供給するよう構成したので、以下のような効果がある。
本実施例４のＶＣＯによれば、可変容量手段であるＭＯＳ４２，６３のドレインに、ソース電位と異なる電位を供給するよう構成したので、以下のような効果がある。
本実施例４のＶＣＯは、共振周波数ｆｃを可変出来る制御電位ｖｃの電位範囲や、制御電位ｖｃに対する共振周波数ｆｃの変化の傾きを電気的、回路設計的に調整することが可能となる。更に、ＮＭＯＳ４２，６３のスレッショルド電位ｖｔを調整しても同様の効果がある。制御電位ｖｃに対して共振周波数ｆｃは、単調に変化するので制御電位ｖｃの有効な電位範囲が目減りするおそれはない。
その結果、制御電位ｖｃの有効な電位範囲を広くでき、共振周波数ｆｃの可変幅を広くすることができ、従来のものより位相ノイズやジッタの少ないＶＣＯを得ることが出来る。又、本実施例４の電位供給部４１を、実施例２における電位供給部４１Ａのものに代えて消費電流を低減することも可能である。
（実施例５の構成）
図１２は、実施例５におけるＶＣＯの構成例を示す回路図である。
図１２は、実施例５におけるＶＣＯの構成例を示す回路図である。
図１２の実施例５のＶＣＯは、負性抵抗回路部５０と共振回路部６０Ａとで構成されている。負性抵抗回路部５０は、図１１に示した構成例と同一であるので説明を略す。
図１２の実施例５の共振回路部６０Ａは、実施例４との相違点として、ＮＭＯＳ４２のソースと接地端子ＧＮＤとの間に実施例３のインピーダンス回路部４５が挿入されている。即ち、実施例４における電圧可変容量回路４０は、実施例３の電圧可変容量回路４０Ｂに置き換わっている。
又、図１２の実施例５の共振回路部６０Ａには、ＮＭＯＳ６３のソースと接地端子ＧＮＤとの間にインピーダンス手段（例えば、インピーダンス回路部）６４が挿入されている。なお、図１２の実施例５の共振回路部６０Ａは、他は図１１の共振回路部６０と同様に構成されているので、同一素子のものには同じ符号を与え説明を略す。インピーダンス回路部６４は、インピーダンス回路部４５と同様に、並列に接続されたインダクタ６４ｂとキャパシタ６４ａとで構成される。実施例３と同様に、各素子の定数は、ＶＣＯの動作周波数レンジで高インピーダンスを示すように選ばれる。又、ＶＣＯの動作周波数が高く、寄生容量によって所望の高インピーダンスが得られる場合は、キャパシタ４５ａ及び６４ａを省略する場合もある。
（実施例５の動作）
本実施例５のＶＣＯは、実施例４と同様に、電圧制御端子ＶＣの制御電位ｖｃによって、ＮＭＯＳ４２，６３の等価容量Ｃｇを変化させることで、発振周波数ｆを制御する。以下に、本実施例５の動作において実施例４と異なる点を中心に説明する。
本実施例５のＶＣＯは、実施例４と同様に、電圧制御端子ＶＣの制御電位ｖｃによって、ＮＭＯＳ４２，６３の等価容量Ｃｇを変化させることで、発振周波数ｆを制御する。以下に、本実施例５の動作において実施例４と異なる点を中心に説明する。
動作周波数帯域において得られる等価容量Ｃｇは、本実施例５の場合では、可変容量手段として働くＮＭＯＳ４２，６３のソースと接地端子ＧＮＤとの間に、インピーダンス回路部４５，６４を設けたので、ＮＭＯＳ４２，６３のゲート・ドレイン間容量Ｃｇｄのみとなり、ゲート・ソース間容量Ｃｇｓは無視可能となる。実施例３の説明で述べたように、ＮＭＯＳ４２，６３のドレイン電位ｖｄを変化させた時生じるゲート・ドレイン間容量Ｃｇｄの変化は、ゲート・ソース間容量Ｃｇｓの変化より大きい。
従って、制御電位ｖｃの変化に対する等価容量Ｃｇの変化幅は、実施例４の時より大きく出来る。更に、実施例４と同様、等価容量Ｃｇは、ＮＭＯＳ４２，６３が非飽和領域にあれば、ＮＭＯＳ４２，６３のドレイン電位ｖｄによって変化させることができ、等価容量Ｃｇの範囲は、ゲート電位ｖｇやＮＭＯＳ４２，６３のスレッショルド電位ｖｔによって種々調整可能である。即ち等価容量Ｃｇを可変に出来る制御電位ｖｃの有効な電位範囲を、従来のＶＣＯより大きくすることが可能である。
（実施例５の効果）
本実施例５のＶＣＯによれば、実施例１の電圧可変容量回路と同様、等価容量Ｃｇを可変出来る制御電位ｖｃの有効な電位範囲は、従来のＶＣＯより大きくすることが可能であり、その上、等価容量Ｃｇの変化幅は、従来の反転層形成を用いたものにほぼ等しい大きな変化範囲が得られる。よって、本実施例５のＶＣＯは、位相ノイズやジッタが少なく、且つ、広い動作周波数レンジが得られる。又、本実施例５の電位供給部４１を、第２の実施例における電位供給部４１Ａのものに代えて消費電流を低減することも可能である。
本実施例５のＶＣＯによれば、実施例１の電圧可変容量回路と同様、等価容量Ｃｇを可変出来る制御電位ｖｃの有効な電位範囲は、従来のＶＣＯより大きくすることが可能であり、その上、等価容量Ｃｇの変化幅は、従来の反転層形成を用いたものにほぼ等しい大きな変化範囲が得られる。よって、本実施例５のＶＣＯは、位相ノイズやジッタが少なく、且つ、広い動作周波数レンジが得られる。又、本実施例５の電位供給部４１を、第２の実施例における電位供給部４１Ａのものに代えて消費電流を低減することも可能である。
（変形例）
本発明は、上記実施例１〜５に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば次の（１）〜（５）ようなものがある。
本発明は、上記実施例１〜５に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば次の（１）〜（５）ようなものがある。
（１） 図１３は、本発明の実施例１の変形例１における電圧可変容量回路４０Ｃの構成例を示す回路図である。
この電圧可変容量回路４０Ｃにおいて、図１の実施例１で可変容量手段であるＮＭＯＳ４２のソース４２ｓは、直接又はインピーダンス回路部４５を介して接地端子ＧＮＤに接続されていたが、ＰＭＯＳ４６を用いる場合は、ソース４６ｓ及びバックゲート４６ｂを接地端子ＧＮＤに代えて電源電圧端子ＶＤＤに接続し直せばよい。又、図１の実施例１でキャパシタ４３の電極の一方が接地端子ＧＮＤに接続されていたが、これを電源電圧端子ＶＤＤに接続し直せばよい。このように構成することで、電圧可変容量回路４０Ｃは、等価容量Ｃｇを可変出来る制御電位ｖcの電位範囲や、変化の傾きを電気的、回路設計的に調整することが可能となる。
（２） 実施例１の電圧可変容量回路４０は、電位供給部４１内の増幅器４１Ｍに
代えて、ＰＭＯＳを用いて構成してもよい。このように構成する時、当該ＰＭＯＳのドレインは、電源電圧端子ＶＤＤに替えて接地端子ＧＮＤに接続し直される。この変形例である電圧可変容量回路では、電位供給部を１個のＭＯＳトランジスタのみで構成したので、多数のトランジスタを要し複数の直流電流パスが必要な増幅手段を用いる実施例１の場合より、消費電流を低減出来る。
代えて、ＰＭＯＳを用いて構成してもよい。このように構成する時、当該ＰＭＯＳのドレインは、電源電圧端子ＶＤＤに替えて接地端子ＧＮＤに接続し直される。この変形例である電圧可変容量回路では、電位供給部を１個のＭＯＳトランジスタのみで構成したので、多数のトランジスタを要し複数の直流電流パスが必要な増幅手段を用いる実施例１の場合より、消費電流を低減出来る。
（３） 実施例３及び実施例５のインピーダンス手段は、キャパシタ４５ａ，６４
ａとインダクタ４５ｂ，６４ｂとで構成したが、キャパシタ４５ａ，６４ａを省略して構成してもよい。このインピーダンス手段では、キャパシタ４５ａ，６４ａを省略することで、回路の簡略化、低コスト化が期待出来る。
ａとインダクタ４５ｂ，６４ｂとで構成したが、キャパシタ４５ａ，６４ａを省略して構成してもよい。このインピーダンス手段では、キャパシタ４５ａ，６４ａを省略することで、回路の簡略化、低コスト化が期待出来る。
（４） 実施例４及び実施例５の負性抵抗回路部５０は、ＣＭＯＳインバータ５１，５２により構成されているが、その他の帰還発振器等で発振回路部を構成してもよい。その他の帰還発振器を使うことで、低コスト化を期待できる。
（５） 実施例４及び実施例５のＮＭＯＳ６３は、ＮＭＯＳに代えて、ＰＭＯＳを
用いて構成してもよい。このように構成されたＶＣＯでは、制御電位ｖｃの有効な電位範囲を広くでき、共振周波数ｆｃの可変幅を広くすることができ、従来のＶＣＯより位相ノイズやジッタの少ないＶＣＯを得ることが出来る。
用いて構成してもよい。このように構成されたＶＣＯでは、制御電位ｖｃの有効な電位範囲を広くでき、共振周波数ｆｃの可変幅を広くすることができ、従来のＶＣＯより位相ノイズやジッタの少ないＶＣＯを得ることが出来る。
１０，５０ 負性抵抗回路部
１１，１２，５１，５２ ＣＭＯＳインバータ
１３，４６，５３ ＰＭＯＳ
１４，２３〜２５，４２，４４，５４，６３ ＮＭＯＳ
２０，６０ 共振回路部
２１，４５ｂ，６１，６４ｂ インダクタ
２２，４３，４５ａ，６２，６４ａ キャパシタ
４０ 電圧可変容量回路
４１ 電位供給部
４１Ｍ 増幅器
４５，６４ インピーダンス回路部
１１，１２，５１，５２ ＣＭＯＳインバータ
１３，４６，５３ ＰＭＯＳ
１４，２３〜２５，４２，４４，５４，６３ ＮＭＯＳ
２０，６０ 共振回路部
２１，４５ｂ，６１，６４ｂ インダクタ
２２，４３，４５ａ，６２，６４ａ キャパシタ
４０ 電圧可変容量回路
４１ 電位供給部
４１Ｍ 増幅器
４５，６４ インピーダンス回路部
Claims (6)
- 入力信号に応じた所定の電位を出力ノードへ供給する電位供給手段と、
前記出力ノードに接続された第１の電極と、第１の電源電位が印加される第１の電源端子に直流的に結合された第２の電極と、制御端子に交流的に結合され、前記第１及び第２の電極間の導通状態を制御する第１の制御電極とを有し、前記制御端子と前記第１の電極との間の容量値、及び前記制御端子と前記第２の電極との容量値が、前記出力ノードの電位で制御される第１のＭＯＳトランジスタと、
を備えたことを特徴とする可変容量回路。 - 請求項１記載の可変容量回路には、更に、
前記第１のＭＯＳトランジスタの前記第２の電極と、前記第１の電源端子との間に接続されたインダクタ素子を有するインピーダンス手段、
を設けたことを特徴とする可変容量回路。 - 請求項１又は２記載の可変容量回路において、
前記電位供給手段は、入力信号を入力する第１の端子と、前記入力信号に対して逆極性の信号を入力する第２の端子と、前記第２の端子に接続され、前記入力信号に対応した出力信号を出力する第３の端子とを、
により構成されていることを特徴とする可変容量回路。 - 請求項１又は２記載の可変容量回路において、
前記電位供給手段は、前記第１のＭＯＳトランジスタと同極性の第２のＭＯＳトランジスタを有し、前記第１の電源電位と異なる第２の電源電位が印加される第２の電源端子に接続された第３の電極と、前記第２の電極と接続された第４の電極と、前記入力信号を入力する第１の端子と接続された第２の制御電極と、
を有することを特徴とする可変容量回路。 - 所定の発振周波数で発振して、相補的な第１及び第２の出力信号のうちの、前記第１の出力信号を第１の出力端子から出力し、更に第２の出力信号を第２の出力端子から出力する発振回路部と、
前記発振周波数に共振して、前記発振周波数を可変する共振回路部とを備え、
前記共振回路部は、請求項１、３又は４記載の第１の制御電極が、前記第１の出力端子に接続された請求項１、３又は４記載の可変容量回路と、
前記電位供給手段の前記出力ノードに接続された第５の電極と、前記第１の電源端子に直流的に結合された第６の電極と、前記第２の出力端子と接続され、前記第５及び第６の電極間の導通状態を制御する第３の制御電極とを有し、前記第３の制御電極と前記第５の電極との間の容量値、及び前記第３の制御電極と前記第６の電極との間の容量値が、前記出力ノードの電位で制御される第３のＭＯＳトランジスタと、
を有することを特徴とする電圧制御発振回路。 - 請求項５記載の発振回路部と、
前記発振周波数に共振して、前記発振周波数を可変する共振回路部とを備え、
前記共振回路部は、請求項２、３又は４記載の第１の制御電極が、前記第１の出力端子に接続された請求項２、３又は４記載の可変容量回路と、
前記電位供給手段の前記出力ノードに接続された第５の電極と、前記第１の電源端子に直流的に結合された第６の電極と、前記第２の出力端子と接続され、前記第５及び第６の電極間の導通状態を制御する第３の制御電極とを有し、前記第３の制御電極と前記第５の電極との間の容量値、及び前記第３の制御電極と前記第６の電極との間の容量値が、前記出力ノードの電位で制御される第３のＭＯＳトランジスタと、
前記第３のＭＯＳトランジスタの前記第６の電極と、前記第１の電源端子との間に接続されたインダクタ素子を有するインピーダンス手段と、
を有することを特徴とする電圧制御発振回路。
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