JP2019080281A - 電圧制御ｌｃ発振器、およびｍｏｓバラクタ回路 - Google Patents

Abstract

【課題】Ｑ値の低下を抑制しつつ、容量の可変量をより大きくすることができる電圧制御ＬＣ発振器を提供することを目的とする。【解決手段】電圧制御ＬＣ発振器１は、ＭＯＳバラクタ回路Ｃ１（Ｃ２）を有し、ＭＯＳバラクタ回路Ｃ１（Ｃ２）は、出力端子ＯＵＴＰ（ＯＵＴＮ）と制御端子ＶＣＳとの間に直列に接続されたＮＭＯＳトランジスタＭ１ａ（Ｍ１ｂ）とＮＭＯＳトランジスタＭ２ａ（Ｍ２ｂ）とを備え、ＮＭＯＳトランジスタＭ１ａ（Ｍ１ｂ）のソースは、出力端子ＯＵＴＰ（ＯＵＴＮ）に接続され、ＮＭＯＳトランジスタＭ１ａ（Ｍ１ｂ）のドレインは、ＮＭＯＳトランジスタＭ２ａ（Ｍ２ｂ）のゲートおよびソースと接続され、ＮＭＯＳトランジスタＭ１ａ（Ｍ１ｂ）のゲートとＮＭＯＳトランジスタＭ２ａ（Ｍ２ｂ）のドレインとは、制御端子ＶＣＳに共通に接続されている。【選択図】 図１

Description

本発明は、電圧制御ＬＣ発振器、およびＭＯＳバラクタ回路に関し、特に可変容量を有する電圧制御ＬＣ発振器に関する。

従来から、ＬＣ発振器や電圧制御ＬＣ発振器において、種々の回路構成が提案されている。例えば、非特許文献１は、図４に示すように、可変容量Ｃの値を変化させて、発振周波数を制御する電圧制御ＬＣ発振器１００を開示している。

また、非特許文献１は、図５に示すように、反転モード（ｉｎｖｅｒｓｉｏｎ−ｍｏｄｅ）ＰＭＯＳバラクタを複数有するＭＯＳバラクタ回路２０１を用いて、可変容量Ｃを実現する電圧制御ＬＣ発振器２００を開示している。

非特許文献１に開示されている電圧制御ＬＣ発振器２００に含まれる、反転モードＰＭＯＳバラクタは、ソース−ドレイン間に制御電圧を与え、基板電圧を電源電圧ＶＤＤとして、容量Ｃの値を制御する。

従来の、反転モードＰＭＯＳバラクタを有するＭＯＳバラクタ回路２０１のように、ＭＯＳバラクタの構成や接続方法により、制御電圧に対する容量Ｃの可変量ΔＣは異なる。電圧制御ＬＣ発振器においては、アプリケーションなどに応じて、可変容量Ｃの可変量ΔＣを大きくすることで発振周波数の可変範囲を広くすること、または、高いＱ値を有することが求められる場合がある。

ここで、ＬＣ発振器の発振周波数ｆは、次式（１）で表される。

上式（１）において、Ｌはインダクタンス［Ｈ］、Ｃは容量［Ｆ］を示す。
また、共振のピークの鋭さを表すＱ値は、式（２）で表される。

なお、上式（２）で、ωは角周波数［ｒａｄ］、Ｌはインダクタンス［Ｈ］、Ｒは抵抗値［Ω］を示す。

上式（１）（２）より、発振周波数ｆの可変範囲をより広く取ろうとして、容量Ｃの可変量ΔＣを大きくするためには、非特許文献１に記載のＭＯＳバラクタ回路２０１のように、ＭＯＳバラクタを複数段接続しなくてはならない。そのため、絶対的な容量Ｃの値も大きくなってしまう。

一方、発振周波数ｆを一定とした場合、容量Ｃを大きくすると、相対的にインダクタンスＬを小さくする必要があり、それに伴ってＱ値が低下してしまう。

Ｒｙａｎ Ｌｅｅ Ｂｕｎｃｈ， ｅｔ ａｌ， "Ｌａｒｇｅ−Ｓｉｇｎａｌ Ａｎａｌｙｓｉｓ ｏｆ ＭＯＳ Ｖａｒａｃｔｏｒｓ ｉｎ ＣＭＯＳ −Ｇｍ ＬＣ ＶＣＯｓ"， ＪＳＳＣ， Ｖｏｌ．３８， Ｎｏ．８， ２００３．

本発明は、Ｑ値の低下を抑制しつつ、容量の可変量をより大きくすることができる電圧制御ＬＣ発振器を提供することを目的とする。

上述した課題を解決するために、本発明に係る電圧制御ＬＣ発振器は、誘導素子と、この誘導素子に並列接続されるＭＯＳバラクタ回路と、前記誘導素子の一端に接続された出力端子と、前記ＭＯＳバラクタ回路に接続された制御端子と、を有する共振回路と、前記共振回路と接続された負性抵抗回路と、を備え、前記ＭＯＳバラクタ回路は、前記出力端子と前記制御端子との間に直列に接続された第１のＮＭＯＳトランジスタと第２のＮＭＯＳトランジスタとを備え、前記第１のＮＭＯＳトランジスタのソースは、前記出力端子に接続され、前記第１のＮＭＯＳトランジスタのドレインは、前記第２のＮＭＯＳトランジスタのゲートおよびソースと接続され、前記第１のＮＭＯＳトランジスタのゲートと前記第２のＮＭＯＳトランジスタのドレインとは、前記制御端子に共通に接続されていることを特徴とする。

また、本発明に係る電圧制御ＬＣ発振器は、誘導素子と、この誘導素子の両端にそれぞれ接続された１対の出力端子と、前記１対の出力端子の間に互いに直列に接続され、前記誘導素子と並列接続された１対のＭＯＳバラクタ回路と、前記１対のＭＯＳバラクタ回路の接続点に設けられた制御端子と、を有する共振回路と、前記共振回路と接続された負性抵抗回路と、を備え、前記１対のＭＯＳバラクタ回路は、前記１対の出力端子のそれぞれと前記制御端子との間にそれぞれ直列に接続された第１のＮＭＯＳトランジスタと第２のＮＭＯＳトランジスタとを備え、前記第１のＮＭＯＳトランジスタのソースは、前記出力端子に接続され、前記第１のＮＭＯＳトランジスタのドレインは、前記第２のＮＭＯＳトランジスタのゲートおよびソースと接続され、前記第１のＮＭＯＳトランジスタのゲートと前記第２のＮＭＯＳトランジスタのドレインとは、前記制御端子に共通に接続されていることを特徴とする。

また、本発明に係る電圧制御ＬＣ発振器において、前記負性抵抗回路は、クロスカップル接続されたＭＯＳトランジスタ対を有し、前記ＭＯＳトランジスタ対は、互いに一方のＭＯＳトランジスタのドレインを他方のＭＯＳトランジスタのゲートに接続し、両ＭＯＳトランジスタのドレインを前記共振回路の前記１対の出力端子にそれぞれ接続し、前記ＭＯＳトランジスタ対は、電源と前記共振回路との間に接続されたＰＭＯＳトランジスタ対と、接地電源と前記共振回路との間に接続されたＮＭＯＳトランジスタ対と、を有していてもよい。

また、本発明に係るＭＯＳバラクタ回路は、出力端子と制御端子との間に直列に接続された第１のＮＭＯＳトランジスタと第２のＮＭＯＳトランジスタとを備え、前記第１のＮＭＯＳトランジスタのソースは、前記出力端子に接続され、前記第１のＮＭＯＳトランジスタのドレインは、前記第２のＮＭＯＳトランジスタのゲートおよびソースと接続され、前記第１のＮＭＯＳトランジスタのゲートと前記第２のＮＭＯＳトランジスタのドレインとは、前記制御端子に共通に接続されていることを特徴とする。

本発明によれば、容量の可変量をより大きくすることができるＭＯＳバラクタ回路を有するため、電圧制御ＬＣ発振器のＱ値の低下を抑制することができる。

図１は、本発明の実施の形態に係る電圧制御ＬＣ発振器の構成を示す回路図である。 図２は、本発明の実施の形態に係るＭＯＳバラクタ回路を説明する回路図である。 図３は、本発明の実施の形態に係るＭＯＳバラクタ回路を説明する回路図である。 図４は、従来の電圧制御ＬＣ発振器の構成を示す回路図である。 図５は、従来の電圧制御ＬＣ発振器の構成を示す回路図である。 図６は、従来の電圧制御ＬＣ発振器の構成を示す回路図である。 図７は、従来のＭＯＳバラクタを説明する回路図である。

以下、本発明の好適な実施の形態について、図１から図３を参照して詳細に説明する。各図について共通する構成要素には、同一の符号が付されている。

＜実施の形態＞
図１は、本発明の実施の形態に係る電圧制御ＬＣ発振器１の構成を示す回路図である。図１に示すように、電圧制御ＬＣ発振器１は、負性抵抗回路２ａ、２ｂと、インダクタＬ１（誘導素子）と、１対のＭＯＳバラクタ回路Ｃ１、Ｃ２とがそれぞれ正出力端子ＯＵＴＰと負出力端子ＯＵＴＮとの間に並列に接続される。インダクタＬ１と、ＭＯＳバラクタ回路Ｃ１、Ｃ２とは、共振回路３を構成する。

本実施の形態に係る電圧制御ＬＣ発振器１は、従来例の電圧制御ＬＣ発振器３００（図６参照。）と同様の構成を有するが、電圧制御ＬＣ発振器１は、ＭＯＳバラクタＭ３、Ｍ４の代わりに、１対のＭＯＳバラクタ回路Ｃ１、Ｃ２が配置されている点で、従来の電圧制御ＬＣ発振器３００と異なる。

負性抵抗回路２ａ、２ｂは、クロスカップル接続されたＰＭＯＳトランジスタＭｐ１、Ｍｐ２と、ＮＭＯＳトランジスタＭｎ１、Ｍｎ２とを有する。負性抵抗回路２ａ、２ｂは、共振回路３の損失を補う負性抵抗として機能する。

ＰＭＯＳトランジスタＭｐ１、Ｍｐ２それぞれのソースには、電源電圧ＶＤＤが供給される。ＰＭＯＳトランジスタＭｐ１のドレインおよびＰＭＯＳトランジスタＭｐ２のゲートは、正出力端子ＯＵＴＰに接続される。ＰＭＯＳトランジスタＭｐ１のゲートおよびＰＭＯＳトランジスタＭｐ２のドレインは、負出力端子ＯＵＴＮに接続される。

ＮＭＯＳトランジスタＭｎ１、Ｍｎ２それぞれのソースは、接地電源ＶＳＳに接続される。ＮＭＯＳトランジスタＭｎ１のドレインおよびＮＭＯＳトランジスタＭｎ２のゲートは、正出力端子ＯＵＴＰに接続される。ＮＭＯＳトランジスタＭｎ１のゲートおよびＮＭＯＳトランジスタＭｎ２のドレインは、負出力端子ＯＵＴＮに接続される。

共振回路３は、インダクタＬ１、および１対のＭＯＳバラクタ回路Ｃ１、Ｃ２を有する。共振回路３の共振周波数は、ＭＯＳバラクタ回路の容量ＣとインダクタＬ１のインダクタンスＬとから決定され、負性抵抗回路２ａ、２ｂが、共振回路３の損失を補うことで発振する。

インダクタＬ１としては、例えば、半導体基板上に設けられたスパイラルインダクタを用いることができる。

次に、ＭＯＳバラクタ回路Ｃ１、Ｃ２について説明する。ＭＯＳバラクタ回路Ｃ１、Ｃ２は、ＮＭＯＳトランジスタで構成される。ＭＯＳバラクタ回路Ｃ１は、正出力端子ＯＵＴＰと制御端子ＶＣＳとの間に設けられる。ＭＯＳバラクタ回路Ｃ２は、負出力端子ＯＵＴＮと制御端子ＶＣＳとの間に設けられる。

ＭＯＳバラクタ回路Ｃ１は、ＮＭＯＳトランジスタＭ１ａ、Ｍ２ａが正出力端子ＯＵＴＰと制御端子ＶＣＳ間で直列に接続される。ＮＭＯＳトランジスタＭ１ａのソースは正出力端子ＯＵＴＰに接続され、ゲートは制御端子ＶＣＳに接続される。ＮＭＯＳトランジスタＭ２ａのソースとゲートはＮＭＯＳトランジスタＭ１ａのドレインに接続され、ＮＭＯＳトランジスタＭ２ａのドレインは、制御端子ＶＣＳに接続される。

ＭＯＳバラクタ回路Ｃ２は、ＮＭＯＳトランジスタＭ１ｂ、Ｍ２ｂが負出力端子ＯＵＴＮと制御端子ＶＣＳ間で直列に接続される。ＮＭＯＳトランジスタＭ１ｂのソースは負出力端子ＯＵＴＮに接続され、ゲートは制御端子ＶＣＳに接続される。ＮＭＯＳトランジスタＭ２ｂのソースとゲートはＮＭＯＳトランジスタＭ１ｂのドレインに接続され、ＮＭＯＳトランジスタＭ２ｂのドレインは、制御端子ＶＣＳに接続される。

次に、ＭＯＳバラクタ回路Ｃ１、Ｃ２の動作について図２および図３を参照して説明する。なお、説明の容易のため、差動回路の片側のＭＯＳバラクタ回路Ｃ１のみの動作の説明を行う。また、ＭＯＳバラクタ回路Ｃ１において、同じサイズのＮＭＯＳトランジスタが２個直列に接続されている場合について説明する。

まず、本実施の形態に係るＭＯＳバラクタ回路Ｃ１、Ｃ２との比較のため、図７に示す従来のＭＯＳバラクタ回路３０１を図６に示す従来の電圧制御ＬＣ発振器３００に用いた場合について説明する。なお、説明の容易のため、同じサイズのＭＯＳバラクタＭ３、Ｍ４を並列に２個接続したとする。

図７に示すように、従来のＭＯＳバラクタ回路３０１は、出力端子４０と制御端子５０間に並列に接続されたＭＯＳバラクタＭ３、Ｍ４を有する。ＭＯＳバラクタＭ３、Ｍ４は、それぞれソースとドレインが同電位に接続され、ソース−ドレイン端子を基板端子に接続した構造を有し、ゲート−ソース間電圧を変化させることにより、ゲート−基板間の容量Ｃの値が変化する。なお、図７に示す出力端子４０は、従来の電圧制御ＬＣ発振器３００における出力端子ＯＵＴＰ３（ＯＵＴＮ３）に対応する。

図６に示す従来の電圧制御ＬＣ発振器３００は、適切な設計を施した場合に、電圧値が０〜ＶＤＤの間で発振するため、直流的にはＶＤＤ／２であるとみなすことができる。

このとき、図７に示す出力端子４０と制御端子５０間に接続されているＭＯＳバラクタ回路３０１の容量Ｃは、ゲート−ドレイン間容量Ｃｇｄとゲート−ソース間容量Ｃｇｓとの和をさらに２倍にしたものである。

ＭＯＳバラクタＭ３、Ｍ４を有する従来のＭＯＳバラクタ回路３０１の容量Ｃは、ソース電位とゲート電位との差Ｖｓｇで決定される。すなわち、制御端子５０の制御電圧Ｖｃｎｔを変えることで、ＭＯＳバラクタ回路３０１の容量Ｃの値が変化する。

出力端子４０における出力電圧Ｖｏｕｔの値がＶＤＤ／２であるとみなすと、制御電圧Ｖｃｎｔの値が０Ｖ（Ｖｃｎｔ＝０Ｖ）の場合にＭＯＳバラクタ回路３０１の容量Ｃの値は最大となる。一方、制御電圧Ｖｃｎｔの値が出力電圧Ｖｏｕｔの値以上（Ｖｃｎｔ≧Ｖｏｕｔ）となる付近で、ＭＯＳバラクタ回路３０１の容量Ｃの値はほぼ最小となる。

なお、ＭＯＳバラクタ回路３０１の容量Ｃ値の可変量ΔＣは、ＭＯＳバラクタＭ３、Ｍ４のサイズなどに応じて変化する。図７に示すＭＯＳバラクタ回路３０１の容量Ｃ値は、ＭＯＳバラクタＭ３、Ｍ４の形状などの影響を考慮した容量Ｃ値の変化の割合について、係数Δを用いて、次の式（３）で表すことができる。

Ｃ＝（Ｃｇｄ＋Ｃｇｓ）×２×（１〜１−Δ）・・・（３）

なお、上式（３）において、係数Δは、制御電圧Ｖｃｎｔ値に応じて変動する値であり、係数Δの最小値は０である。係数Δの最大値は、ＭＯＳバラクタＭ３、Ｍ４の形状などに応じて変化するため、不定となる。また、ＭＯＳバラクタＭ３、Ｍ４のサイズは、ＭＯＳバラクタ回路３０１の容量Ｃ値における、ゲート−ドレイン間容量Ｃｇｄとゲート−ソース間容量Ｃｇｓそのものの値の変化に影響を与える。

次に、本実施の形態における、ＭＯＳバラクタ回路Ｃ１、Ｃ２の容量Ｃ値について説明する。図２および図３に示すように、ＭＯＳバラクタ回路Ｃ１の容量Ｃ値は、制御端子５に印加される制御電圧Ｖｃｎｔによって制御される。

ＭＯＳバラクタ回路Ｃ１は、制御電圧Ｖｃｎｔの値に応じて、ＮＭＯＳトランジスタＭ１ａ、Ｍ２ａのドレイン−ソース間に電流が流れるかどうかが変化する。ＮＭＯＳトランジスタＭ１ａ、Ｍ２ａのドレイン−ソース間に電流が流れる場合（以下、「Ｏｎ−ｓｔａｔｅ」という。）、および電流が流れない場合（以下、「Ｏｆｆ−ｓｔａｔｅ」という。）の２つの異なる状態を考えることができる。以下、これらＯｎ−ｓｔａｔｅとＯｆｆ−ｓｔａｔｅとに分けて、ＭＯＳバラクタ回路Ｃ１の容量Ｃ値について説明をする。

まず、Ｏｎ−ｓｔａｔｅの場合、図２の矢印で示すようにドレイン−ソース間に電流が流れる。このとき、出力端子４と制御端子５間に接続されている容量Ｃ_on-stateは、ＮＭＯＳトランジスタＭ１ａのゲート−ソース間容量Ｃｇｓ_(M1)、ＮＭＯＳトランジスタＭ１ａのゲート−ドレイン間容量Ｃｇｄ_(M1)、ＮＭＯＳトランジスタＭ２ａのゲート−ソース間容量Ｃｇｓ_(M2)、およびＮＭＯＳトランジスタＭ２ａのドレイン−ソース間容量Ｃｄｓ_(M2)である。なお、ノードＡは、出力端子４と短絡とみなす。

ＭＯＳバラクタ回路Ｃ１のＯｎ−ｓｔａｔｅにおける容量Ｃ_on-stateは、次の式（４）で表される。
Ｃ_on-state＝｛Ｃｇｓ_(M1)＋Ｃｇｄ_(M1)＋Ｃｇｓ_(M2)｝×（１〜１−Δ）＋Ｃｄｓ_(M2)・・・（４）
上式（４）において、係数Δは、ＭＯＳバラクタ回路Ｃ１（ＮＭＯＳトランジスタＭ１ａ、Ｍ２ａ）の形状などに起因する容量Ｃ_on-state値の変化の割合である。

図１に示すＭＯＳバラクタ回路Ｃ１は、図６に示す従来のＭＯＳバラクタ回路３０１とは接続関係が異なるため、制御電圧Ｖｃｎｔの値が電源電圧ＶＤＤの値と等しい（Ｖｃｎｔ＝ＶＤＤ）場合に、ＭＯＳバラクタ回路Ｃ１の容量Ｃ_on-state値が最大となる。一方、制御電圧Ｖｃｎｔの値が出力電圧Ｖｏｕｔ値以下（Ｖｃｎｔ≦Ｖｏｕｔ）のときにＭＯＳバラクタ回路Ｃ１の容量Ｃ_on-stateはほぼ最小となる。

一方、制御電圧Ｖｃｎｔが出力電圧Ｖｏｕｔより小さく、ＭＯＳバラクタ回路Ｃ１がＯｆｆ−ｓｔａｔｅの場合、図３の点線で囲んだＮＭＯＳトランジスタＭ２ａを含む部分が、出力端子４から遮断される。そのため、出力端子４と制御端子５間に接続されているＭＯＳバラクタ回路Ｃ１の容量Ｃ_off-stateは、ＮＭＯＳトランジスタＭ１ａのゲート−ソース間容量Ｃｇｓ_(M1)のみとなる。

上記のＯｆｆ−ｓｔａｔｅの場合において、ＭＯＳバラクタ回路Ｃ１の容量Ｃ_off-state値、すなわち、ＮＭＯＳトランジスタＭ１ａのゲート−ソース間容量Ｃｇｓ_(M1)値は、制御電圧Ｖｃｎｔが出力電圧Ｖｏｕｔ以下（Ｖｃｎｔ≦Ｖｏｕｔ）の場合において、あまり変化せず、Ｏｎ−ｓｔａｔｅの場合の容量Ｃｇｓ_(M1)の最小値（Ｃｇｓ_(M1)×（１−Δ_max））とおよそ同じ値となる。なお、係数Δ_maxは、係数Δの最大値である。

ＭＯＳバラクタ回路Ｃ１のＯｎ−ｓｔａｔｅとＯｆｆ−ｓｔａｔｅそれぞれの状態における容量Ｃ_on-stateおよび容量Ｃ_off-stateの値をまとめると、ＭＯＳバラクタ回路Ｃ１の容量Ｃは、以下の式（５）で表すことができる。

Ｃ＝Ｃｇｓ_(M1)＋Ｃｇｄ_(M1)＋Ｃｇｓ_(M2)＋Ｃｄｓ_(M2)〜Ｃｇｓ_(M1)×（１−Δ_max）・・・（５）

ＭＯＳバラクタ回路Ｃ１の容量Ｃ値は、式（４）において示したように、Ｏｎ−ｓｔａｔｅにおける、係数Δ＝０の場合に最大値となる。一方、Ｏｆｆ−ｓｔａｔｅにおいて、上式（５）に示すように、係数Δが最大値（係数Δ_max）の場合にＭＯＳバラクタ回路Ｃ１の容量Ｃ値は最小値となる。

このように、従来のＭＯＳバラクタ回路３０１における容量Ｃ値は、式（３）で示したように、ゲート−ドレイン間容量Ｃｇｄとゲート−ソース間容量Ｃｇｓとの和を２倍にしたものであるのに対し、本実施の形態に係るＭＯＳバラクタ回路Ｃ１の容量Ｃ値は、Ｏｎ−ｓｔａｔｅにおける容量Ｃ_on-stateの最大値からＯｆｆ−ｓｔａｔｅにおける容量Ｃ_off-stateの最小値までの範囲で容量Ｃ値を変化させることが可能となる。

すなわち、本実施の形態に係るＭＯＳバラクタ回路Ｃ１では、Ｏｎ−ｓｔａｔｅとＯｆｆ−ｓｔａｔｅの両方の状態を用いることで、Ｏｆｆ−ｓｔａｔｅの場合には、見かけ上の容量を減らすことができるため、ＭＯＳバラクタ回路Ｃ１全体の容量Ｃ値の可変範囲をより広くすることができる。

以上説明したように、本実施の形態によれば、ＭＯＳバラクタ回路Ｃ１、Ｃ２は、正出力端子ＯＵＴＰと制御端子ＶＣＳ間、および負出力端子ＯＵＴＮと制御端子ＶＣＳ間にそれぞれ直列に接続されたＮＭＯＳトランジスタＭ１ａ、Ｍ２ａ、およびＮＭＯＳトランジスタＭ１ｂ、Ｍ２ｂを有する。

ＭＯＳトランジスタＭ１ａ、Ｍ１ｂのソースは、正出力端子ＯＵＴＰ、負出力端子ＯＵＴＮにそれぞれ接続され、ＮＭＯＳトランジスタＭ１ａ、Ｍ１ｂのドレインは、ＮＭＯＳトランジスタＭ２ａ、Ｍ２ｂのゲートおよびソースとそれぞれ接続され、ＮＭＯＳトランジスタＭ１ａ、Ｍ１ｂのゲートと、ＮＭＯＳトランジスタＭ２ａ、Ｍ２ｂのドレインとが、制御端子ＶＣＳに共通に接続されている。

これにより、電圧制御ＬＣ発振器１において、ＭＯＳバラクタ回路Ｃ１、Ｃ２における容量Ｃ値の可変量ΔＣを、絶対的な容量Ｃ値や面積と比してより大きくすることができる。

その結果として、電圧制御ＬＣ発振器１において、Ｑ値を一定とした場合に、発振周波数ｆの可変範囲をより広くすることができる。また、発振周波数ｆの可変周波数範囲を一定とした場合、電圧制御ＬＣ発振器１におけるＱ値をより高くすることができる。

以上、本発明の電圧制御ＬＣ発振器、およびＭＯＳバラクタ回路における実施の形態について説明したが、本発明は説明した実施の形態に限定されるものではなく、請求項に記載した発明の範囲において当業者が想定し得る各種の変形を行うことが可能である。

１…電圧制御ＬＣ発振器、２ａ、２ｂ…負性抵抗回路、３…共振回路、Ｃ１、Ｃ２…ＭＯＳバラクタ回路、Ｌ１…インダクタ、ＯＵＴＰ…正出力端子、ＯＵＴＮ…負出力端子、４、４０…出力端子、ＶＣＳ、５、５０…制御端子、Ｍｐ１、Ｍｐ２…ＰＭＯＳトランジスタ、Ｍｎ１、Ｍｎ２、Ｍ１ａ、Ｍ２ａ、Ｍ１ｂ、Ｍ２ｂ…ＮＭＯＳトランジスタ、Ｍ３、Ｍ４…ＭＯＳバラクタ。

Claims (4)

1. 誘導素子と、この誘導素子に並列接続されるＭＯＳバラクタ回路と、前記誘導素子の一端に接続された出力端子と、前記ＭＯＳバラクタ回路に接続された制御端子と、
   を有する共振回路と、
   前記共振回路と接続された負性抵抗回路と、
   を備え、
   前記ＭＯＳバラクタ回路は、
   前記出力端子と前記制御端子との間に直列に接続された第１のＮＭＯＳトランジスタと第２のＮＭＯＳトランジスタとを備え、
   前記第１のＮＭＯＳトランジスタのソースは、前記出力端子に接続され、
   前記第１のＮＭＯＳトランジスタのドレインは、前記第２のＮＭＯＳトランジスタのゲートおよびソースと接続され、
   前記第１のＮＭＯＳトランジスタのゲートと前記第２のＮＭＯＳトランジスタのドレインとは、前記制御端子に共通に接続されていることを特徴とする電圧制御ＬＣ発振回路。
2. 誘導素子と、この誘導素子の両端にそれぞれ接続された１対の出力端子と、前記１対の出力端子の間に互いに直列に接続され、前記誘導素子と並列接続された１対のＭＯＳバラクタ回路と、前記１対のＭＯＳバラクタ回路の接続点に設けられた制御端子と、
   を有する共振回路と、
   前記共振回路と接続された負性抵抗回路と、
   を備え、
   前記１対のＭＯＳバラクタ回路は、
   前記１対の出力端子のそれぞれと前記制御端子との間にそれぞれ直列に接続された第１のＮＭＯＳトランジスタと第２のＮＭＯＳトランジスタとを備え、
   前記第１のＮＭＯＳトランジスタのソースは、前記出力端子に接続され、
   前記第１のＮＭＯＳトランジスタのドレインは、前記第２のＮＭＯＳトランジスタのゲートおよびソースと接続され、
   前記第１のＮＭＯＳトランジスタのゲートと前記第２のＮＭＯＳトランジスタのドレインとは、前記制御端子に共通に接続されていることを特徴とする電圧制御ＬＣ発振回路。
3. 前記負性抵抗回路は、クロスカップル接続されたＭＯＳトランジスタ対を有し、
   前記ＭＯＳトランジスタ対は、互いに一方のＭＯＳトランジスタのドレインを他方のＭＯＳトランジスタのゲートに接続し、両ＭＯＳトランジスタのドレインを前記共振回路の前記１対の出力端子にそれぞれ接続し、
   前記ＭＯＳトランジスタ対は、
   電源と前記共振回路との間に接続されたＰＭＯＳトランジスタ対と、接地電源と前記共振回路との間に接続されたＮＭＯＳトランジスタ対と、を有することを特徴とする請求項２に記載の電圧制御ＬＣ発振回路。
4. 出力端子と制御端子との間に直列に接続された第１のＮＭＯＳトランジスタと第２のＮＭＯＳトランジスタとを備え、
   前記第１のＮＭＯＳトランジスタのソースは、前記出力端子に接続され、
   前記第１のＮＭＯＳトランジスタのドレインは、前記第２のＮＭＯＳトランジスタのゲートおよびソースと接続され、
   前記第１のＮＭＯＳトランジスタのゲートと前記第２のＮＭＯＳトランジスタのドレインとは、前記制御端子に共通に接続されていることを特徴とするＭＯＳバラクタ回路。

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