JPS63245112A - 正確なデューティサイクルを有するデータクロック発振器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は一般に発振器の分野に関し、特に厳密な方形波
出力仕様に適合する必要が必ろ水晶制御ＣＭＯＳデータ
クロッ９発Ｓ器の改良に関する。

［従来の技術］ 近年の半導体技術によって多様な電子機器向けの高度に
安定した基準発振器の開発と製造が可能になった。相補
型金属−酸化物一半導体（０ＭＯ８）技術を利用したデ
ータクロック発］辰器は０．５ＭＨｚから３０Ｍ！−１
ｚの周波数範囲にわたり多様な時限用途に広く利用され
てきた。このようなりロック発振器のための厳密な電気
的仕様には次のようなものがある。すなわち、広範な温
度範囲（−４０’Ｃから＋８５°Ｃ）にわたる動作、高
度な周波数安定性（＋／−１００ＰＰＭ＞　、低い電力
消費廼（’１００ミリワット）、供給電圧動作範囲（４
，５から５．５ＶＤＣ）　、および精密なデユーティサ
イクル制御、でおる。

多くのデータクロック発振器の用途では、定格で４０％
から６０％のデユーティサイクルしか必要としないが、
現在ではいくつかのコンピュータまたは通信準拠ＩＣ設
計では少なくとも４５％から５５％以内のより厳密なデ
ユーティサイクルが必要とされる。このような基準はモ
トローラ社のＭＣ６８０００シリーズのマイクロプロセ
ッサ用に規定されている。更に、おる種のマイクロプロ
セッサの用途では、例えば５０％±３％対称性というよ
うなもつと厳しい仕様が必要とされる。

精密なデユーティサイクル制御を達成するにはいくつか
の代替案がある。所望の出力周波数の何倍かで発振器を
動作し、次にデジタル分割器回路により発振器の出力信
号を分割することにより、完全に対称的なデユーティサ
イクルが達成可能でおることはよく知られている。そこ
で、集積回路の設計において、発振器はしばしば必要な
周波数の２倍の周波数にて動作し、次に出力はフリップ
フロップに伝送されて、正確な５０％のデユーティサイ
クルが達成される。しかし、この分割器を用いたアプロ
ーチは、基本モードで動作する水晶共撮器により達成可
能である周波数の上限に限界がある。付加的な分割器回
路によって、単に精密なデユーティサイクルを達成する
ためだけに、発振器のコストと複雑さが著しく増大して
しまう。

より正確なデユーティサイクル出力を達成するための第
２のアプローチは、正弦波一方形波変換回路と共に自動
利得制御（ＡＧＣ＞回路を加えることである。ＡＧＣは
供給電圧ｖｃｃの変化、温度変化および集積回路処理工
程の変化を補償し、その後、低レベルの出力信号が必要
な方形波に変換されるというものでおる。しかしＡＧＣ
回路は動作のために信号振幅が小さくなければならない
ので、発振器の信号対ノイズ比（Ｓ／Ｎ比）を劣化する
傾向がおる。この劣化現象が、ＡＧＣ回路を加えること
による明白なコストおよびＦｉｔざと共に欠点として付
加される。

従来の技術は更に相補型のトランジスタ、すなわちＰＮ
Ｐ／ＮＰＮまたはＰ−チャネル／Ｎ−チャネル、を供給
電圧ＶＣＣとグランド電圧ＶＳＳの間に挿入することに
より、出力波形の対称性が向上することを教示している
。更に、１つの同一集積回路の一部であるＭＯＳトラン
ジスタのしきい値電圧Ｖ、は温度および処理の変化に際
して互いに追跡する傾向があることはよく知られている
。それ故、これらのアプローチを組合わせて用いること
により、波形の対称性は出力０Ｍ０３段のトラッキング
特性に左右されることになる。現在入手可能なＣＭＯＳ
データクロック発振器は周波数公差、温度安定性、およ
び供給電圧除去の最低限の仕様を越えることはできるも
のの、残念ながら５０％±５％という厳密なデユーティ
サイクルの基準には合致しない場合が多い。

従って、周波数、温度、供給電圧および工程の変化があ
っても正確な出力の対称性を備えた、簡単でコストが低
いデータクロック発振器が必要でおる。

［発明が解決しようとする課題］ 従って本発明の目的は、上述の欠点を克服する改良され
た簡便なデータクロック発振器を提供することである。

本発明の更に特定の目的は、デユーティサイクルの要求
が厳密な用途向ε）の、改良されたＣＭＯＳデータクロ
ック発振器回路を提供することでおる。

本発明の更に別の目的は、回路の複雑さを軽減したかつ
Ｈａミコスト安い改良型のデータクロック発振器回路を
提供することでおる。

［課題を解決するための手段］ 簡略に述べると、本発明は、圧電水晶と、複数個のりア
クタンス素子と、印加されたバイアス電圧により定めら
れる平均ＤＣ値を有するＡＣ出力信号を提供するコルピ
ッツ発振器を形成するように構成された第１のＭＯＳＦ
ＥＴとを含む発振器段、ソフトクリッピング動作を行っ
てＡＣ出力信号の１辰幅をそれが動作用供給電圧範囲内
にとどまるように制限するための逆結合型（ｂａｃｋ−
ｔｏ−ｂａｃｋ）制限器を形成するように構成された第
２と第３のＭＯＳＦＥＴを含む制限段、発振器段に印加
されるバイアス電圧を提供する能動抵抗分圧器回路を形
成するように構成された第４と第５の相補型ＭＯＳＦＥ
Ｔを含むＣＭＯＳバイアス段、発壁器段の出力と結合さ
れ、方形波出力信号を提供する反転増幅器回路網を形成
するように構成された第６と第７の相補型ＭＯＳＦＥＴ
を含むＣＭＯＳバッファ段であって、前記反転増幅器回
路網は所定の入力スイッチングしきい値を有し、前記第
６および第７のＭＯＳＦＥＴはそれぞれ第４と第５のＭ
ＯＳＦＥＴと整合する導電型、寸法および装置パラメー
タを有しているので、反転回路網の入力スイッチングし
きい値は温度、供給電圧および製造工程の公着の変化に
際してバイアス電圧を追跡するようにされているＣＭＯ
Ｓバッファ段とを具備する改良されたＣＭＯＳデータク
ロック発振器回路を提供する。

［作用］ その結果前られる発振器の構成は優れた出力波形の対称
性を備えている。何故ならば、能動抵抗バイアス段は、
バイアス電圧がバッファスイッチングしきい値の任意の
動きを追跡できるように出力バッファ段と整合されるか
らである。制限器段はデユーティサイクルをひずませる
場合がある、高振幅発振器段の出力信号の電力供給レー
ルへの進入を防止する。好適な実施例では、バイアスＭ
ＯＳＦＥＴの１つには、バイアス電圧がスイッチングし
きい値かられずかにオフセットするように異なる寸法が
与えられ、出力がランダムなノイズによってトリガされ
るのを防止し、しかも正確なデユーティサイクルが保た
れるようにされている。

［実施例］ 本発明の新規な特徴は特に添付した請求項に開示されて
いる。次に本発明の実施例を添付図面を参照しつつ詳細
に説明する。図中、同じ参照番号は同じ要素を示してい
る。

第１図に示した本発明の好適な実施例は、ＣＭＯ８集積
回路（ＩＣ）内に実施されたデータクロック発振器１０
０でおる。本発明を理解する目的で、第１図は４つの機
能ブロックに分割されている。すなわち、（１）発振器
段１２１、（２）入力バイアス段１２２、（３）出力バ
ッファ段１２３、および（４）制限器段１２４である。

発振器段１２１は周波数発生機能を果たし、好適な実施
例ではコルピッツ型発振器として構成されている。しか
し、別な応用のためには、発振器段１２１はピアス型、
クラップ型その他の発振器溝造に構成してもよい。更に
、発振器１２１は必要ならば温度補正、周波数調整また
は周波数変調のための付加的な回路を含むことが可能で
ある。

入力バイアス段１２２は発振器１２１用のＤＣバイアス
電圧を供給する機能を果たす。入力バイアス段内のトラ
ンジスタは、後に詳述する「能動抵抗」型構造を利用し
た分圧器として構成されている。能動装置の整合特性お
よびその装置トラッキング能力によって、本発明は精密
なデユーティサイクルを達成することができる。

出力バッフ７段１２３により発振器回路用の信号増幅お
よび／または出カニ乗機能とともに、負荷分離機能が行
なわれる。発振器信号を増幅するため（電圧または電流
増幅）または、発振器の出力を多様な負荷条件に適応さ
せるため、しばしばバッファ増幅器段が発振器回路に取
付けられる。

しかし、以下に述べる特定の整合特性および回路構成に
より、本発明は複′ａなＡＧＣまたは分割器回路なしで
正確な出力対称性を得ることができる。

本発明の重要な特徴は、入力バイアス段が温度、電圧お
よび工程の変化に際して出力バッフ１段を追跡するよう
に構成されていることでおる。この要求はＣＭＯ３集積
回路を用いて、入力素子１０５の寸法（ｇｅｏｍｅｔｒ
ｉｅＳ）を出力素子１０７に整合させ、かつ入力素子１
０４を出力素子１０６に整合させることによって容易に
達成できる。ここで用いられているように、２つの素子
の整合とは、同じ導電型の素子を用い、かつそれぞれの
寸法を、２つの素子がその形式の素子にとって容易に達
成可能な最も近い電気的特性を有するように構成すると
いうことでおる。

例えば、ＭＯ３集積回路において、！−ランジスタ１０
５とトランジスタ１０７は、２つの素子がいずれもＮＭ
Ｏ３またはＰＭＯ３であれば、また、それらのそれぞれ
のチャネル幅の寸法Ｗとチャネル長さの寸法りがほぼ同
じに構成されていれば整合するということになる。更に
、２つの素子が同じ集積回路基板上で相互に近接して配
設されていれば、２つの素子は温度および工程の変化に
応じてより近密にトラッキング可能である。２つの０Ｍ
０３間のしきい値電圧■□の差は、集積回路での配置に
極めて敏感である。

制限器（リミッタ）１２４は発振器の出力（辰幅が１１
４の箇所の供給電圧Ｖ。。または１１５の箇所のグラン
ド電圧ＶＳＳに達することを防止する１９割を果たず。

制限器がなければ、発振器の出力信号は供給電圧以上、
またはグランド電圧以下に揺動して、出力信号の平均Ｄ
Ｃ電圧の変化によりデユーティサイクルに影響が及ぼさ
れてしまう。この制限動作に関しては以下により詳しく
説明する。

好適な実施例においては、発振器１２１は、第１図に示
すようにゲートＧ、ドレインＤおよびソースＳの端子を
有するＮ−チャネルＭＯＳＦＥＴ（ＭＯ３電界効果トラ
ンジスタ）を使用して実施されたコルピッツ型発振器と
して構成されている。

発振器のトランジスタ１０１は、あるいはバイモス（ｂ
ｉ−ＭＯＳ）工程で実現できるようなバイポーラトラン
ジスタでもよい。素子１０１は当該の最高の周波数での
発振を持続するための適切な相互フンダクタンスｇ、を
与えるように選定される。

ゲート端子用のＤＣバイアスは接続点１１８で入力バイ
アス段１２２によって付与される。トランジスタ１０１
のゲートは、発振器のＡＣ出力信号を出力バッフ７段１
２３に供給し、同時に共振器タンク回路に接続されてい
る発振器出力接続点の役割をも果たす。水晶発振器タン
ク回路はコンデンサ１１１と、コンデンサ１１２と、水
晶１１０との直列の組合わせから成っている。コンデン
サ１１１は、トランジスタ１０１のゲート端子とソース
端子をそれぞれ形成する接続点１１８と１１９の間に接
続されている。コンデンサ１１２はトランジスタのソー
ス端子１１９と負の供給電圧ＶＳＳ端子１１５の間に接
続されている。

水晶１１０は図示のように、ゲート接続点１１８とＶＳ
Ｓ端子１１５の間に接続されている。

好適な実施例においては、水晶１１０は１０から２０Ｍ
Ｈ２の周波数にて厚み−せん断振動モードおよび基本発
振モードで動作するＡＴ−カットの条（Ｓｔｒｉｌ））
共撮子である。しかし、別のカット、形式および（騒動
モードの水晶も利用できるものと考えられる。けれども
第３調波水晶はコストが高く、基本モードを抑制するの
に必要な補足回路の信頼性に欠けるので望ましくない。

更に、本発明は任意の周波数で動作する水晶と共に使用
できるが、当該の回路構成では、出力分割器回路と共に
２倍の出力周波数で水晶を動作させる必要はない。

トランジスタ１０１のソースとＶＳＳの間に接続された
定電流ソース１１３はトランジスタ１０１のドレインか
らソースへの電流を調整する役割を果たす。定電流源１
１３は単なる抵抗、標準型トランジスタ電流源回路網ま
たは、第３図を参照しつつ後で説明するような、発振器
の利得を温度補償する０ＭＯ３電流源で代用してもよい
。

入力バイアス段１２２は「能動抵抗弁υｊ器」横道のＰ
−チャネルＭＯＳＦＥＴ１０５およびＮ−チャネルＭＯ
ＳＦＥＴ１０４を陥えている。第１図に示されているよ
うに、Ｐ−チャネル素子１０５のソースは１１４にてＶ
。０と接続され、一方、そのゲートおよびドレイン端子
は接続点１１７にてＮ−チャネル素子１０４のゲートお
よびトレイン端子と結合されている。トランジスタ１０
４のソース端子はＶＳＳに接続されている。この能動抵
抗構造では、接続点１１７における電圧は、公称で■。

ｏ／２用に選定されているトランジスタ１０４と１０５
の装置形状比に左右される。

コンデンサ１０８も接続点１１７からＶＳＳへと結合さ
れている。コンデンサ１０８の目的は２つおる。第１に
、コンデンサ１０８はＭＯ３素子１０５の「Ａン抵抗」
を利用した電源ノイズに対する低域フィルタの役割を果
たす。第２に、コンデンサ１０８は後述するように、制
限器段１２４用のＡＣ短絡回路としての役割を果たす。

抵抗１０９は接続点１１７にて低インピーダンスのバイ
アス電圧を高インピーダンスの発振器入力接続部１１８
に結合し、従って相当の高い抵抗値である必凹が必る。

抵抗１０９の値は、共振タンク回路の高いＱを劣化しな
いように、少なくとも２０キロオームでなければならな
い。好適な実施例においては、抵抗１０９は６０キロオ
ームの値のＮ−ウェル抵抗として実施されている。

抵抗１０９とコンデンサ１０８は入力バイアス段の殿能
を適正に達成するために必ずしも必要ではない。しかし
、制限器段を使用する場合は、制限器への入力にて低イ
ンピーダンスのポイントが必要でおり、これはコンデン
サ１０８により達成される。その後、抵抗１０９が、こ
の低インピーダンスを高インピーダンスのバイアス電圧
出力に変換する上で必要でめる。

出力バッフ７段１２３はＣＭＯ３素子’１０７と１０６
から成っている。トランジスタ１０７のソースは１１４
にてＶＣＣに連結され、そのゲートは入力接続点１２０
に、また、そのドレインは出力接続点１１６に接続され
ている。同様に、トランジスタ１０６のソースは１１５
にてＶＳＳに接続され、そのゲートは入力接続点１２０
に、また、そのドレインは出力接続点１１６に接続され
ている。

このような相補型出力構造において、１１８における直
線発振器出力信号はバッファ段入力接続点１２０に接続
され、次に接続点１１６にて方形波出力信号へと増幅さ
れる。好適な実施例では、ＣＭＯ３出力段バッファはイ
ンバータとして構成されている。

対称的なデユーティサイクルを１７るため、接続点１２
０におけるバッファ段１２３の入力スイッチングしきい
値は、接続点１１８で得られる発振器のＡＣ出力信号の
平均ＤＣ値と厳密に等しく設定されなければならない。

更に、これらの点は、温度、電源電圧の変動および後続
のデータクロック発振器ＭＯＳＦＥＴの製造工程の公差
に際して等しく保たれなければならない。本発明はこの
目標を、入力バイアス段１２２が＠度、工程および電源
変動に際して接続点１２０にてバッファ段入力スイッチ
ングしきい値電圧ＶＴＲＩＧをトラックするバイアス電
圧ＶＢＢを接続点１１８にて提供するよう入力バイアス
段１２２を設訂することにより達成する。

そのためには、Ｐ−チャネルおよびＮ−チャネルの素子
のβおよびしきい値電圧は整合されなければならない。

ＭＯ３素子の利１■パラメータβ（ベータ）は、素子の
工程（プロセス）パラメータおよび形状寸法の関数でお
る。

それは次のような式で得られる。

β＝に’　ＸＷ／Ｌ ここでに′は、それ自体がキャリア移動度Ｕと単位面積
あたりのゲートキャパシタンスＣ８の積でおる素子の固
有な相互コンダクタンス（プロセスパラメータ）であり
、Ｗは幾何学上のチャネル幅、また、Ｌは幾何学上のチ
ャネル長さである。

素子のしきい値電圧Ｖ、はプロセスパラメータ（例えば
駿化層の厚さ）の関数でおり、素子の形状（例えばチャ
ネル長し）により影響される。

素子（ｄｅｖｉｃｅ）どうしの最適な整合を達成するた
め、次の規則が守られなければならない。

１、素子は同一の導電形式または構造のものでおること
（′？Ｆ′なりら、Ｐ−チャネル素子はＰ−チャネル素
子と整合し、Ｎ−チャネル素子はＮ−チャネル素子と整
合する）。

２、素子は同一温度に保たれること（はぼ等しい電力放
散も含む）。

３、素子は同一の形状（円形または長方形）および同一
寸法（チャネル幅および長さの寸法）のものであること
。

４、素子は配置上、最小限しか離れていないこと（攻化
層の厚さのようなプロセスパラメータの傾きを避けるた
め）。

５、素子はＩＣ上で同一の配向でおること（すなわち、
平行なドレインからソースへの電流の流れであること）
。

６、素子は、ショートチャネル効果を避けるため最小限
の寸法であってはならない（例えば４ミクロン対最低３
ミクロンの寸法）。

上記の規則が守られれば、しきい値電圧の不整合および
βの不整合は５％以下に保つことができる。

制限器１２４は［逆−逆（ｂａｃｋ−ｔｏ−ｂａｃｋ）
　Ｊ制限器構造にて接続された２つのＮ−チャネルＭＯ
ＳＦＥＴ素子１０２および１０３から成っている。

１〜ランジスタ１０２のドレインはそのゲートおよび１
〜ランジスタ１０３のソースに接続され、制限器の基準
点としての役割を果たす。１〜ランジスタ１０２のソー
スはトランジスタ１０３のドレインおよびゲー１へ端子
に接続され、制限器の入力端子の役割を果たす。前述の
とおり、制限器１２４は、ＶＣＣまたはＶＳＳにクラン
プされることなく平均ＤＣ電圧を中心に対称的な揺動が
生ずるように発振器の出力信号の振幅をクリップする。

制限器１２４の別の構造は後に第５図において説明する
。

素子１０２と１０３の幅／長さの寸法は高い回路のＱを
達成するため［軟かい（Ｓｏｆｔ）Ｊ制限動作をもたら
すように選定されている。好適な実施例では、これらの
素子の寸法は接続点１１８にて３．３Ｖ、−、の信号が
生成され、Ｓ／Ｎ比が高くなるように選定された。制限
機能には、制限器の基準接続点１１７にてＶＳＳへの短
絡が生じることが必要でおる。この短絡はコンデンサ１
０８によって提供される。コンデンサ１０８の値は、当
該の最低周波数にてＡＣ短絡になるように選定される。

制限器１２４を用いることにより、高い信号振幅にて発
振器が動作可能でおり、それによりＡＧＣ準拠設計より
も信号対ノイズ比が向上する。例えば、好適な実施例は
約３．３ＶＰ−Ｐにて制限し、これは等価のＡＧＣ設計
よりも約１５ｄＢの改善でおる。一対の逆−逆構造の素
子は発振器信号の振幅を釣上ＶＧＳに制限する。ゲート
からソースへの電圧は形状としきい値電圧の関数であり
、次の式により得られる。

ｖＧＳ”’　　［２ｒ、　／　βコ　　　　＋ｖ。

ここでＩＤは制限中のドレイン電流である。

さて第２図を参照すると、接続点１１８における水晶出
力波形Ｖ　ＸＴＡＬは接続点１１６における出力方形波
ＶＯＵＴと重なっている。出力バッフ７段は好適な実施
例ではインバータ回路でおるので、Ｖ　ＸＴＡＬがＶＳ
Ｓに接近するとＶ　ＯＵＴはＶＣＣに接近する。本発明
の教示するところに基づき、入力バイアス段の能動抵抗
回路網により定まる発振器のバイアス点ＶＢＢは出力バ
ッファ段トリガしきい値ＶＴＲＩＧの変化を追跡しなけ
ればならない。より詳細には、０ＭＯ３素子を用いる際
、入力素子１０５の形状は、出力素子１０７の形状と整
合しなければならず、同時に入力素子１０４の形状は出
力素子１０６の形状と整合しなければならない。

このようにして、バイアス電圧ＶＢＢおよびスイッチン
グ電圧ＶＴＲＩＧは、高度に対称性のおる出力信号が提
供されるように、工程、温度、周波数および電圧の変化
に際して直線的に追跡する。

本発明の更なる特徴はバイアス電圧ＶＢＢを、出力バッ
フ７段のスイッチングしきい値Ｖ　ＴＲＩＧよりも何ら
かのオフセット電圧ＶＯ８だけ高いか、または低いおる
値にセットできることである。このオフセット機構によ
り制御されない発（辰が防止される。オフセット電圧Ｖ
Ｏ３の導入はデユーティサイクルに影響を及ぼすが、オ
フセットの値を十分小さく設定すれば（０，１ＶＤＣ以
下）、出力の対称性は５０％±５％の対称性の仕様範囲
内となる。

このオフセット機構は、Ｖ　ＸＴＡＬがバイアス電圧Ｖ
ＢＢに等しい平均ＤＣ値を有することに注目することに
より、第２図に図示されている。しかし、接続点１２０
にあ【プる出力バラフッ段電圧スイツヂングしきい値Ｖ
ＴＲＩＧは、あるオフセット値Ｖ。３だけＶＢＢよりも
低いものとして図示されている。

従って、発振器段出力波形ＶＸＴＡＬのゼロ交叉点は、
出力波形Ｖ。ＩＩＴのゼロ交叉点とはやや異なる時点で
生ずる。

好適な実施例では、出力バッフ１段素子１０６および１
０７は、ノイズによるまたは水晶が存在しない場合の出
力スイッチングを避けるため、わずかなオフセットを伴
ってそれぞれ入力バイアス段素子１０４および１０５と
整合されている。このオフセット骸構を用いると、出力
におけるデユーティサイクルは、入力接続点１２０にお
ける純粋の正弦波に対する５０％よりもわずかに異なる
。

デユーティサイクルは、そこで次の式により得られる。

デユーティサイクル＝ １００％ｘ［１８０’　−２ｓｉｎ’（Ｖ　　／ＶＣ１
）］／３６０’Ｓ　　１ ここでＶ。、はＶＢＢとＶＴＲＩＧとの間のオフセット
電圧である。

上）ホのように、オフセラｌ−電圧ＶＯ８を利用するこ
とは、出力波形がもはや正確な５０％のデユーティサイ
クルを有しないことを意味する。更に、発振器出力信号
Ｖ　ＸＴＡＬの振幅はデユーティサイクルに影響を及ぼ
すことに留意されたい。例えば、第２図においては、発
振器信号Ｖ　ＸＴＡＬの振幅が低減するとデユーティサ
イクルが減少する。従って、発振器の出力信号がより大
きくなるとデユーティサイクルも良好になる。好適な実
施例では、ＶＸＴＡＬ）振幅は２．５ＶＤＣｋ：おける
ＶＢＢを中心にして約３．３ＶＰ−、に制限され、かつ
オフセット電圧ＶＯ３はＶＳＳの方向で約０．０８ＶＤ
Ｃである。これはＭＯ８ＦＥＴ素子１０４のチャネル幅
をＭＯＳＦＥＴ素子１０６の対抗するチャネル幅よりも
わずかに小ざくすることにより達成される。

それによって、第２図に示すように約４９％のデユーテ
ィサイクルを有する波形が生成される。

第３図は第１図の電流源１１３の代用となり得る電流源
３００を図示している。１１４は供給用接続点ＶＣＣで
あり、接続点１１５はグランドＶＳＳでおり、かつ接続
点１１９は発振器トランジスタ１０１のソース端子で必
ろことを沼怠されたい。

好適な実施例で用いられる図示した電流源は供給電圧■
ｃｏの変化に際して安定化され、更に温度変化に際して
発振器の利１ｑを補償する。ＭＯＳＦＥＴ３０３および
３０７は、温度と共に上昇する電圧を抵抗３０９に発生
し、該抵抗３０９の正の温度係数を補償する。正味の結
果は温度と共に増大するドレイン電流である。ＭＯＳＦ
ＥＴ３０１．３０２および３０４から３０６は電流ミラ
ーを構成する。

好適な実施例では、電流源１１３は８個のＭＯＳＦＥＴ
および、トランジスタ１０１用の２ミリアンペアのドレ
インからソースへの電流を提供する抵抗から成っている
。しかし、発振器に定電流源の構造が必要でなければ、
電流源１１３は単に抵抗で代用してもよい。更に、特定
の用途では、温度補償のない定電流源を使用してもよい
。

第４図はバッファ段１２３の別の実施例を示している。

方形波出力が所望ではない場合は、正弦波出力を供給す
る出力バッファ段４００を使用してもよい。０ＭＯ３素
子４０６と４０７はトランジスタ１０６および１０７の
それぞれと構造および動作が同一である。抵抗４０１は
、出力バッフ１が高インピーダンスの発振器出力をロー
ドダウンしないものが選定される。帰還抵抗４０３と入
力抵抗４０１の比が出力段４００の利得を定める。

第５図は制限器段１２４の別の実施例を示す。

低インピーダンス接続点１１７と発振器の出力接続点１
１８との間に接続された制限器５００は「逆−逆」ショ
ットキダイオードとして構成されている。ダイオード５
０１と５０２は波形の交番周期で導通して、ＡＣ出力信
号がＶ。。またはＶＳＳに到達する前にそれをクリップ
する。

好適な実施例では、発振器１００は３．０ミクロンの最
小チャネル長さを有するＮ−ウェル０ＭＯ８工程にて製
造される。ＭＯＳＦＥＴ素子の寸法は以下に示しておる
。実際の素子の寸法は、マスク作成工程で、２０％小さ
くなる（すなわち２０％収縮する）。

次に水晶発振器回路１００の代表的な回路値設定を以下
に列挙する。

供給１１ｆ圧Ｖ（Ｈｏ　　　　　　　＋５．０　　ＶＤ
Ｃグランド電圧Ｖｓｓ　　　　　　　ｏ　　ｖｏｃＮ−
チャネルＨＯ３ＦＥ丁１０１　２４８０／３Ｎ−チャネ
ルＭＯＳＦＥＴ１０２　２６０／３Ｎ−チャネル）ｌＯ
５ＦＥＴ１０３　２６０／３Ｎ−チャネルＭＯ３ＦＥ丁
１０４　２２／４Ｐ−チャネルＭＯＳＦＥＴ１０５　６
６／４Ｎ−チャネルＭＯＳＦＥＴ１０６　２７／４Ｐ−
チャネルＭＯＳＦＥＴ１０７　６６／４コンデンサ１０
８　　　　　３４ＰＦ コンデンサ１１１　　　　　　２８ＰＦコンデンサ１１
２　　　　　８２ＰＦ 抵抗１０９　　　　　　　　６０キロオーム水晶１１０ （周波数＞　　　　１０−２０Ｍ１０−２Ｏ抵抗）　　
　　最大６０オーム （通例は１０オーム） 好適な実施例では、コンデンサはコス１〜および寸法上
の利点から集積ＭＯ３（二重層ポリ−シリコン）でおる
。しかし、必要ならば、コンデンサはＩＣの外部に取付
けてもよい。本発明の設計は、例えばＬ＝１ミクロンの
ようにＭＯ３素子のチャネル長を縮小することにより、
より高い周波数に容易に拡張できる。更に、コンデンサ
１１２の値を低減することにより、より高い発振器周波
数を容易に得ることができる。

［発明の効果］ 概括すると、本発明は入力バイアス段と出力バッファ段
の１〜ラツキング能力および発振器出力信号の制限機能
を備えたデータクロック発振器回路を提供し、もって、
これらの特徴の組合せにより、低コストで正確なデュー
テイザイクルを有する出力波形を得ることができる。更
に他の利点には次のような点がおる。すなわち、工程依
存度が低い。

固有の簡単な回路。動作＠度範囲が広い。供給電圧依存
度が低い。動作用供給電圧範囲が広い。スペース雪質が
最小限ですむ。信号対ノイズ比が高い。周波数に左右さ
れない、等である。

これまで本発明の特定の実施例を図示しかつ説明してぎ
たが、当業者には更なる修正と改良が可能でおろう。例
えば、本発明の回路構造を、トランジスタが整合されて
いる限り離散型素子を用いて実施することも考えられる
。更に、反転した構成、すなわち導電形式が反対の素子
を用いて、本発明と同様の回路構成を達成することも考
えられる。開示した基本原理を堅持し、水明ＩＢＢに特
許請求したこのような全ての修正は、本発明の範囲内に
含まれる。

【図面の簡単な説明】

第１図は、本発明に基づく改良されたデータクロック発
振器の概略回路図でおる。 第２図は、第１図のデータクロック発振器回路の水晶発
振器段の出力電圧およびバッファ段の出力電圧と時間と
の関係を示すグラフである。 第３図は、第１図の定電流源１１３の好適な実施例の概
略図である。 第４図は、第１図の出力バッファ段１２３の別の実施例
の概略図である。 第５図は、第１図の制限器回路網１２４の別の実施例の
概略図である。 １００：データクロツク発振器、 １０１，１０２，１０３：トランジスタ、’１０４：Ｎ
−チャネルＭＯＳＦＥＴ。 １０５：Ｐ−チャネル素子、 １０６．１０７　：　０ＭＯ３素子、 １０８：コンデンサ、　１０９：抵抗体、１１０：水晶
、　１１１：コンデンサ、１１２：コンデンサ、　１１
３：定電流源、１１５．１１６，１１７，１１８，１１
９゜１２０：接続点、　１２１：発娠器、 １２２：入力バイアス段、 １２３：出力バッフ７段、　１２４：制限器段、３０１
．３０２．・・・、３０８　：ＭＯＳＦＥＴ。 ３０９：抵抗、　４００：出力バッファ段、４０１：入
力抵抗、　４０３：帰遷抵抗、／ＩＯ６，４０７：　０
ＭＯ３素子、 ５００：制限器、 ５０１．５０２：ダイオード。 ＦＩＣ１２ ＦＩＣ，３ヮ

Claims (1)

1. 【特許請求の範囲】 １、水晶発振器において、 ＡＣ出力信号を発生する発振手段であって、所与の動作
   周波数にて共振するためのタンク回路手段と、発振を持
   続するため前記タンク回路手段に再生フィードバックを
   提供する帰還増幅器とを含み、更にバイアス信号を受け
   るための入力手段と第１のデューティサイクルを有しか
   つ前記バイアス信号により定められる平均ＤＣ値を有す
   る前記ＡＣ出力信号を提供するための出力手段とを有す
   る発振手段、 前記ＡＣ出力信号を増幅するためのバッファ手段であっ
   て、前記ＡＣ出力信号を受けるため、前記発振器の出力
   手段と結合された入力手段を含んでおり、該バッファの
   入力手段は所与のスイッチングしきい値を有しており、
   更に前記バッファ手段は前記第１のデューティサイクル
   と、前記ＡＣ出力信号の平均ＤＣ値と前記所与のスイッ
   チングしきい値とに基づき定められる第２のデューティ
   サイクルを有する水晶発振器出力信号を提供するための
   出力手段を含んでいるバッファ手段、および 前記発振器の入力手段に結合され、前記バイアス信号を
   提供するためのバイアス手段であって、前記バッファ手
   段の装置パラメータの変化を追跡するようにされかつ、
   前記ＡＣ出力信号の前記平均ＤＣ値が、温度、供給電圧
   および製造工程の変化に際して前記所定のスイッチング
   しきい値に追従するように前記バイアス信号を変化させ
   るようにされることにより、精密なデューティサイクル
   を示す水晶発振器出力を提供するバイアス手段、を具備
   することを特徴とする水晶発振器。 ２、前記バッファ手段は反転増幅器回路網を形成するよ
   うに構成かつ配置された少なくとも１対の相補型ＭＯＳ
   ＦＥＴを備えかつ、前記バイアス手段は能動抵抗分圧器
   回路網を形成するように構成かつ配置された少なくとも
   １対の相補型ＭＯＳＦＥＴを備えている請求項１記載の
   水晶発振器。 ３、前記バイアス手段の前記相補対の少なくとも１つの
   ＭＯＳＦＥＴおよび前記バッファ手段の前記相補対の少
   なくとも１つのＭＯＳＦＥＴは整合した形状および導電
   型を有する請求項２記載の水晶発振器。