JP2651920B2 - 正確なデューティサイクルを有するデータクロック発振器 - Google Patents

正確なデューティサイクルを有するデータクロック発振器

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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は一般に発振器の分野に関し、特に厳密な方形
波出力仕様に適合する必要がある水晶制御CMOSデータク
ロック発振器の改良に関する。
［従来の技術］ 近年の半導体技術によって多様な電磁機器向けの高度
に安定した基準発振器の開発と製造が可能になった。相
補型金属−酸化物−半導体（CMOS）技術を利用したデー
タクロック発振器は0.5MHzから30MHzの周波数範囲にわ
たり多様な時限用途に広く利用されてきた。このような
クロック発振器のための厳密な電気的仕様には次のよう
なものがある。すなわち、広範な温度範囲（−40℃から
＋85℃）にわたる動作、高度な周波数安定性（＋／−10
0PPM）、低い電力消費量（100ミリワット）、供給電圧
動作範囲（4.5から5.5VDC）、および精密なデューティ
サイクル制御、である。
多くのデータクロック発振器の用途では、定格で40％
から60％のデューティサイクルのものしか必要としない
が、現在ではいくつかのコンピュータまたは通信準拠IC
設計では少なくとも45％から55％以内のより厳密なデュ
ーティサイクルが必要とされる。このような基準はモト
ローラ社のMC68000シリーズのマイクロプロセッサ用に
規定されている。更に、ある種のマイクロプロセッサ用
途では、例えば50％±３％対称性というようなもっと厳
しい仕様が必要とされる。
精密なデューティサイクル制御を達成するにはいくつ
かの代替案がある。所望の出力周波数の何倍かで発振器
を動作し、次にデジタル分周器回路により発振器の出力
信号を分周することにより、完全に対称的なデューティ
サイクルが達成可能であることはよく知られている。そ
こで、集積回路の設計において、発振器はしばしば必要
な周波数の２倍の周波数にて動作し、次に出力はフリッ
プフロップに伝送されて、正確な50％のデューティサイ
クルが達成される。しかし、この分周器を用いたアプロ
ーチは、基本モードで動作する水晶共振器により達成可
能である周波数の上限に限界がある。付加的な分周器回
路によって、単に精密なデューティサイクルを達成する
ためだけに、発振器のコストと複雑さが著しく増大して
しまう。
より正確なデューティサイクル出力を達成するための
第２のアプローチは、正弦波−方形波変換回路と共に自
動利得制御（AGC）回路を加えることである。AGCは供給
電圧VCCの変化、温度変化および集積回路処理工程の変
化を補償し、その後、低レベルの出力信号を必要な方形
波に変換するというものである。しかしAGC回路は動作
のために信号振幅が小さくなければならないので、発振
器の信号対ノイズ比（S/N比）を劣化する傾向がある。
この劣化現象が、AGC回路を加えることによる明白なコ
ストおよび複雑さと共に欠点として付加される。
従来の技術は更に相補型のトランジスタ、すなわちPN
P/NPNまたはＰ−チャネル/N−チャネル、を供給電圧VCC
とグランド電圧VSSの間に挿入することにより、出力波
形の対称性が向上することを教示している。更に、１つ
の同一集積回路の一部であるMOSトランジスタのきしい
値電圧VTは温度および処理の変化に際して互いに追跡す
る傾向があることはよく知られている。それ故、これら
のアプローチを組合わせて用いることにより、波形の対
称性は出力CMOS段のトラッキング特性に左右されること
になる。現在入手可能なCMOSデータクロック発振器は周
波数公差、温度安定性、および供給電圧除去の最低限の
仕様を越えることはできるものの、残念ながら50％±５
％という厳密なデューティサイクルの基準には合致しな
い場合が多い。
従って、周波数、温度、供給電圧および工程の変化が
あっても正確な出力の対称性を備えた、簡単でコストが
低いデータクロック発振器が必要である。
［発明が解決しようとする課題］ 従って本発明の目的は、上述の欠点を克服する改良さ
れた簡便なデータクロック発振器を提供することであ
る。
本発明の更に特定の目的は、デューティサイクルの要
求が厳密な用途向けの、改良されたCMOSデータクロック
発振器回路を提供することである。
本発明の更に別の目的は、回路の複雑さを軽減したか
つ製造コストが安い改良型のデータクロック発振器回路
を提供することである。
［課題を解決するための手段］ 簡略に述べると、本発明は、圧電水晶と、複数個のリ
アクタンス素子と、印加されたバイアス電圧により定め
られる平均DC値を有するAC出力信号を提供するコルピッ
ツ発振器を形成るように構成された第１のMOSFETとを含
む発振器段、ソフトクリッピング動作を行ってAC出力信
号の振幅をそれが動作用供給電圧範囲内にとどまるよう
に制限するための逆結合型（back−to−back）制限器を
形成するように構成された第２と第３のMOSFETを含む制
限段、発振器段に印加されるバイアス電圧を提供する能
動抵抗分圧器回路を形成するように構成された第４と第
５の相補型MOSFETを含むCMOSバイアス段、発振器段の出
力と結合され、方形波出力信号を提供する反転増幅器回
路網を形成するように構成された第６と第７の相補型MO
SFETを含むCMOSバッファ段であって、前記反転増幅器回
路網は所定の入力スイッチングしきい値を有し、前記第
６および第７のMOSFETはそれぞれ第４と第５のMOSFETと
整合する導電型、寸法および装置パラメータを有してい
るので、反転回路網の入力スイッチングしきい値は温
度、供給電圧および製造工程の公差の変化に際してバイ
アス電圧を追跡するようにされているCMOSバッファ段と
を具備する改良されたCMOSデータクロック発振器回路を
提供する。
［作用］ その結果得られる発振器の構成は優れた出力波形の対
称性を備えている。何故ならば、能動抵抗バイアス段
は、バイアス電圧がバッファスイッチングしきい値の任
意の動きを追跡できるように出力バッファ段と整合され
るからである。制限器段は、デューティサイクルをひず
ませる場合がある高振幅の発振器段の出力信号の電力供
給レールへの接近を防止する。好適な実施例では、バイ
アスMOSFETの１つには、バイアス電圧がスイッチングし
きい値からわずかにオフセットするように異なる寸法が
与えられ、出力がランダムなノイズによってトリガされ
るのを防止し、しかも正確なデューティサイクルが保た
れるようにされている。
［実施例］ 本発明の新規な特徴は特に添付した請求項に開示され
ている。次に本発明の実施例を添付図面を参照しつつ詳
細に説明する。図中、同じ参照番号は同じ要素を示して
いる。
第１図に示した本発明の好適な実施例は、CMOS集積回
路（IC）内に実施されたデータクロック発振器100であ
る。本発明を理解する目的で、第１図は４つの機能ブロ
ックに分割されている。すなわち、（１）発振器段12
1、（２）入力バイアス段122、（３）出力バッファ段12
3、および（４）制限器段124である。
発振器段121は周波数発生機能を果たし、好適な実施
例ではコルピッツ型発振器として構成されている。しか
し、別な応用のためには、発振器段121はピアス型、ク
ラップ型その他の発振器構造に構成してもよい。更に、
発振器121は必要ならば温度補正、周波数調整または周
波数変調のための付加的な回路を含むことが可能であ
る。
入力バイアス段122は発振器121用のDCバイアス電圧を
供給する機能を果たす。入力バイアス段内のトランジス
タは、後に詳述する「能動抵抗」型構造を利用した分圧
器として構成されている。能動装置の整合特性およびそ
の装置トラッキング能力によって、本発明は精密なデュ
ーティサイクルを達成することができる。
出力バッファ段123により発振器回路用の信号増幅お
よび／または出力二乗機能とともに、負荷分離機能が行
なわれる。発振器信号を増幅するため（電圧または電流
増幅）または、発振器の出力を多様な負荷条件に適応さ
せるため、しばしばバッファ増幅器段が発振器回路に取
付けられる。しかし、以下に述べる特定の整合特性およ
び回路構成により、本発明は複雑なAGCまたは分周器回
路なしで正確な出力対称性を得ることができる。
本発明の重要な特徴は、入力バイアス段が温度、電圧
および工程の変化に際して出力バッファ段を追跡するよ
うに構成されていることである。この要求はCMOS集積回
路を用いて、入力素子105の寸法（geometries）を出力
素子107に整合させ、かつ入力素子104を出力素子106に
整合させることによって容易に達成できる。ここで用い
られているように、２つの素子の整合とは、同じ導電型
の素子を用い、かつそれぞれの寸法を、２つの素子がそ
の形式の素子にとって容易に達成可能な最も近い電気的
特性を有するように構成するということである。
例えば、MOS集積回路において、トランジスタ105とト
ランジスタ107は、２つの素子がいずれもNMOSまたはPMO
Sであれば、また、それらのそれぞれのチャネル幅の寸
法Ｗとチャネル長さの寸法Ｌはほぼ同じに構成されてい
れば整合するということになる。更に、２つの素子が同
じ集積回路基板上で相互に近接して配設されていれば、
２つの素子は温度および工程の変化に応じてより近密に
トラッキング可能である。２つのCMOS間のしきい値電圧
VTの差は、集積回路での配置に極めて敏感である。
制限器（リミッタ）124は発振器の出力振幅が114の箇
所の供給電圧VCCまたは115の箇所のグランド電圧VSSに
達することを防止する役割を果たす。制限器がなけれ
ば、発振器の出力信号は供給電圧以上、またはグランド
電圧以下に揺動して、出力信号の平均DC電圧の変化によ
りデューティサイクルに影響が及ぼされてしまう。この
制限動作に関しては以下により詳しく説明する。
好適な実施例においては、発振器121は、第１図に示
すようにゲートＧ、ドレインＤおよびソースＳの端子を
有するＮ−チャネルMOSFET（MOS電界効果トランジス
タ）を使用して実施されたコルピッツ型発振器として構
成されている。発振器のトランジスタ101は、あるいは
バイモス（bi−MOS）工程で実現できるようなバイポー
ラトランジスタでもよい。素子101は当該の最高の周波
数での発振を持続するための適切な相互コンダクタンス
gmを与えるように選定される。
ゲート端子用のDCバイアスは接続点118で入力バイア
ス段122によって付与される。トランジスタ101のゲート
は、発振器のAC出力信号を出力バッファ段123に供給
し、同時に共振器タンク回路に接続されている発振器出
力接続点の役割をも果たす。水晶発振器タンク回路はコ
ンデンサ111と、コンデンサ112と、水晶110との直列の
組合わせから成っている。コンデンサ111は、トランジ
スタ101のゲート端子とソース端子をそれぞれ形成する
接続点118と119の間に接続されている。コンデンサ112
はトランジスタのソース端子119と負の供給電圧VSS端子
115の間に接続されている。水晶110は図示のように、ゲ
ート接続点118とVSS端子115の間に接続されている。
好適な実施例においては、水晶110は10から20MHzの周
波数にて厚み−せん断振動モードおよび基本発振モード
で動作するAT−カットの条（strip）共振子である。し
かし、別のカット、形式および振動モードの水晶も利用
できるものと考えられる。けれども第３調波水晶はコス
トが高く、基本モードを抑制するのに必要な補足回路の
信頼性に欠けるので望ましくない。更に、本発明は任意
の周波数で動作する水晶と共に使用できるが、当該の回
路構成では、出力分周器回路と共に２倍の出力周波数で
水晶を動作させる必要はない。
トランジスタ101のソースとVSSの間に接続された定電
流ソース113はトランジスタ101のドレインからソースへ
の電流を調整する役割を果たす。定電流源113は単なる
抵抗、標準型トランジスタ電流源回路網または、第３図
を参照しつつ後で説明するような、発振器の利得を温度
補償するCMOS電流源で代用してもよい。
入力バイアス段122は「能動抵抗分圧器」構造のＰ−
チャネルMOSFET105およびＮ−チャネルMOSFET104を備え
ている。第１図に示されているように、Ｐ−チャネル素
子105のソースは114にてVCCと接続され、一方、そのゲ
ートおよびドレイン端子は接続点117にてＮ−チャネル
素子104のゲートおよびドレイン端子と結合されてい
る。トランジスタ104のソース端子はVSSに接続されてい
る。この能動抵抗構造では、接続点117における電圧
は、公称でVSS/2用に選定されているトランジスタ104と
105の装置形状比に左右される。
コンデンサ108も接続点117からVSSへと結合されてい
る。コンデンサ108の目的は２つある。第１に、コンデ
ンサ108はMOS素子105の「オン抵抗」を利用した電源ノ
イズに対する低域フィルタの役割を果たす。第２に、コ
ンデンサ108は後述するように、制限器段124用のAC短絡
回路としての役割を果たす。
抵抗109は接続点117にて低インピーダンスのバイアス
電圧を高インピーダンスの発振器入力接続部118に結合
し、従って相当の高い抵抗値である必要がある。抵抗10
9の値は、共振タンク回路の高いＱを劣化しないよう
に、少なくとも20キロオームでなければならない。好適
な実施例においては、抵抗109は60キロオームの値のＮ
−ウェル抵抗として実施されている。
抵抗109とコンデンサ108は入力バイアス段の機能を適
正に達成するために必ずしも必要ではない。しかし、制
限器段を使用する場合は、制限器への入力にて低インピ
ーダンスのポイントが必要であり、これはコンデンサ10
8により達成される。その後、抵抗109が、この低インピ
ーダンスを高インピーダンスのバイアス電圧出力に変換
する上で必要である。
出力バッファ段123はCMOS素子107と106から成ってい
る。トランジスタ107のソースは114にてVCCに連結さ
れ、そのゲートは入力接続点120に、また、そのドレイ
ンは出力接続点116に接続されている。同様に、トラン
ジスタ106のソースは115にてVSSに接続され、そのゲー
トは入力接続点120に、また、そのドレインは出力接続
点116に接続されている。このような相補型出力構造に
おいて、118における直線発振器出力信号はバッファ段
入力接続点120に接続され、次に接続点116にて方形波出
力信号へと増幅される。好適な実施例では、CMOS出力段
バッファはインバータとして構成されている。
対称的なデューティサイクルを得るため、接続点120
におけるバッファ段123の入力スイッチングしきい値
は、接続点118で得られる発振器のAC出力信号の平均DC
値と厳密に等しく設定されなければならない。更に、こ
れらの点は、温度、電源電圧の変動および後続のデータ
クロック発振器MOSFETの製造工程の公差に際して等しく
保たれなければならない。本発明はこの目標を、入力バ
イアス段122が温度、工程および電源変動に際して接続
点120にてバッファ段入力スイッチングしきい値電圧V
TRIGをトラックするバイアス電圧VBBを接続点118にて提
供するよう入力バイアス段122を設計することにより達
成する。
そのためには、Ｐ−チャネルおよびＮ−チャネルの素
子のβおよびしきい値電圧は整合されなければならな
い。MOS素子の利得パラメータβ（ベータ）は、素子の
工程（プロセス）パラメータおよび形状寸法の関数であ
る。
それは次のような式で得られる。
β＝Ｋ′×W/L ここでＫ′は、それ自体がキャリア移動度ｕと単位面
積あたりのゲートキャパシタンスC0の積である素子の固
有な相互コンダクタンス（プロセスパラメータ）であ
り、Ｗは幾何学上のチャネル幅、また、Ｌは幾何学上の
チャネル長さである。素子のしきい値電圧VTはプロセス
パラメータ（例えば酸化層の厚さ）の関数であり、素子
の形状（例えばチャネル長Ｌ）により影響される。
素子（device）どうしの最適な整合を達成するため、
次の規則が守られなければならない。
1.素子は同一の導電形式または構造のものであること
（すなわち、Ｐ−チャネル素子はＰ−チャネル素子と整
合し、Ｎ−チャネル素子はＮ−チャネル素子と整合す
る）。
2.素子は同一温度に保たれること（ほぼ等しい電力放散
も含む）。
3.素子は同一の形状（円形または長方形）および同一寸
法（チャネル幅および長さの寸法）のものであること。
4.素子は配置上、最小限しか離れていないこと（酸化層
の厚さのようなプロセスパラメータの傾きを避けるた
め）。
5.素子はIC上で同一の配向であること（すなわち、平行
なドレインからソースへの電流の流れであること）。
6.素子は、ショートチャネル効果を避けるため最小限の
寸法であってはならない（例えば４ミクロン対最低３ミ
クロンの寸法）。
上記の規則が守られれば、しきい値電圧の不整合およ
びβの不整合は５％以下に保つことができる。
制限器124は「逆−逆（back−to−back）」制限器構
造にて接続された２つのＮ−チャネルMOSFET素子102お
よび103から成っている。トランジスタ102のドレインは
そのゲートおよびトランジスタ103のソースに接続さ
れ、制限器の基準点としての役割を果たす。トランジス
タ102のソースはトランジスタ103のドレインおよびゲー
ト端子に接続され、制限器の入力端子の役割を果たす。
前述のとおり、制限器124は、VCCまたはVSSにクランプ
されることなく平均DC電圧を中心に対称的な揺動が生ず
るように発振器の出力信号の振幅をクリップする。制限
器124の別の構造は後に第５図において説明する。
素子102と103の幅／長さの寸法は高い回路のＱを達成
するため「軟かい（soft）」制限動作をもたらすように
選定されている。好適な実施例では、これらの素子の寸
法は接続点118にて3.3VP-Pの信号が生成され、S/N比が
高くなるように選定された。制限機能には、制限器の基
準接続点117にてVSSへの短絡が生じることが必要であ
る。この短絡はコンデンサ108によって提供される。コ
ンデンサ108の値は、当該の最低周波数にてAC短絡にな
るように選定される。
制限器124を用いることにより、高い信号振幅にて発
振器が動作可能であり、それによりAGC準拠設計よりも
信号対ノイズ比が向上する。例えば、好適な実施例は約
3.3VP-Pにて制限し、これは等価のAGC設計よりも約15dB
の改善である。一対の逆−逆構造の素子は発振器信号の
振幅を約±VGSに制限する。ゲートからソースへの電圧
は形状としきい値電圧の関数であり、次の式により得ら
れる。
VGS＝［2ID/β］1/2＋VT ここでIDは制限中のドレイン電流である。
さて第２図を参照すると、接続点118における水晶出
力波形VXTALは接続点116における出力方形波VOUTと重な
っている。出力バッファ段は好適な実施例ではインバー
タ回路であるので、VXTALがVSSに接近するとVOUTはVCC
に接近する。本発明の教示するところに基づき、入力バ
イアス段の能動抵抗回路網により定まる発振器のバイア
ス点VBBは出力バッファ段トリガしきい値VTRIGの変化を
追跡しなければならない。より詳細には、CMOS素子を用
いる際、入力素子105の形状は、出力素子107の形状と整
合しなければならず、同時に入力素子104の形状は出力
素子106の形状と整合しなければならない。このように
して、バイアス電圧VBBおよびスイッチング電圧V
TRIGは、高度に対称性のある出力信号が提供されるよう
に、工程、温度、周波数および電圧の変化に際して直線
的に追跡する。
本発明の更なる特徴はバイアス電圧VBBを、出力バッ
ファ段のスイッチングしきい値VTRIGよりも何らかのオ
フセット電圧VOSだけ高いか、または低いある値にセッ
トできることである。このオフセット機構により制御さ
れない発振が防止される。オフセット電圧VOSの導入は
デューティサイクルに影響を及ぼすが、オフセットの値
を十分小さく設定すれば（0.1VDC以下）、出力の対称性
は50％±５％の対称性の仕様範囲内となる。
このオフセット機構は、VXTALがバイアス電圧VBBに等
しい平均DC値を有することに注目することにより、第２
図に図示されている。しかし、接続点120における出力
バッファ段電圧スイッチングしきい値VTRIGは、あるオ
フセット値VOSだけVBBよりも低いものとして図示されて
いる。従って、発振器段出力波形VXTALはゼロ交叉点
は、出力波形VOUTのゼロ交叉点とはやや異なる時点で生
ずる。
好適な実施例では、出力バッファ段素子106および107
は、ノイズによるまたは水晶が存在しない場合の出力ス
イッチングを避けるため、わずかなオフセットを伴って
それぞれ入力バイアス段素子104および105と整合されて
いる。このオフセット機構を用いると、出力におけるデ
ューティサイクルは、入力接続点120における純粋の正
弦波に対する50％よりもわずかに異なる。デューティサ
イクルは、そこで次の式により得られる。
デューティサイクル ＝100％×［180゜−2sin-1（Vos/VP）］/360゜ ここでVOSはVBBとVTRIGとの間のオフセット電圧であ
る。
上述のように、オフセット電圧VOSを利用すること
は、出力波形がもはや正確な50％のデューティサイクル
を有しないことを意味する。更に、発振器出力信号V
XTALの振幅はデューティサイクルに影響を及ぼすことに
留意されたい。例えば、第２図においては、発振器信号
VXTALの振幅が低減するとデューティサイクルが減少す
る。従って、発振器の出力信号がより大きくなるとデュ
ーティサイクルも良好になる。好適な実施例では、V
XTALの振幅は2.5VDCにおけるVBBを中心にして約3.3VP-P
に制限され、かつオフセット電圧VOSはVSSの方向で約0.
08VDCである。これはMOSFET素子104のチャネル幅をMOSF
ET素子106の対抗するチャネル幅よりもわずかに小さく
することにより達成される。それによって、第２図に示
すように約49％のデューティサイクルを有する波形が生
成される。
第３図は第１図の電流源113の代用となり得る電流源3
00を図示している。114は供給用接続点VCCであり、接続
点115はグランドVSSであり、かつ接続点119は発振器ト
ランジスタ101のソース端子であることを留意された
い。好適な実施例で用いられる図示した電流源は供給電
圧VCCの変化に際して安定化され、更に温度変化に際し
て発振器の利得を補償する。MOSFET303および307は、温
度と共に上昇する電圧を抵抗309に発生し、該抵抗309の
正の温度係数を補償する。正味の結果は温度と共に増大
するドレイン電流である。MOSFET301、302および304か
ら306は電流ミラーを構成する。
好適な実施例では、電流源113は８個のMOSFETおよ
び、トランジスタ101用の２ミリアンペアのドレインか
らソースへの電流を提供する抵抗から成っている。しか
し、発振器に定電流源の構造が必要でなければ、電流源
113は単に抵抗で代用してもよい。更に、特定の用途で
は、温度補償のない定電流源を使用してもよい。
第４図はバッファ段123の別の実施例を示している。
方形波出力が所望ではない場合は、正弦波出力を供給す
る出力バッファ段400を使用してもよい。CMOS素子406と
407はトランジスタ106および107のそれぞれと構造およ
び動作が同一である。抵抗401は、出力バッファが高イ
ンピーダンスの発振器出力をロードダウンしないものが
選定される。帰還抵抗403と入力抵抗401の比が出力段40
0の利得を定める。
第５図は制限器段124の別の実施例を示す。低インピ
ーダンス接続点117と発振器の出力接続点118との間に接
続された制限器500は「逆−逆」ショットキダイオード
として構成されている。ダイオード501と502は波形の交
番周期で導通して、AC出力信号がVCCまたはVSSに到達す
る前にそれをクリップする。
好適な実施例では、発振器100は3.0ミクロンの最小チ
ャネル長さを有するＮ−ウェルCMOS工程にて製造され
る。MOSFET素子の寸法は以下に示してある。実際の素子
の寸法は、マスク作成工程で、20％小さくなる（すなわ
ち20％収縮する）。
次に水晶発振器回路100の代表的な回路値設定を以下
に列挙する。
供給電圧VCC ＋5.0 VDC グランド電圧VSS ０ VDC Ｎ−チャネルMOSFET101 2480/3 Ｎ−チャネルMOSFET102 260/3 Ｎ−チャネルMOSFET103 260/3 Ｎ−チャネルMOSFET104 22/4 Ｐ−チャネルMOSFET105 66/4 Ｎ−チャネルMOSFET106 27/4 Ｐ−チャネルMOSFET107 66/4 コンデンサ108 34PF コンデンサ111 28PF コンデンサ112 82PF 抵抗109 60キロオーム 水晶110 （周波数） 10−20MHz （抵抗） 最大60オーム（通例は10オーム） 好適な実施例では、コンデンサはコストおよび寸法上
の利点から集積MOS（二重層ポリ−シリコン）である。
しかし、必要ならば、コンデンサはICの外部に取付けて
もよい。本発明の設計は、例えばＬ＝１ミクロンのよう
にMOS素子のチャネル長の縮小することにより、より高
い周波数に容易に拡張できる。更に、コンデンサ112の
値を低減することにより、より高い発振器周波数を容易
に得ることができる。
［発明の効果］ 概括すると、本発明は入力バイアス段と出力バッファ
段のトラッキング能力および発振器出力信号の制限機能
を備えたデータクロック発振器回路を提供し、もって、
これらの特徴の組合せにより、低コストで正確なデュー
ティサイクルを有する出力波形を得ることができる。更
に他の利点には次のような点がある。すなわち、工程依
存度が低い。固有の簡単な回路。動作温度範囲が広い。
供給電圧依存度が低い。動作用供給電圧範囲が広い。ス
ペース需要が最小限ですむ。信号対ノイズ比が高い。周
波数に左右されない、等である。
これまで本発明の特定の実施例を図示しかつ説明して
きたが、当業者には更なる修正と改良が可能であろう。
例えば、本発明の回路構造を、トランジスタが整合され
ている限り離散型素子を用いて実施することも考えられ
る。更に、反転した構成、すなわち導電形式が反対の素
子を用いて、本発明と同様の回路構成を達成することも
考えられる。開示した基本原理を堅持し、本明細書に特
許請求したこのような全ての修正は、本発明の範囲内に
含まれる。
【図面の簡単な説明】
第１図は、本発明に基づく改良されたデータクロック発
振器の概略回路図である。 第２図は、第１図のデータクロック発振器回路の水晶発
振器段の出力電圧およびバッファ段の出力電圧と時間と
の関係を示すグラフである。 第３図は、第１図の定電流源113の好適な実施例の概略
図である。 第４図は、第１図の出力バッファ段123の別の実施例の
概略図である。 第５図は、第１図の制限器回路網124の別の実施例の概
略図である。 100:データクロック発振器、 101,102,103:トランジスタ、 104:N−チャネルMOSFET、 105:P−チャネル素子、 106,107:CMOS素子、 108:コンデンサ、109:抵抗体、 110:水晶、111:コンデンサ、 112:コンデンサ、113:定電流源、 115,116,117,118,119,120:接続点、121:発振器、 122:入力バイアス段、 123:出力バッファ段、124:制限器段、 301,302,…,308:MOSFET、 309:抵抗、400:出力バッファ段、 401:入力抵抗、403:帰還抵抗、 406,407:CMOS素子、 500:制限器、 501,502:ダイオード。

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】データクロック発振器において、 AC出力信号を発生する発振手段であって、所与の動作周
    波数にて共振するためのタンク回路手段と、発振を持続
    するため前記タンク回路手段に再生フィードバックを提
    供する帰還増幅器とを含み、更にバイアス信号を受ける
    ための入力手段と第１のデューティサイクルを有しかつ
    前記バイアス信号により定められる平均DC値を有する前
    記AC出力信号を提供するための出力手段とを有する発振
    手段、 前記AC出力信号を増幅するためのバッファ手段であっ
    て、前記AC出力信号を受けるため、前記発振手段の出力
    手段と結合された入力手段を含んでおり、該バッファの
    入力手段は所与のスイッチングしきい値を有しており、
    更に前記バッファ手段は前記第１のデューティサイクル
    と前記AC出力信号の平均DC値と前記所与のスイッチング
    しきい値とに基づき定められる第２のデューティサイク
    ルを有する発振器出力信号を提供するための出力手段を
    含んでいるバッファ手段、および 前記発振手段の入力手段に結合され、前記バイアス信号
    を提供するためのバイアス手段であって、前記バッファ
    手段の装置パラメータの変化を追跡するよう構成されか
    つ、前記AC出力信号の前記平均DC値が、温度、供給電圧
    および製造工程の変化に際して前記所定のスイッチング
    しきい値に追従するように前記バイアス信号を変化させ
    ることにより、精密なデューティサイクルを示す発振器
    出力を提供するバイアス手段、 を具備することを特徴とするデータクロック発振器。
  2. 【請求項２】前記バッファ手段は反転増幅器回路網を形
    成するように構成かつ配置された少なくとも１対の相補
    型MOSFETを備えかつ、前記バイアス手段は能動抵抗分圧
    器回路網を形成するように構成かつ配置された少なくと
    も１対の相補型MOSFETを備えている請求項１記載のデー
    タクロック発振器。
  3. 【請求項３】前記バイアス手段の前記相補対の少なくと
    も１つのMOSFETおよび前記バッファ手段の前記相補対の
    少なくとも１つのMOSFETは整合した形状および導電型を
    有する請求項２記載のデータクロック発振器。
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