JP3270880B2 - 水晶発振回路 - Google Patents
水晶発振回路Info
- Publication number
- JP3270880B2 JP3270880B2 JP15005594A JP15005594A JP3270880B2 JP 3270880 B2 JP3270880 B2 JP 3270880B2 JP 15005594 A JP15005594 A JP 15005594A JP 15005594 A JP15005594 A JP 15005594A JP 3270880 B2 JP3270880 B2 JP 3270880B2
- Authority
- JP
- Japan
- Prior art keywords
- output terminal
- circuit
- current
- power supply
- supply potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/354—Astable circuits
- H03K3/3545—Stabilisation of output, e.g. using crystal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/354—Astable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/013—Modifications of generator to prevent operation by noise or interference
Description
【０００１】
【産業上の利用分野】本発明は、水晶振動子とインバー
タを用いた水晶発振回路に関するものである。
タを用いた水晶発振回路に関するものである。
【０００２】
【従来の技術】図８は、水晶振動子とＣＭＯＳインバー
タを用いた水晶発振回路の基本的な回路構成を示す図で
ある。
タを用いた水晶発振回路の基本的な回路構成を示す図で
ある。
【０００３】この回路は、チップ外部に、水晶振動子Ｘ
１と、その両端と接地との間に接続された２つのキャパ
シタＣ１およびＣ２と、一端が水晶振動子Ｘ１の一端と
キャパシタＣ２の一方の電極に接続された安定発振動作
のための安定抵抗素子Ｒ２が設けられている。そして、
チップ内に、水晶振動子Ｘ１に対して並列に電圧増幅用
ＣＭＯＳインバータ１が設けられ、ＣＭＯＳインバータ
１の入力側ノードｎ１が入出力端子Ｔ１を介してチップ
外の水晶振動子Ｘ１の他端とキャパシタＣ１の一方の電
極に接続され、ＣＭＯＳインバータ１の出力側ノードｎ
２が入出力端子Ｔ２を介してチップ外の安定抵抗素子Ｒ
２の他端と接続されている。さらに、電圧増幅用ＣＭＯ
Ｓインバータ１の出力側ノードｎ２と入力側ノードｎ１
との間には、ＣＭＯＳインバータ１に対して並列に帰還
抵抗素子Ｒ１が接続され、出力側ノードｎ２に出力用イ
ンバータ２の入力が接続されている。また、帰還抵抗素
子Ｒ１の抵抗値としては、安定抵抗素子Ｒ２の抵抗値よ
り大きな値が選定されている。
１と、その両端と接地との間に接続された２つのキャパ
シタＣ１およびＣ２と、一端が水晶振動子Ｘ１の一端と
キャパシタＣ２の一方の電極に接続された安定発振動作
のための安定抵抗素子Ｒ２が設けられている。そして、
チップ内に、水晶振動子Ｘ１に対して並列に電圧増幅用
ＣＭＯＳインバータ１が設けられ、ＣＭＯＳインバータ
１の入力側ノードｎ１が入出力端子Ｔ１を介してチップ
外の水晶振動子Ｘ１の他端とキャパシタＣ１の一方の電
極に接続され、ＣＭＯＳインバータ１の出力側ノードｎ
２が入出力端子Ｔ２を介してチップ外の安定抵抗素子Ｒ
２の他端と接続されている。さらに、電圧増幅用ＣＭＯ
Ｓインバータ１の出力側ノードｎ２と入力側ノードｎ１
との間には、ＣＭＯＳインバータ１に対して並列に帰還
抵抗素子Ｒ１が接続され、出力側ノードｎ２に出力用イ
ンバータ２の入力が接続されている。また、帰還抵抗素
子Ｒ１の抵抗値としては、安定抵抗素子Ｒ２の抵抗値よ
り大きな値が選定されている。
【０００４】この水晶発振回路においては、水晶振動子
Ｘ１と２つのキャパシタＣ１，Ｃ２の共振により正弦波
が発振され、この正弦波がＣＭＯＳインバータ１で増幅
され、続いてインバータ２で波形整形されて出力ＯＵＴ
が得られる。このように、水晶振動子とＣＭＯＳインバ
ータとを用いた水晶発振回路は、周囲温度や電源電圧の
変化に対して周波数安定度の高い発振器として広く用い
られている。
Ｘ１と２つのキャパシタＣ１，Ｃ２の共振により正弦波
が発振され、この正弦波がＣＭＯＳインバータ１で増幅
され、続いてインバータ２で波形整形されて出力ＯＵＴ
が得られる。このように、水晶振動子とＣＭＯＳインバ
ータとを用いた水晶発振回路は、周囲温度や電源電圧の
変化に対して周波数安定度の高い発振器として広く用い
られている。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た発振回路では、ＣＭＯＳインバータ１の出力側ノード
ｎ２が外部入出力端子Ｔ２に接続されているため、外部
からのノイズが侵入し、出力ノードに不要なパルスが発
生するという問題があった。
た発振回路では、ＣＭＯＳインバータ１の出力側ノード
ｎ２が外部入出力端子Ｔ２に接続されているため、外部
からのノイズが侵入し、出力ノードに不要なパルスが発
生するという問題があった。
【０００６】また、発振回路の発振波形、すなわちノー
ドｎ１およびｎ２の波形は正弦波となるために、その正
弦波が入力される電圧増幅用ＣＭＯＳインバータ１に
は、論理しきい値付近で大きな貫通電流が流れ、低消費
電力で動作させる場合に大きな問題となっていた。同様
に、安定抵抗素子Ｒ２や水晶振動子Ｘ１の損失抵抗によ
りノードｎ１の正弦波の振幅がフルスイングしないため
に、電圧増幅用ＣＭＯＳインバータ１には動作中常に貫
通電流が流れ続け、低消費電力で動作させる場合に大き
な問題となっていた。
ドｎ１およびｎ２の波形は正弦波となるために、その正
弦波が入力される電圧増幅用ＣＭＯＳインバータ１に
は、論理しきい値付近で大きな貫通電流が流れ、低消費
電力で動作させる場合に大きな問題となっていた。同様
に、安定抵抗素子Ｒ２や水晶振動子Ｘ１の損失抵抗によ
りノードｎ１の正弦波の振幅がフルスイングしないため
に、電圧増幅用ＣＭＯＳインバータ１には動作中常に貫
通電流が流れ続け、低消費電力で動作させる場合に大き
な問題となっていた。
【０００７】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、外部からのノイズの影響を防止
でき、また貫通電流を低減でき、低消費電力化を図れる
水晶発振回路を提供することにある。
のであり、その目的は、外部からのノイズの影響を防止
でき、また貫通電流を低減でき、低消費電力化を図れる
水晶発振回路を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明の水晶発振回路は、水晶振動子と、入力端お
よび出力端に対し上記水晶振動子が並列に接続され、入
力端に現れたレベルに応じて、出力端を第１の電源電位
または第１の電源電位より低い第２の電源電位に接続す
る少なくとも２つのトランジスタからなるインバータ回
路と、２つの電流入出力端を有し、一の電流入出力端が
上記インバータ回路の第１の電源電位との接続側に接続
され、他の電流入出力端が当該発振回路の出力端に接続
され、上記インバータ回路の出力端を高電圧に充電する
際に、上記一の電流入出力端に電流が流れるとともに、
当該一の電流入出力端に流れる電流を他の電流入出力端
に転送して、当該発振回路の出力端レベルを第１の電源
電位レベルに遷移させる第１のカレントミラー回路と、
２つの電流入出力端を有し、一の電流入出力端が上記イ
ンバータ回路の第２の電源電位との接続側に接続され、
他の電流入出力端が上記発振回路の出力端に接続され、
上記インバータ回路の出力端を低電圧に放電する際に、
上記一の電流入出力端に電流が流れるとともに、当該一
の電流入出力端に流れる電流を他の電流入出力端に転送
して、当該発振回路の出力端レベルを第２の電源電位レ
ベルに遷移させる第２のカレントミラー回路とを有す
る。
め、本発明の水晶発振回路は、水晶振動子と、入力端お
よび出力端に対し上記水晶振動子が並列に接続され、入
力端に現れたレベルに応じて、出力端を第１の電源電位
または第１の電源電位より低い第２の電源電位に接続す
る少なくとも２つのトランジスタからなるインバータ回
路と、２つの電流入出力端を有し、一の電流入出力端が
上記インバータ回路の第１の電源電位との接続側に接続
され、他の電流入出力端が当該発振回路の出力端に接続
され、上記インバータ回路の出力端を高電圧に充電する
際に、上記一の電流入出力端に電流が流れるとともに、
当該一の電流入出力端に流れる電流を他の電流入出力端
に転送して、当該発振回路の出力端レベルを第１の電源
電位レベルに遷移させる第１のカレントミラー回路と、
２つの電流入出力端を有し、一の電流入出力端が上記イ
ンバータ回路の第２の電源電位との接続側に接続され、
他の電流入出力端が上記発振回路の出力端に接続され、
上記インバータ回路の出力端を低電圧に放電する際に、
上記一の電流入出力端に電流が流れるとともに、当該一
の電流入出力端に流れる電流を他の電流入出力端に転送
して、当該発振回路の出力端レベルを第２の電源電位レ
ベルに遷移させる第２のカレントミラー回路とを有す
る。
【０００９】また、本発明の水晶発振回路は、水晶振動
子と、入力端および出力端に対し上記水晶振動子が並列
に接続され、入力端に現れたレベルに応じて、出力端を
第１の電源電位または第１の電源電位より低い第２の電
源電位に接続する少なくとも２つのトランジスタからな
るインバータ回路と、 ２つの電流入出力端を有し、一
の電流入出力端が上記インバータ回路の第１の電源電位
との接続側に接続され、他の電流入出力端が当該発振回
路の出力端に接続され、上記インバータ回路の出力端を
高電圧に充電する際に、上記一の電流入出力端に電流が
流れるとともに、当該一の電流入出力端に流れる電流を
他の電流入出力端に転送して、当該発振回路の出力端レ
ベルを第１の電源電位レベルに遷移させるカレントミラ
ー回路と、上記インバータ回路の出力端が第２の電源電
位に接続される場合の当該インバータ回路の入力端レベ
ルに応じて当該回路の出力端レベルを第２の電源電位レ
ベルに遷移させる回路とを有する。
子と、入力端および出力端に対し上記水晶振動子が並列
に接続され、入力端に現れたレベルに応じて、出力端を
第１の電源電位または第１の電源電位より低い第２の電
源電位に接続する少なくとも２つのトランジスタからな
るインバータ回路と、 ２つの電流入出力端を有し、一
の電流入出力端が上記インバータ回路の第１の電源電位
との接続側に接続され、他の電流入出力端が当該発振回
路の出力端に接続され、上記インバータ回路の出力端を
高電圧に充電する際に、上記一の電流入出力端に電流が
流れるとともに、当該一の電流入出力端に流れる電流を
他の電流入出力端に転送して、当該発振回路の出力端レ
ベルを第１の電源電位レベルに遷移させるカレントミラ
ー回路と、上記インバータ回路の出力端が第２の電源電
位に接続される場合の当該インバータ回路の入力端レベ
ルに応じて当該回路の出力端レベルを第２の電源電位レ
ベルに遷移させる回路とを有する。
【００１０】また、本発明の水晶発振回路は、第１の電
源電位と上記インバータ回路との間、および第２の電源
電位とインバータ回路との間の少なくとも一方に電源電
位を所定電圧だけ降圧させる降圧回路を有する。また、
上記降圧回路は、ダイオード接続されたＭＯＳトランジ
スタまたは抵抗素子により構成される。
源電位と上記インバータ回路との間、および第２の電源
電位とインバータ回路との間の少なくとも一方に電源電
位を所定電圧だけ降圧させる降圧回路を有する。また、
上記降圧回路は、ダイオード接続されたＭＯＳトランジ
スタまたは抵抗素子により構成される。
【００１１】
【作用】本発明の水晶発振回路によれば、水晶振動子お
よびインバータ回路により発振動作が行われる。このと
き、たとえばインバータ回路の入力レベルがローレベル
のときは、インバータ回路の出力端は第１の電源電位に
接続され、出力端レベルは第１の電源電位レベルの近傍
レベルに遷移する。このとき、第１のカレントミラー回
路に電流が流れ、第２のカレントミラー回路には電流が
流れない。その結果、水晶発振回路の出力端レベルは第
１の電源電位レベルに遷移する。これに対して、たとえ
ばインバータ回路の入力がハイレベルのときは、インバ
ータ回路の出力端は第２の電源電位に接続され、出力端
レベルは第２の電源電位レベルの近傍レベルに遷移す
る。このとき、第１のカレントミラー回路には電流は流
れず、第２のカレントミラー回路には電流が流れる。そ
の結果、水晶発振回路の出力端レベルは第２の電源電位
レベルに遷移する。このように、本水晶発振回路は、イ
ンバータ回路の出力端と当該水晶発振回路の出力端とが
直接接続されていないことから、チップ外部に設けられ
る水晶振動子等と接続される入出力端子からインバータ
回路の出力端に対して外部のノイズが侵入したとして
も、そのノイズは出力には現れず、不要なパルスの発生
が抑止される。
よびインバータ回路により発振動作が行われる。このと
き、たとえばインバータ回路の入力レベルがローレベル
のときは、インバータ回路の出力端は第１の電源電位に
接続され、出力端レベルは第１の電源電位レベルの近傍
レベルに遷移する。このとき、第１のカレントミラー回
路に電流が流れ、第２のカレントミラー回路には電流が
流れない。その結果、水晶発振回路の出力端レベルは第
１の電源電位レベルに遷移する。これに対して、たとえ
ばインバータ回路の入力がハイレベルのときは、インバ
ータ回路の出力端は第２の電源電位に接続され、出力端
レベルは第２の電源電位レベルの近傍レベルに遷移す
る。このとき、第１のカレントミラー回路には電流は流
れず、第２のカレントミラー回路には電流が流れる。そ
の結果、水晶発振回路の出力端レベルは第２の電源電位
レベルに遷移する。このように、本水晶発振回路は、イ
ンバータ回路の出力端と当該水晶発振回路の出力端とが
直接接続されていないことから、チップ外部に設けられ
る水晶振動子等と接続される入出力端子からインバータ
回路の出力端に対して外部のノイズが侵入したとして
も、そのノイズは出力には現れず、不要なパルスの発生
が抑止される。
【００１２】また、本発明の水晶発振回路によれば、水
晶振動子およびインバータ回路により発振動作が行われ
る。このとき、たとえばインバータ回路の入力レベルが
ローレベルのときは、インバータ回路の出力端は第１の
電源電位に接続され、出力端レベルは第１の電源電位レ
ベルの近傍レベルに遷移する。このとき、カレントミラ
ー回路に電流が流れ、出力端レベルを第２の電源電位に
遷移させる回路は非作動状態にある。その結果、水晶発
振回路の出力端レベルは第１の電源電位レベルに遷移す
る。これに対して、たとえばインバータ回路の入力がハ
イレベルのときは、インバータ回路の出力端は第２の電
源電位に接続され、出力端レベルは第２の電源電位レベ
ルの近傍レベルに遷移する。このとき、第１のカレント
ミラー回路には電流は流れず、出力端レベルを第２の電
源電位に遷移させる回路は作動状態となる。その結果、
水晶発振回路の出力端レベルは第２の電源電位レベルに
遷移する。
晶振動子およびインバータ回路により発振動作が行われ
る。このとき、たとえばインバータ回路の入力レベルが
ローレベルのときは、インバータ回路の出力端は第１の
電源電位に接続され、出力端レベルは第１の電源電位レ
ベルの近傍レベルに遷移する。このとき、カレントミラ
ー回路に電流が流れ、出力端レベルを第２の電源電位に
遷移させる回路は非作動状態にある。その結果、水晶発
振回路の出力端レベルは第１の電源電位レベルに遷移す
る。これに対して、たとえばインバータ回路の入力がハ
イレベルのときは、インバータ回路の出力端は第２の電
源電位に接続され、出力端レベルは第２の電源電位レベ
ルの近傍レベルに遷移する。このとき、第１のカレント
ミラー回路には電流は流れず、出力端レベルを第２の電
源電位に遷移させる回路は作動状態となる。その結果、
水晶発振回路の出力端レベルは第２の電源電位レベルに
遷移する。
【００１３】また、本発明の水晶発振回路によれば、降
圧回路により降圧された電圧で発振動作が行われる。そ
の結果、発振された正弦波によるインバータ回路の貫通
電流が低減される。
圧回路により降圧された電圧で発振動作が行われる。そ
の結果、発振された正弦波によるインバータ回路の貫通
電流が低減される。
【００１４】
【実施例】図１は、本発明に係る水晶発振回路の第１の
実施例を示す回路図であって、従来例を示す図８と同一
構成部分は同一符号をもって表す。すなわち、ＶCCは電
源電圧、Ｘ１は水晶振動子、Ｃ１，Ｃ２はキャパシタ、
Ｒ１は帰還抵抗素子、Ｒ２は安定抵抗素子、Ｔ１，Ｔ２
は入出力端子、ｎ１〜ｎ５はノード、１は電圧増幅用Ｃ
ＭＯＳインバータ、２は出力用ＣＭＯＳインバータ、３
は第１のカレントミラー回路、４は第２のカレントミラ
ー回路をそれぞれ示している。
実施例を示す回路図であって、従来例を示す図８と同一
構成部分は同一符号をもって表す。すなわち、ＶCCは電
源電圧、Ｘ１は水晶振動子、Ｃ１，Ｃ２はキャパシタ、
Ｒ１は帰還抵抗素子、Ｒ２は安定抵抗素子、Ｔ１，Ｔ２
は入出力端子、ｎ１〜ｎ５はノード、１は電圧増幅用Ｃ
ＭＯＳインバータ、２は出力用ＣＭＯＳインバータ、３
は第１のカレントミラー回路、４は第２のカレントミラ
ー回路をそれぞれ示している。
【００１５】電圧増幅用ＣＭＯＳインバータ１は、ＰＭ
ＯＳトランジスタ１１およびＮＭＯＳトランジスタ１２
のゲート同士、並びにドレイン同士が接続され、ＰＭＯ
Ｓトランジスタ１１およびＮＭＯＳトランジスタ１２の
ゲート同士の接続点によりノードｎ１が構成され、ドレ
イン同士の接続点によりノードｎ２が構成されている。
また、ＰＭＯＳトランジスタ１１のソース（ノードｎ
３）が第１のカレントミラー回路３の一方の電流入出力
端に接続され、ＮＭＯＳトランジスタ１２のソース（ノ
ードｎ４）が第２のカレントミラー回路４の一方の電流
入出力端に接続されている。
ＯＳトランジスタ１１およびＮＭＯＳトランジスタ１２
のゲート同士、並びにドレイン同士が接続され、ＰＭＯ
Ｓトランジスタ１１およびＮＭＯＳトランジスタ１２の
ゲート同士の接続点によりノードｎ１が構成され、ドレ
イン同士の接続点によりノードｎ２が構成されている。
また、ＰＭＯＳトランジスタ１１のソース（ノードｎ
３）が第１のカレントミラー回路３の一方の電流入出力
端に接続され、ＮＭＯＳトランジスタ１２のソース（ノ
ードｎ４）が第２のカレントミラー回路４の一方の電流
入出力端に接続されている。
【００１６】ノードｎ１は帰還抵抗素子Ｒ１の一端およ
び入出力端子Ｔ１にそれぞれ接続され、ノードｎ２は帰
還抵抗素子Ｒ１の他端および入出力端子Ｔ２にそれぞれ
接続されている。そして、入出力端子Ｔ１が、チップ外
部に設けられた水晶振動子Ｘ１の他端およびキャパシタ
Ｃ１の一方の電極にそれぞれ接続され、入出力端子Ｔ２
が安定抵抗素子Ｒ２の一端にそれぞれ接続され、安定抵
抗素子Ｒ２の他端が水晶振動子Ｘ１の一端およびキャパ
シタＣ２の一方の電極にそれぞれ接続されている。そし
て、キャパシタＣ１およびＣ２の他方の電極は接地され
ている。電圧増幅用ＣＭＯＳインバータ１は、このよう
に接続された水晶振動子Ｘ１と２つのキャパシタＣ１、
Ｃ２の共振により発振された正弦波に対する増幅および
レベル反転作用を行う。
び入出力端子Ｔ１にそれぞれ接続され、ノードｎ２は帰
還抵抗素子Ｒ１の他端および入出力端子Ｔ２にそれぞれ
接続されている。そして、入出力端子Ｔ１が、チップ外
部に設けられた水晶振動子Ｘ１の他端およびキャパシタ
Ｃ１の一方の電極にそれぞれ接続され、入出力端子Ｔ２
が安定抵抗素子Ｒ２の一端にそれぞれ接続され、安定抵
抗素子Ｒ２の他端が水晶振動子Ｘ１の一端およびキャパ
シタＣ２の一方の電極にそれぞれ接続されている。そし
て、キャパシタＣ１およびＣ２の他方の電極は接地され
ている。電圧増幅用ＣＭＯＳインバータ１は、このよう
に接続された水晶振動子Ｘ１と２つのキャパシタＣ１、
Ｃ２の共振により発振された正弦波に対する増幅および
レベル反転作用を行う。
【００１７】出力用ＣＭＯＳインバータ２は、第１のカ
レントミラー回路３および第２のカレントミラー回路４
で増幅された電圧増幅用ＣＭＯＳインバータ１の出力信
号に対応する信号を反転増幅および波形整形した矩形状
出力ＯＵＴを得る。
レントミラー回路３および第２のカレントミラー回路４
で増幅された電圧増幅用ＣＭＯＳインバータ１の出力信
号に対応する信号を反転増幅および波形整形した矩形状
出力ＯＵＴを得る。
【００１８】第１のカレントミラー回路３は、ＰＭＯＳ
トランジスタ３１，３２からなり、両トランジスタ３
１，３２のソースが電源電圧ＶCCの供給ラインに接続さ
れ、ＰＭＯＳトランジスタ３１のドレインがＰＭＯＳト
ランジスタ３１および３２の各ゲートに接続されて構成
されている。ＰＭＯＳトランジスタ３１のドレインによ
り第１のカレントミラー回路３の一方の電流入出力端が
構成され、この一方の電流入出力端としてのドレインが
電圧増幅用ＣＭＯＳインバータ１のＰＭＯＳトランジス
タ１１のソースに接続されて、ノードｎ３が構成されて
いる。また、ＰＭＯＳトランジスタ３２のドレインによ
り他方の電流入出力端が構成され、この他方の電流入出
力端としてのドレインが出力用ＣＭＯＳインバータ２の
入力側ノードｎ５に接続されている。
トランジスタ３１，３２からなり、両トランジスタ３
１，３２のソースが電源電圧ＶCCの供給ラインに接続さ
れ、ＰＭＯＳトランジスタ３１のドレインがＰＭＯＳト
ランジスタ３１および３２の各ゲートに接続されて構成
されている。ＰＭＯＳトランジスタ３１のドレインによ
り第１のカレントミラー回路３の一方の電流入出力端が
構成され、この一方の電流入出力端としてのドレインが
電圧増幅用ＣＭＯＳインバータ１のＰＭＯＳトランジス
タ１１のソースに接続されて、ノードｎ３が構成されて
いる。また、ＰＭＯＳトランジスタ３２のドレインによ
り他方の電流入出力端が構成され、この他方の電流入出
力端としてのドレインが出力用ＣＭＯＳインバータ２の
入力側ノードｎ５に接続されている。
【００１９】さらに、第１のカレントミラー回路３を構
成するＰＭＯＳトランジスタ３１とＰＭＯＳトランジス
タ３２とがプロセスバラツキ等によってアンバランスに
なり、ＰＭＯＳトランジスタ３２を通してリーク電流が
流れるおそれがある。これを防ぐために、ＰＭＯＳトラ
ンジスタ３２のチャネル長（Ｌ長）は、ＰＭＯＳトラン
ジスタ３１のＬ長より大きく設定されている。本回路で
はノードｎ５の容量は小さいので、ＰＭＯＳトランジス
タ３２の電流駆動能力は小さくてもよく、Ｌ長をある程
度長くしても、ノードｎ５をフルスイングさせることが
できる。
成するＰＭＯＳトランジスタ３１とＰＭＯＳトランジス
タ３２とがプロセスバラツキ等によってアンバランスに
なり、ＰＭＯＳトランジスタ３２を通してリーク電流が
流れるおそれがある。これを防ぐために、ＰＭＯＳトラ
ンジスタ３２のチャネル長（Ｌ長）は、ＰＭＯＳトラン
ジスタ３１のＬ長より大きく設定されている。本回路で
はノードｎ５の容量は小さいので、ＰＭＯＳトランジス
タ３２の電流駆動能力は小さくてもよく、Ｌ長をある程
度長くしても、ノードｎ５をフルスイングさせることが
できる。
【００２０】第２のカレントミラー回路４は、ＮＭＯＳ
トランジスタ４１，４２からなり、両トランジスタ４
１，４２のソースが接地され、ＮＭＯＳトランジスタ４
１のドレインがＮＭＯＳトランジスタ４１および４２の
各ゲートに接続されて構成されている。ＮＭＯＳトラン
ジスタ４１のドレインにより第２のカレントミラー回路
４の一方の電流入出力端が構成され、この一方の電流入
出力端としてのドレインが電圧増幅用ＣＭＯＳインバー
タ１のＮＭＯＳトランジスタ１２のソースに接続され
て、ノードｎ４が構成されている。また、ＮＭＯＳトラ
ンジスタ４２のドレインにより他方の電流入出力端が構
成され、この他方の電流入出力端としてのドレインが出
力用ＣＭＯＳインバータ２の入力側ノードｎ５に接続さ
れている。
トランジスタ４１，４２からなり、両トランジスタ４
１，４２のソースが接地され、ＮＭＯＳトランジスタ４
１のドレインがＮＭＯＳトランジスタ４１および４２の
各ゲートに接続されて構成されている。ＮＭＯＳトラン
ジスタ４１のドレインにより第２のカレントミラー回路
４の一方の電流入出力端が構成され、この一方の電流入
出力端としてのドレインが電圧増幅用ＣＭＯＳインバー
タ１のＮＭＯＳトランジスタ１２のソースに接続され
て、ノードｎ４が構成されている。また、ＮＭＯＳトラ
ンジスタ４２のドレインにより他方の電流入出力端が構
成され、この他方の電流入出力端としてのドレインが出
力用ＣＭＯＳインバータ２の入力側ノードｎ５に接続さ
れている。
【００２１】さらに、第２のカレントミラー回路４を構
成するＮＭＯＳトランジスタ４１とＮＭＯＳトランジス
タ４２とがプロセスバラツキ等によってアンバランスに
なり、ＮＭＯＳトランジスタ４２を通してリーク電流が
流れるおそれがある。これを防ぐために、上述した第１
のカレントミラー回路３の場合と同様に、ＮＭＯＳトラ
ンジスタ４２のチャネル長（Ｌ長）は、ＮＭＯＳトラン
ジスタ４１のＬ長より大きく設定されている。本場合
も、ノードｎ５の容量は小さいので、ＮＭＯＳトランジ
スタ４２の電流駆動能力は小さくてもよく、Ｌ長をある
程度長くしても、ノードｎ５をフルスイングさせること
ができる。
成するＮＭＯＳトランジスタ４１とＮＭＯＳトランジス
タ４２とがプロセスバラツキ等によってアンバランスに
なり、ＮＭＯＳトランジスタ４２を通してリーク電流が
流れるおそれがある。これを防ぐために、上述した第１
のカレントミラー回路３の場合と同様に、ＮＭＯＳトラ
ンジスタ４２のチャネル長（Ｌ長）は、ＮＭＯＳトラン
ジスタ４１のＬ長より大きく設定されている。本場合
も、ノードｎ５の容量は小さいので、ＮＭＯＳトランジ
スタ４２の電流駆動能力は小さくてもよく、Ｌ長をある
程度長くしても、ノードｎ５をフルスイングさせること
ができる。
【００２２】このような構成においては、電圧増幅用Ｃ
ＭＯＳインバータ１のＰＭＯＳトランジスタ１１および
ＮＭＯＳトランジスタ１２の各ソースに、ダイオード接
続した第１および第２のカレントミラー回路３，４のお
けるＰＭＯＳトランジスタ３１、ＮＭＯＳトランジスタ
４１を直列に接続している。これにより、ノードｎ３、
ｎ４の電位は、それぞれＶCC−Ｖthp （Ｖthp はＰＭＯ
Ｓトランジスタのしきい値）、Ｖthn （Ｖthn はＮＭＯ
Ｓトランジスタのしきい値）となる。したがって、本実
施例における電圧増幅用ＣＭＯＳインバータ１の動作範
囲はΔＶ＝ＶCC−Ｖthp −Ｖthn となり、たとえば、Ｐ
ＭＯＳトランジスタ１１およびＮＭＯＳトランジスタ１
２の基板バイアス効果による増加分を含むしきい値をそ
れぞれＶthnB、ＶthpBとした場合に、ΔＶ≦ＶthnB＋Ｖ
thpBなる関係が満足されるとすれば、正弦波の劣化波形
による電圧増幅用ＣＭＯＳインバータ１における貫通電
流が大きく低減される。
ＭＯＳインバータ１のＰＭＯＳトランジスタ１１および
ＮＭＯＳトランジスタ１２の各ソースに、ダイオード接
続した第１および第２のカレントミラー回路３，４のお
けるＰＭＯＳトランジスタ３１、ＮＭＯＳトランジスタ
４１を直列に接続している。これにより、ノードｎ３、
ｎ４の電位は、それぞれＶCC−Ｖthp （Ｖthp はＰＭＯ
Ｓトランジスタのしきい値）、Ｖthn （Ｖthn はＮＭＯ
Ｓトランジスタのしきい値）となる。したがって、本実
施例における電圧増幅用ＣＭＯＳインバータ１の動作範
囲はΔＶ＝ＶCC−Ｖthp −Ｖthn となり、たとえば、Ｐ
ＭＯＳトランジスタ１１およびＮＭＯＳトランジスタ１
２の基板バイアス効果による増加分を含むしきい値をそ
れぞれＶthnB、ＶthpBとした場合に、ΔＶ≦ＶthnB＋Ｖ
thpBなる関係が満足されるとすれば、正弦波の劣化波形
による電圧増幅用ＣＭＯＳインバータ１における貫通電
流が大きく低減される。
【００２３】次に、上記構成による動作を、図２のタイ
ミングチャートに関連付けて説明する。電圧増幅用ＣＭ
ＯＳインバータ１の動作範囲はΔＶ＝ＶCC−Ｖthp −Ｖ
thn であり、このような状態で、水晶振動子Ｘ１と２つ
のキャパシタＣ１、Ｃ２の共振により正弦波が発振され
る。このとき、ノードｎ１には、図２（ａ）に示すよう
な正弦波が現れる。ここで、電圧増幅用ＣＭＯＳインバ
ータ１に入力される正弦波レベルが、いわゆるＮＭＯＳ
トランジスタ１２を導通させ得るレベル（ハイレベル）
で入力されると、ＮＭＯＳトランジスタ１２はオン状態
となり、ＰＭＯＳトランジスタ１１はオフ状態となる。
その結果、第２のカレントミラー回路４のＮＭＯＳトラ
ンジスタ４１、ＣＭＯＳインバータ１のＮＭＯＳトラン
ジスタ１２に電流が流れ、ノードｎ２が接地レベルよ
り、ＮＭＯＳトランジスタ４１のしきい値分シフトした
電圧（Ｖ thn ）に引き込まれる。このときのノードｎ２
における波形は、図２（ｂ）に示すように、完全な矩形
ではないが、振幅ＶCC−Ｖthp −Ｖthn で矩形に近い形
にとなっている。
ミングチャートに関連付けて説明する。電圧増幅用ＣＭ
ＯＳインバータ１の動作範囲はΔＶ＝ＶCC−Ｖthp −Ｖ
thn であり、このような状態で、水晶振動子Ｘ１と２つ
のキャパシタＣ１、Ｃ２の共振により正弦波が発振され
る。このとき、ノードｎ１には、図２（ａ）に示すよう
な正弦波が現れる。ここで、電圧増幅用ＣＭＯＳインバ
ータ１に入力される正弦波レベルが、いわゆるＮＭＯＳ
トランジスタ１２を導通させ得るレベル（ハイレベル）
で入力されると、ＮＭＯＳトランジスタ１２はオン状態
となり、ＰＭＯＳトランジスタ１１はオフ状態となる。
その結果、第２のカレントミラー回路４のＮＭＯＳトラ
ンジスタ４１、ＣＭＯＳインバータ１のＮＭＯＳトラン
ジスタ１２に電流が流れ、ノードｎ２が接地レベルよ
り、ＮＭＯＳトランジスタ４１のしきい値分シフトした
電圧（Ｖ thn ）に引き込まれる。このときのノードｎ２
における波形は、図２（ｂ）に示すように、完全な矩形
ではないが、振幅ＶCC−Ｖthp −Ｖthn で矩形に近い形
にとなっている。
【００２４】なおこの場合、ＣＭＯＳインバータ１のＰ
ＭＯＳトランジスタ１１がオフ状態となることから、第
１のカレントミラー回路３のＰＭＯＳトランジスタ３１
には電流が流れず、その結果、ＰＭＯＳトランジスタ３
２にも電流が流れない。
ＭＯＳトランジスタ１１がオフ状態となることから、第
１のカレントミラー回路３のＰＭＯＳトランジスタ３１
には電流が流れず、その結果、ＰＭＯＳトランジスタ３
２にも電流が流れない。
【００２５】このとき、カレントミラー回路４によって
ＮＭＯＳトランジスタ４１に流れた電流と同様の電流が
ＮＭＯＳトランジスタ４２にも流れる。これにより、ノ
ードｎ５は接地レベルに遷移する。そして、図２（ｃ）
に示すように、ノードｎ５における接地レベルが出力用
ＣＭＯＳインバータ２で反転され、波形整形されて矩形
状の信号ＯＵＴとして出力される。
ＮＭＯＳトランジスタ４１に流れた電流と同様の電流が
ＮＭＯＳトランジスタ４２にも流れる。これにより、ノ
ードｎ５は接地レベルに遷移する。そして、図２（ｃ）
に示すように、ノードｎ５における接地レベルが出力用
ＣＭＯＳインバータ２で反転され、波形整形されて矩形
状の信号ＯＵＴとして出力される。
【００２６】これに対して、電圧増幅用ＣＭＯＳインバ
ータ１に入力される正弦波レベルが、いわゆるＰＭＯＳ
トランジスタ１１を導通させ得るレベル（ローレベル）
で入力されると、ＰＭＯＳトランジスタ１１はオン状態
となり、ＮＭＯＳトランジスタ１２はオフ状態となる。
その結果、第１のカレントミラー回路３のＰＭＯＳトラ
ンジスタ３１、ＣＭＯＳインバータ１のＰＭＯＳトラン
ジスタ１１に電流が流れ、ノードｎ２がＶCC−Ｖthp に
充電される。この場合のノードｎ２における波形も、図
２（ｂ）に示すように、完全な矩形ではないが、振幅Δ
Ｖ＝ＶCC−Ｖthp −Ｖthn で矩形に近い形にとなってい
る。
ータ１に入力される正弦波レベルが、いわゆるＰＭＯＳ
トランジスタ１１を導通させ得るレベル（ローレベル）
で入力されると、ＰＭＯＳトランジスタ１１はオン状態
となり、ＮＭＯＳトランジスタ１２はオフ状態となる。
その結果、第１のカレントミラー回路３のＰＭＯＳトラ
ンジスタ３１、ＣＭＯＳインバータ１のＰＭＯＳトラン
ジスタ１１に電流が流れ、ノードｎ２がＶCC−Ｖthp に
充電される。この場合のノードｎ２における波形も、図
２（ｂ）に示すように、完全な矩形ではないが、振幅Δ
Ｖ＝ＶCC−Ｖthp −Ｖthn で矩形に近い形にとなってい
る。
【００２７】なおこの場合、ＣＭＯＳインバータ１のＮ
ＭＯＳトランジスタ１２がオフ状態となることから、第
２のカレントミラー回路４のＮＭＯＳトランジスタ４１
には電流が流れず、その結果、ＮＭＯＳトランジスタ４
２にも電流が流れない。
ＭＯＳトランジスタ１２がオフ状態となることから、第
２のカレントミラー回路４のＮＭＯＳトランジスタ４１
には電流が流れず、その結果、ＮＭＯＳトランジスタ４
２にも電流が流れない。
【００２８】このとき、第１のカレントミラー回路３に
おいて、ＰＭＯＳトランジスタ３１に流れた電流と同様
の電流がＰＭＯＳトランジスタ３２にも流れる。これに
より、ノードｎ５は電源電圧ＶCCに充電される。そし
て、図２（ｃ）に示すように、ノードｎ５におけるＶCC
レベルが出力用ＣＭＯＳインバータ２で反転され、波形
整形されて矩形状の信号ＯＵＴとして出力される。
おいて、ＰＭＯＳトランジスタ３１に流れた電流と同様
の電流がＰＭＯＳトランジスタ３２にも流れる。これに
より、ノードｎ５は電源電圧ＶCCに充電される。そし
て、図２（ｃ）に示すように、ノードｎ５におけるＶCC
レベルが出力用ＣＭＯＳインバータ２で反転され、波形
整形されて矩形状の信号ＯＵＴとして出力される。
【００２９】以上説明したように、本実施例によれば、
水晶振動子Ｘ１が並列に接続された電圧増幅器用ＣＭＯ
Ｓインバータ１の、第１の電源電位としての電源電圧Ｖ
CCとの接続側に第１のカレントミラー回路３を設けると
ともに、第２の電源電位としての接地との接続側に第２
のカレントミラー回路４を設け、ＣＭＯＳインバータ１
の出力端であるノードｎ２を高電圧をＶCC−Ｖthp に低
電圧をＶthn に充放電する際にＰＭＯＳトランジスタ３
１、ＮＭＯＳトランジスタ４１に流れる電流をＰＭＯＳ
トランジスタ３２、ＮＭＯＳトランジスタ４２にそれぞ
れ転送し、転送されたＰＭＯＳトランジスタ３２、ＮＭ
ＯＳトランジスタ４２によって、出力用インバータ２の
入力に接続されたノードｎ５を電源電圧ＶCCおよび接地
レベルに充放電するようにしたので、出力ノードｎ５が
電圧増幅用ＣＭＯＳインバータ１の出力ノードｎ２とは
直接接続されていないことから、たとえ入出力端子Ｔ２
からノードｎ２に対して外部のノイズが侵入したとして
も、そのノイズは出力には現れず、不要なパルスの発生
を抑えることができ、ノイズ耐性が向上する利点があ
る。また、電圧増幅用ＣＭＯＳインバータ１をＶthn 〜
ＶCC−Ｖthp の範囲で動作させることができることか
ら、正弦波の劣化した入力波形によるインバータの貫通
電流を低減でき、低消費電力化が可能である。
水晶振動子Ｘ１が並列に接続された電圧増幅器用ＣＭＯ
Ｓインバータ１の、第１の電源電位としての電源電圧Ｖ
CCとの接続側に第１のカレントミラー回路３を設けると
ともに、第２の電源電位としての接地との接続側に第２
のカレントミラー回路４を設け、ＣＭＯＳインバータ１
の出力端であるノードｎ２を高電圧をＶCC−Ｖthp に低
電圧をＶthn に充放電する際にＰＭＯＳトランジスタ３
１、ＮＭＯＳトランジスタ４１に流れる電流をＰＭＯＳ
トランジスタ３２、ＮＭＯＳトランジスタ４２にそれぞ
れ転送し、転送されたＰＭＯＳトランジスタ３２、ＮＭ
ＯＳトランジスタ４２によって、出力用インバータ２の
入力に接続されたノードｎ５を電源電圧ＶCCおよび接地
レベルに充放電するようにしたので、出力ノードｎ５が
電圧増幅用ＣＭＯＳインバータ１の出力ノードｎ２とは
直接接続されていないことから、たとえ入出力端子Ｔ２
からノードｎ２に対して外部のノイズが侵入したとして
も、そのノイズは出力には現れず、不要なパルスの発生
を抑えることができ、ノイズ耐性が向上する利点があ
る。また、電圧増幅用ＣＭＯＳインバータ１をＶthn 〜
ＶCC−Ｖthp の範囲で動作させることができることか
ら、正弦波の劣化した入力波形によるインバータの貫通
電流を低減でき、低消費電力化が可能である。
【００３０】図３は、本発明に係る水晶発振回路の第２
の実施例を示す回路図である。本実施例が上述した第１
の実施例と異なる点は、第１のカレントミラー回路３の
ＰＭＯＳトランジスタ３１のドレインと電圧増幅用ＣＭ
ＯＳインバータ１のＰＭＯＳトランジスタ１１のソース
（ノードｎ３）との間にダイオード接続されたＰＭＯＳ
トランジスタ５１からなる降圧回路５を設け、第２のカ
レントミラー回路４のＮＭＯＳトランジスタ４１のドレ
インと電圧増幅用ＣＭＯＳインバータ１のＮＭＯＳトラ
ンジスタ１２のソース（ノードｎ４）との間にダイオー
ド接続されたＮＭＯＳトランジスタ６１からなる降圧回
路６を設けたことにある。
の実施例を示す回路図である。本実施例が上述した第１
の実施例と異なる点は、第１のカレントミラー回路３の
ＰＭＯＳトランジスタ３１のドレインと電圧増幅用ＣＭ
ＯＳインバータ１のＰＭＯＳトランジスタ１１のソース
（ノードｎ３）との間にダイオード接続されたＰＭＯＳ
トランジスタ５１からなる降圧回路５を設け、第２のカ
レントミラー回路４のＮＭＯＳトランジスタ４１のドレ
インと電圧増幅用ＣＭＯＳインバータ１のＮＭＯＳトラ
ンジスタ１２のソース（ノードｎ４）との間にダイオー
ド接続されたＮＭＯＳトランジスタ６１からなる降圧回
路６を設けたことにある。
【００３１】このような構成にすることにより、電圧増
幅用ＣＭＯＳインバータ１の動作範囲を小さくでき、Ｃ
ＭＯＳインバータ１の貫通電流を抑制でき、極めて低消
費な発振回路を構成することができる。この構成は、電
源電圧が高い場合に効果的でり、そのレベルに応じて接
続段数を調整することにより、貫通電流を効果的に抑制
できる。なお、降圧回路５，６の構成素子としてはＭＯ
Ｓトランジスタに限定されるものではなく、たとえば抵
抗素子でも構成可能である。
幅用ＣＭＯＳインバータ１の動作範囲を小さくでき、Ｃ
ＭＯＳインバータ１の貫通電流を抑制でき、極めて低消
費な発振回路を構成することができる。この構成は、電
源電圧が高い場合に効果的でり、そのレベルに応じて接
続段数を調整することにより、貫通電流を効果的に抑制
できる。なお、降圧回路５，６の構成素子としてはＭＯ
Ｓトランジスタに限定されるものではなく、たとえば抵
抗素子でも構成可能である。
【００３２】図４は、本発明に係る水晶発振回路の第３
の実施例を示す回路図である。本実施例が上述した第１
の実施例と異なる点は、第１および第２のカレントミラ
ー回路３，４のノードｎ５に接続されたＰＭＯＳトラン
ジスタ３２、ＮＭＯＳトランジスタ４２のリーク電流を
低減するため、電源電圧ＶCCの供給ラインとＰＭＯＳト
ランジスタ４２のソースとの間にゲートが接地ラインに
接続された抵抗として機能するＰＭＯＳトランジスタ７
１からなるリーク電流防止回路７を設け、接地ラインと
ＮＭＯＳトランジスタ４２との間にゲートが電源電圧Ｖ
CCの供給ラインに接続された抵抗としてのＮＭＯＳトラ
ンジスタ８１からなるリーク電流防止回路８を設けたこ
とにある。
の実施例を示す回路図である。本実施例が上述した第１
の実施例と異なる点は、第１および第２のカレントミラ
ー回路３，４のノードｎ５に接続されたＰＭＯＳトラン
ジスタ３２、ＮＭＯＳトランジスタ４２のリーク電流を
低減するため、電源電圧ＶCCの供給ラインとＰＭＯＳト
ランジスタ４２のソースとの間にゲートが接地ラインに
接続された抵抗として機能するＰＭＯＳトランジスタ７
１からなるリーク電流防止回路７を設け、接地ラインと
ＮＭＯＳトランジスタ４２との間にゲートが電源電圧Ｖ
CCの供給ラインに接続された抵抗としてのＮＭＯＳトラ
ンジスタ８１からなるリーク電流防止回路８を設けたこ
とにある。
【００３３】この場合、比較的高い抵抗値が必要である
ことから、リーク電流防止回路７，８を構成するＰＭＯ
Ｓトランジスタ７１およびＮＭＯＳトランジスタ８１の
Ｌ長は大きな値に設定される。
ことから、リーク電流防止回路７，８を構成するＰＭＯ
Ｓトランジスタ７１およびＮＭＯＳトランジスタ８１の
Ｌ長は大きな値に設定される。
【００３４】本実施例によれば、上述した第１の実施例
の効果に加えて、リーク電流を低減でき、ひいてはさら
なる低消費電力化を図れる利点がある。
の効果に加えて、リーク電流を低減でき、ひいてはさら
なる低消費電力化を図れる利点がある。
【００３５】図５は、本発明に係る水晶発振回路の第４
の実施例を示す回路図である。本実施例が上述した第３
の実施例と異なる点は、リーク電流防止回路７、８のＰ
ＭＯＳトランジスタ７１およびＮＭＯＳトランジスタ８
１のゲートを接地ラインおよび電源電圧ＶCCの供給ライ
ンに接続する代わりに、電圧増幅用ＣＭＯＳインバータ
１の入力側ノードｎ１に接続し、各回路７、８のＰＭＯ
Ｓトランジスタ７１およびＮＭＯＳトランジスタ８１を
可変抵抗素子として機能させるように構成したことにあ
る。
の実施例を示す回路図である。本実施例が上述した第３
の実施例と異なる点は、リーク電流防止回路７、８のＰ
ＭＯＳトランジスタ７１およびＮＭＯＳトランジスタ８
１のゲートを接地ラインおよび電源電圧ＶCCの供給ライ
ンに接続する代わりに、電圧増幅用ＣＭＯＳインバータ
１の入力側ノードｎ１に接続し、各回路７、８のＰＭＯ
Ｓトランジスタ７１およびＮＭＯＳトランジスタ８１を
可変抵抗素子として機能させるように構成したことにあ
る。
【００３６】この場合、たとえば、ノードｎ１がローレ
ベルであると第１のカレントミラー回路３のＰＭＯＳト
ランジスタ３１に電流が流れ、これによりＰＭＯＳトラ
ンジスタ３２にも電流が流れる。このとき、リーク電流
防止回路７のＰＭＯＳトランジスタ７１はオン状態とな
り、リーク電流防止回路８のＮＭＯＳトランジスタ８１
はオフ状態となり、リーク電流を抑えつつノードｎ５は
速く充電される。一方、ノードｎ１がハイレベルとなっ
たとき、第２のカレントミラー回路４のＮＭＯＳトラン
ジスタ４１に電流が流れ、これによりＮＭＯＳトランジ
スタ４２にも電流が流れる。このとき、リーク電流防止
回路７のＰＭＯＳトランジスタ７１はオフ状態となり、
リーク電流防止回路８のＮＭＯＳトランジスタ８１はオ
ン状態となり、リーク電流を抑えつつノードｎ５は速く
放電される。
ベルであると第１のカレントミラー回路３のＰＭＯＳト
ランジスタ３１に電流が流れ、これによりＰＭＯＳトラ
ンジスタ３２にも電流が流れる。このとき、リーク電流
防止回路７のＰＭＯＳトランジスタ７１はオン状態とな
り、リーク電流防止回路８のＮＭＯＳトランジスタ８１
はオフ状態となり、リーク電流を抑えつつノードｎ５は
速く充電される。一方、ノードｎ１がハイレベルとなっ
たとき、第２のカレントミラー回路４のＮＭＯＳトラン
ジスタ４１に電流が流れ、これによりＮＭＯＳトランジ
スタ４２にも電流が流れる。このとき、リーク電流防止
回路７のＰＭＯＳトランジスタ７１はオフ状態となり、
リーク電流防止回路８のＮＭＯＳトランジスタ８１はオ
ン状態となり、リーク電流を抑えつつノードｎ５は速く
放電される。
【００３７】本実施例においても、上述した第３の実施
例の効果と同様の効果を得ることができる。
例の効果と同様の効果を得ることができる。
【００３８】図６は、本発明に係る水晶発振回路の第５
の実施例を示す回路図である。本実施例が上述した第１
の実施例と異なる点は、マルチ−しきい値タイプのトラ
ンジスタを使用したことにある。本実施例においては、
第１のカレントミラー回路３のＰＭＯＳトランジスタ３
１および第２のカレントミラー回路４のＮＭＯＳトラン
ジスタ４１にはしきい値Ｖthが小さいＭＯＳトランジス
タが適用され、ＣＭＯＳインバータ１のＰＭＯＳトラン
ジスタ１１およびＮＭＯＳトランジスタ１２、並びに第
１のカレントミラー回路３のＰＭＯＳトランジスタ３２
および第２のカレントミラー回路４のＮＭＯＳトランジ
スタ４２はしきい値Ｖthが大きいＭＯＳトランジスタが
適用される。
の実施例を示す回路図である。本実施例が上述した第１
の実施例と異なる点は、マルチ−しきい値タイプのトラ
ンジスタを使用したことにある。本実施例においては、
第１のカレントミラー回路３のＰＭＯＳトランジスタ３
１および第２のカレントミラー回路４のＮＭＯＳトラン
ジスタ４１にはしきい値Ｖthが小さいＭＯＳトランジス
タが適用され、ＣＭＯＳインバータ１のＰＭＯＳトラン
ジスタ１１およびＮＭＯＳトランジスタ１２、並びに第
１のカレントミラー回路３のＰＭＯＳトランジスタ３２
および第２のカレントミラー回路４のＮＭＯＳトランジ
スタ４２はしきい値Ｖthが大きいＭＯＳトランジスタが
適用される。
【００３９】本実施例によれば、電圧増幅用ＣＭＯＳイ
ンバータ１のＰＭＯＳトランジスタ１１およびＮＭＯＳ
トランジスタ１２にはしきい値Ｖthが大きいトランジス
タが適用されていることから、ＣＭＯＳインバータ１で
の貫通電流を抑制する効果が高くなる。また、第１およ
び第２のカレントミラー回路３，４のＰＭＯＳトランジ
スタ３２およびＮＭＯＳトランジスタ４２にもしきい値
Ｖthが大きいトランジスタが適用されていることから、
Ｌ長のバラツキによるリーク電流の影響を抑えられる利
点がある。
ンバータ１のＰＭＯＳトランジスタ１１およびＮＭＯＳ
トランジスタ１２にはしきい値Ｖthが大きいトランジス
タが適用されていることから、ＣＭＯＳインバータ１で
の貫通電流を抑制する効果が高くなる。また、第１およ
び第２のカレントミラー回路３，４のＰＭＯＳトランジ
スタ３２およびＮＭＯＳトランジスタ４２にもしきい値
Ｖthが大きいトランジスタが適用されていることから、
Ｌ長のバラツキによるリーク電流の影響を抑えられる利
点がある。
【００４０】図７は、本発明に係る水晶発振回路の第６
の実施例を示す回路図である。本実施例が上述した第１
の実施例と異なる点は、第２のカレントミラー回路を設
けることなく、ノードｎ５と接地との間に接続されたＮ
ＭＯＳトランジスタ４２のゲートを電圧増幅用ＣＭＯＳ
インバータ１の入力側ノードｎ１に接続したことにあ
る。この場合、電圧増幅用ＣＭＯＳインバータ１のＮＭ
ＯＳトランジスタ１２のソースは直接接地ラインに接続
されている。
の実施例を示す回路図である。本実施例が上述した第１
の実施例と異なる点は、第２のカレントミラー回路を設
けることなく、ノードｎ５と接地との間に接続されたＮ
ＭＯＳトランジスタ４２のゲートを電圧増幅用ＣＭＯＳ
インバータ１の入力側ノードｎ１に接続したことにあ
る。この場合、電圧増幅用ＣＭＯＳインバータ１のＮＭ
ＯＳトランジスタ１２のソースは直接接地ラインに接続
されている。
【００４１】この場合も、ノードｎ１がハイレベルとな
ったとき、ＮＭＯＳトランジスタ４２がオン状態となり
ノードｎ５が放電される。
ったとき、ＮＭＯＳトランジスタ４２がオン状態となり
ノードｎ５が放電される。
【００４２】本実施例によれば、上述した第１の実施例
の効果に加えて、素子数の削減を図れる等の利点があ
る。
の効果に加えて、素子数の削減を図れる等の利点があ
る。
【００４３】
【発明の効果】以上説明したように、本発明の水晶発振
回路によれば、電圧増幅用インバータ回路の出力と発振
回路の出力端とが切り離され、直接接続されていないこ
とから、インバータ回路の出力端に侵入した外部ノイズ
による不要なパルスの発生を抑えられ、ノイズ耐性が向
上する利点がある。また、電圧増幅用インバータを降圧
させた電圧範囲で動作させることにより、正弦波の劣化
した入力波形によるインバータの貫通電流を低減でき、
低消費電力化が可能である。
回路によれば、電圧増幅用インバータ回路の出力と発振
回路の出力端とが切り離され、直接接続されていないこ
とから、インバータ回路の出力端に侵入した外部ノイズ
による不要なパルスの発生を抑えられ、ノイズ耐性が向
上する利点がある。また、電圧増幅用インバータを降圧
させた電圧範囲で動作させることにより、正弦波の劣化
した入力波形によるインバータの貫通電流を低減でき、
低消費電力化が可能である。
【図１】本発明に係る水晶発振回路の第１の実施例を示
す回路図である。
す回路図である。
【図２】図１の回路における各ノードの波形を示す図で
ある。
ある。
【図３】本発明に係る水晶発振回路は第２の実施例を示
す回路図である。
す回路図である。
【図４】本発明に係る水晶発振回路は第３の実施例を示
す回路図である。
す回路図である。
【図５】本発明に係る水晶発振回路は第４の実施例を示
す回路図である。
す回路図である。
【図６】本発明に係る水晶発振回路の第５の実施例を示
す回路図である。
す回路図である。
【図７】本発明に係る水晶発振回路の第６の実施例を示
す回路図である。
す回路図である。
【図８】従来の一般的な水晶発振回路を示す回路図であ
る。
る。
ＶCC…電源電圧 Ｘ１…水晶振動子 Ｃ１，Ｃ２…キャパシタ Ｒ１…帰還抵抗素子 Ｒ２…安定抵抗素子 Ｔ１，Ｔ２…入出力端子 １…電圧増幅用ＣＭＯＳインバータ ２…出力用ＣＭＯＳインバータ ３…第１のカレントミラー回路 ４…第２のカレントミラー回路 ５，６…降圧回路 ７，８…リーク電流防止回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03B 5/32 H03B 5/36
Claims (5)
- 【請求項１】 水晶振動子と、 入力端および出力端に対し上記水晶振動子が並列に接続
され、入力端に現れたレベルに応じて、出力端を第１の
電源電位または第１の電源電位より低い第２の電源電位
に接続する少なくとも２つのトランジスタからなるイン
バータ回路と、 ２つの電流入出力端を有し、一の電流入出力端が上記イ
ンバータ回路の第１の電源電位との接続側に接続され、
他の電流入出力端が当該発振回路の出力端に接続され、
上記インバータ回路の出力端を高電圧に充電する際に、
上記一の電流入出力端に電流が流れるとともに、当該一
の電流入出力端に流れる電流を他の電流入出力端に転送
して、当該発振回路の出力端レベルを第１の電源電位レ
ベルに遷移させる第１のカレントミラー回路と、 ２つの電流入出力端を有し、一の電流入出力端が上記イ
ンバータ回路の第２の電源電位との接続側に接続され、
他の電流入出力端が上記発振回路の出力端に接続され、
上記インバータ回路の出力端を低電圧に放電する際に、
上記一の電流入出力端に電流が流れるとともに、当該一
の電流入出力端に流れる電流を他の電流入出力端に転送
して、当該発振回路の出力端レベルを第２の電源電位レ
ベルに遷移させる第２のカレントミラー回路とを有する
水晶発振回路。 - 【請求項２】 水晶振動子と、 入力端および出力端に対し上記水晶振動子が並列に接続
され、入力端に現れたレベルに応じて、出力端を第１の
電源電位または第１の電源電位より低い第２の電源電位
に接続する少なくとも２つのトランジスタからなるイン
バータ回路と、 ２つの電流入出力端を有し、一の電流入出力端が上記イ
ンバータ回路の第１の電源電位との接続側に接続され、
他の電流入出力端が当該発振回路の出力端に接続され、
上記インバータ回路の出力端を高電圧に充電する際に、
上記一の電流入出力端に電流が流れるとともに、当該一
の電流入出力端に流れる電流を他の電流入出力端に転送
して、当該発振回路の出力端レベルを第１の電源電位レ
ベルに遷移させるカレントミラー回路と、 上記インバータ回路の出力端が第２の電源電位に接続さ
れる場合の当該インバータ回路の入力端レベルに応じて
当該回路の出力端レベルを第２の電源電位レベルに遷移
させる回路とを有する水晶発振回路。 - 【請求項３】 第１の電源電位と上記インバータ回路と
の間、および第２の電源電位とインバータ回路との間の
少なくとも一方に電源電位を所定電圧だけ降圧させる降
圧回路を有する請求項１または請求項２記載の水晶発振
回路。 - 【請求項４】 上記降圧回路は、ダイオード接続された
ＭＯＳトランジスタからなる請求項３記載の水晶発振回
路。 - 【請求項５】 上記降圧回路は、抵抗素子からなる請求
項３記載の水晶発振回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15005594A JP3270880B2 (ja) | 1994-06-30 | 1994-06-30 | 水晶発振回路 |
| US08/489,714 US5545941A (en) | 1994-06-30 | 1995-06-13 | Crystal oscillator circuit |
| KR1019950016944A KR960003087A (ko) | 1994-06-30 | 1995-06-22 | 수정발진회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15005594A JP3270880B2 (ja) | 1994-06-30 | 1994-06-30 | 水晶発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0818340A JPH0818340A (ja) | 1996-01-19 |
| JP3270880B2 true JP3270880B2 (ja) | 2002-04-02 |
Family
ID=15488526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15005594A Expired - Fee Related JP3270880B2 (ja) | 1994-06-30 | 1994-06-30 | 水晶発振回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5545941A (ja) |
| JP (1) | JP3270880B2 (ja) |
| KR (1) | KR960003087A (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3383652B2 (ja) * | 2001-06-19 | 2003-03-04 | 沖電気工業株式会社 | 増幅回路および発振回路 |
| JP3937781B2 (ja) * | 2001-09-26 | 2007-06-27 | ヤマハ株式会社 | 水晶発振回路 |
| EP1638202A1 (en) * | 2004-09-21 | 2006-03-22 | Dialog Semiconductor GmbH | Oscillator with controlled current source |
| TWI243534B (en) * | 2004-12-17 | 2005-11-11 | Syntronix Corp | Low power oscillator and method for generating an oscillating signal |
| US7965805B2 (en) * | 2007-09-21 | 2011-06-21 | Qualcomm Incorporated | Signal generator with signal tracking |
| US8446976B2 (en) * | 2007-09-21 | 2013-05-21 | Qualcomm Incorporated | Signal generator with adjustable phase |
| US8385474B2 (en) * | 2007-09-21 | 2013-02-26 | Qualcomm Incorporated | Signal generator with adjustable frequency |
| WO2009038589A1 (en) * | 2007-09-21 | 2009-03-26 | Qualcomm Incorporated | Signal generator with signal tracking |
| JP2009111722A (ja) * | 2007-10-30 | 2009-05-21 | Panasonic Corp | 発振制御装置及び発振器 |
| JP6385208B2 (ja) * | 2014-09-03 | 2018-09-05 | エイブリック株式会社 | 水晶発振回路及び電子時計 |
| US9991879B2 (en) * | 2015-11-23 | 2018-06-05 | Mediatek Inc. | Apparatus for detecting variation in transistor threshold voltage |
| US20170257066A1 (en) * | 2016-03-02 | 2017-09-07 | Qualcomm Incorporated | Systems and methods for compensating for variation in an amplitude-regulated oscillator |
| EP3499719B1 (en) * | 2017-12-13 | 2021-07-21 | ams AG | Oscillator circuit arrangement |
| US10819351B1 (en) * | 2019-05-28 | 2020-10-27 | Texas Instruments Incorporated | Gate driver circuit with a closed loop overdrive generator |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5221754A (en) * | 1975-08-12 | 1977-02-18 | Mitsubishi Electric Corp | Oscillation circuit |
| JPS533764A (en) * | 1976-07-01 | 1978-01-13 | Seiko Instr & Electronics Ltd | Low power consumption oscillating circuit |
| JPS54151357A (en) * | 1978-05-19 | 1979-11-28 | Seiko Instr & Electronics Ltd | Crystal oscillator for wrist watch |
| GB2040633B (en) * | 1979-01-22 | 1983-05-05 | Tokyo Shibaura Electric Co | Electrical oscillator circuit |
| JPS5597704A (en) * | 1979-01-22 | 1980-07-25 | Toshiba Corp | Oscillation circuit |
| JPS55104106A (en) * | 1979-02-05 | 1980-08-09 | Toshiba Corp | Oscillation control circuit |
| JPS55109003A (en) * | 1979-02-16 | 1980-08-21 | Citizen Watch Co Ltd | Oscillation circuit |
| US4459565A (en) * | 1980-06-09 | 1984-07-10 | Texas Instruments Incorporated | Low current electronic oscillator system |
| US4360789A (en) * | 1980-07-17 | 1982-11-23 | Hughes Aircraft Company | Very low current pierce oscillator |
| US4387349A (en) * | 1980-12-15 | 1983-06-07 | National Semiconductor Corporation | Low power CMOS crystal oscillator |
| US4710730A (en) * | 1987-03-20 | 1987-12-01 | Motorola, Inc. | Data clock oscillator having accurate duty cycle |
| US4845444A (en) * | 1988-03-07 | 1989-07-04 | Motorola, Inc. | Frequency doubling crystal oscillator via a current mirror |
| US4956618A (en) * | 1989-04-07 | 1990-09-11 | Vlsi Technology, Inc. | Start-up circuit for low power MOS crystal oscillator |
| US4965535A (en) * | 1989-06-30 | 1990-10-23 | National Semiconductor Corporation | Multiple speed oscillator |
| US5208558A (en) * | 1990-11-29 | 1993-05-04 | Kabushiki Kaisha Toshiba | Crystal oscillator having plural inverters disabled after start-up |
| US5142251A (en) * | 1991-10-03 | 1992-08-25 | National Semiconductor Corporation | Wide band selectable gain and operating frequency CMOS oscillator circuit |
| JPH05120457A (ja) * | 1991-10-29 | 1993-05-18 | Rohm Co Ltd | 発振回路を備えるｉｃ回路 |
-
1994
- 1994-06-30 JP JP15005594A patent/JP3270880B2/ja not_active Expired - Fee Related
-
1995
- 1995-06-13 US US08/489,714 patent/US5545941A/en not_active Expired - Fee Related
- 1995-06-22 KR KR1019950016944A patent/KR960003087A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0818340A (ja) | 1996-01-19 |
| KR960003087A (ko) | 1996-01-26 |
| US5545941A (en) | 1996-08-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6556094B2 (en) | Oscillator circuit and integrated circuit for oscillation | |
| JP3270880B2 (ja) | 水晶発振回路 | |
| US4617529A (en) | Ring oscillator with delay element and potential pulling circuit | |
| EP1284046B1 (en) | Oscillator circuit | |
| EP0361529B1 (en) | Voltage controlled oscillator | |
| CN105391419B (zh) | 石英振荡电路及电子钟表 | |
| US4383224A (en) | NMOS Crystal oscillator | |
| KR100618059B1 (ko) | 집적 오실레이터 | |
| JP3434774B2 (ja) | 水晶発振器 | |
| JPH0523085B2 (ja) | ||
| JP3134991B2 (ja) | ディレィ回路 | |
| JP3965034B2 (ja) | 水晶発振器 | |
| JPH0983344A (ja) | インバータ回路 | |
| JP2003110361A (ja) | 水晶発振回路 | |
| JP3259528B2 (ja) | 水晶発振回路 | |
| US4783620A (en) | Constant voltage circuit having an operation-stop function | |
| US6556092B1 (en) | Low consumption oscillator | |
| GB2136651A (en) | Improvements in or relating to oscillators | |
| JP3358379B2 (ja) | Ｃｍｏｓ圧電発振回路 | |
| JP2004023195A (ja) | 発振回路 | |
| JP3255581B2 (ja) | 発振回路 | |
| JPS6034847B2 (ja) | 水晶発振回路 | |
| WO1997025772A1 (en) | Single pin oscillator circuit | |
| JP3319901B2 (ja) | 圧電発振回路 | |
| JPS5812763B2 (ja) | ハツシンカイロ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |