JP3965034B2 - 水晶発振器 - Google Patents
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Description
【発明の属する技術分野】
本発明はインバータ増幅器を用いた水晶発振器を産業上の技術分野とし、特に矩形波状の出力レベルを制限した水晶発振器に関する。
【0002】
【従来の技術】
(発明の背景)水晶発振器は周波数及び時間の基準源として各種の電子機器に使用される。このようなものの一つに、C−MOSからなるインバータ増幅器を用いた水晶発振器があり、例えば携帯電話のPLL(PHASE LOOCKED LOOP)回路の基準信号源に使用される。
【0003】
(従来技術の一例)第2図は一従来例を説明する水晶発振器の回路図である。
水晶発振器は発振段1と緩衝段2からなり、これらはICチップに集積化してなる。発振段1は例えばATカットとした水晶振動子3と、その両端側に設けて基準電位(ここではアース電位)に接地した発振用コンデンサ4(ab)とで共振回路を形成する。そして、共振回路の共振周波数を、帰還抵抗5を有する発振用のインバータ増幅器(発振用インバータとする)6によって増幅してなる。発振用インバータ6は第1定電圧源Vd1で駆動する。但し、発振周波数は共振周波数に依存するが、水晶振動子3から見た等価直列容量(負荷容量)によって決定される。
【0004】
なお、インバータ増幅器は、第3図に示したようにP型とN型からなるMOS(METAL OXIDE SEMICOMDUCTOR)−FET(FILD EFFECT TRANSISTOR)を直列接続した所謂C(COMPLEMENTORY)−MOSからなる。この例では、P−MOSとN−MOSのドレインを接続し、P−MOSのソースを電源に、N−MOSのソースをアースに接続する。そして、ゲートを共通接続して入力側として、ドレインを出力側とする。
【0005】
このようなものでは、ゲートに入力(Vin)した周波数(振幅)の+側(正信号)、−側(負信号)の半波ごとにP−MOS及びN−MOSが増幅し、入力(非反転信号)に対して反転した出力(反転信号、Vout)とする。要するに、入出力間で位相が180度異なる正負信号からなる矩形波状の発振出力とする。通常では、発振出力の振幅レベルは電源電圧Vd1となる。
【0006】
緩衝段2は、帰還抵抗5を有する前述同様の第1インバータ増幅器(緩衝用第1インバータとする)7と第2インバータ増幅器(緩衝用第2インバータ8とする)からなる。これらは、第2定電圧源Vd2(但しVd2<Vd1)で駆動する。図中の符号9は、直流阻止のコンデンサである。
【0007】
緩衝用第1インバータ7は発振段1からの発振出力(周波数)の振幅を小さく制限する。すなわち、発振段1での発振出力のレベル(振幅)は大きいほど相対的に雑音が小さくなるので、第1定電圧源Vd1の電圧を大きくする。そして、セット回路側では発振出力のレベルが高いと、負荷に流れる電流も大きくなって省電力化を阻害するので、第2定電圧源Vd2(<Vd1)によって振幅を小さく制限する。要するに、発振出力を電源Vd2にクリップする。緩衝用第2インバータ8は発振段1と水晶発振器が搭載されて接続されるセット基板の回路(セット回路)とを電気的に遮蔽し、セット回路の発振段1に与える影響を小さくする。
【0008】
【発明が解決しようとする課題】
(従来技術の問題点)しかしながら、上記構成の水晶発振器では、緩衝段2に第2定電圧源Vd2を使用するので、IC化に際してのチップ面積を増加させて小型化を阻む。また、緩衝用第1インバータ7で発振出力を定電圧源Vd2にクリップさせるために帰還増幅するので、雑音を増加させて位相雑音特性の悪化要因となる問題があった。
【0009】
(発明の目的)本発明は、ICチップの小型化を促進して、位相雑音特性を良好にする水晶発振器を提供することを目的とする。
【0010】
【課題を解決するための手段】
本発明は、水晶振動子と発振用コンデンサからなる共振回路の共振周波数をC−MOSからなる発振用インバータ増幅器を用いて帰還増幅する発振段と、前記発振段の出力レベルを小さくする緩衝段からなる水晶発振器において、前記緩衝段は電源と基準電位との間に同一極性のMOSからなる第1と第2のFETを直列接続してなり、前記発振用インバータ増幅器の出力側からの反転信号を前記第1FETのゲートに直接に入力し、前記発振用インバータ増幅器の入力側からの非反転信号はCR時定数回路からなる遅延回路を経て前記第2FETのゲートに直接に入力し、前記第1と第2のFETの接続点から出力を得たことを基本的な解決手段とする。
【0011】
【作用】
本発明では、同一極性の第1と第2のFETを直列接続して各ゲートに発振段からの正負信号を入力して、第1と第2のFETの接続点から出力を得るので、第1FETのゲートとソース間のしきい値電圧によって接続点の出力はその分減少する。したがって、発振段の電源を共用できる。そして、従来のように帰還抵抗を有する反転増幅器を使用しないので、雑音発生源を排除する。以下、本発明の一実施例を説明する。
【0012】
【実施例】
第1図は本発明の一実施例を説明する水晶発振器の回路図である。なお、前従来例と同一部分には同番号を付与してその説明は簡略又は省略する。
水晶発振器は、水晶振動子3、発振用コンデンサ4(ab)及び発振用インバータ6を備えた前述の発振段1と本発明による緩衝段2とからなる。そして、ここでの緩衝段2は、いずれもN−MOSからなる第1と第2のFET11、12を直列接続してなる。
【0013】
すなわち、第1FET11のソースと第2FET12のドレインを接続し、第1FET11のドレインを電源Vd1に、第2FET12のソースをアース電位に接地する。そして、発振段1の発振用インバータ6の出力側からの信号(発振出力)を第1FET11のゲートに印加する。また、発振用インバータ6の入力側からの信号を遅延回路13を経て第2FET12のゲートに印加する。遅延回路13は抵抗14とコンデンサ15の所謂CRの時定数回路とする。
【0014】
このようなものでは、前述したように発振段1(発振用インバータ6)の出力は、正負信号からなる矩形波状とした、入力側の非反転信号に対して反転信号になる。そして、ここでは発振用インバータ6の出力側の反転信号を第1FET11のゲートに、同入力側の非反転信号を第2FET12のゲートに入力する。
【0015】
したがって、発振用インバータ6の出力側から反転信号の正信号が第1FET11のゲートに入力すると、同入力側からの非反転信号の負信号が第2FET12のゲートに入力する。これにより、第1FET11のゲートがオンとなり、第2FET12のゲートはオフとなる。したがって、第1FET11のドレイン・ソース間に電源Vd1から電流が流れ、第2FET12のドレイン・ソース間は非道通(遮断)となる。
【0016】
そして、第1FET11のゲート・ソース間には、ドレイン・ソース間に電流が流れ出すまでの所謂しきい値電圧VTが存在する。したがって、第1と第2のFETの接続点の出力は、電源電圧Vdからしきい値電圧VTを差し引いた電圧になる。
【0017】
また、発振用インバータ6の出力側から反転信号の負信号が第1FET11のゲートに入力すると、同入力側からの非反転信号の正信号が第2FET12のゲートに入力する。これにより、第1FET11のゲートがオフとなり、第2FET12のゲートはオンとなる。したがって、第1FET11のドレイン・ソース間は遮断となり、第2FET12のドレイン・ソース間が道通して、電源電圧Vd1からしきい値電圧VTを差し引いた電圧である出力Voからアース電位に電流が流れる。
【0018】
このようなことから、第1と第2のFETの接続点の出力は、発振段1の出力と同様の正負信号からなる矩形波状となるとともに、出力電圧としての振幅レベル(幅)は、電源電圧Vd1から第1FET11のしきい値電圧を差し引いた値になる。したがって、緩衝増幅器の電源Vd1を発振段1と共用しても、出力レベルを小さく制限できる。
【0019】
これにより、ICチップ内に発振段1用と緩衝段2用の二個の電源を形成する必要がないので、ICチップを小さくできる。また、従来のように帰還抵抗5を有するインバータ増幅器7を要しないので、雑音発生源を排除して位相雑音特性を改善できる。
【0020】
また、ここでは遅延回路15を設けて第2FET12のゲートに発振用インバータ6の入力側からの非反転信号を印加する。したがって、発振用インバータ6の出力側からの反転信号との時間差を解消して、位相の一致した正負信号からなる連続した矩形状の出力を得られる。
【0021】
【他の事項】
上記実施例では、緩衝段2はN-MOSを使用して直列接続したが、P-MOSを使用して直列接続してもよい。但し、この場合には前述の電源Vd1を−電位にする。要するに、P又はN型とした同一極性のMOSを使用して、これに応じた電源を設定すればよい。
【0022】
また、遅延回路13は抵抗14とコンデンサ15の時定数回路から形成したが、遅延線等から形成してもよい。但し、IC化に際しては時定数回路の方が有利である。そして、位相差が格別に問題にならない場合にはなくともよい。
【0023】
【発明の効果】
本発明は、水晶振動子と発振用コンデンサからなる共振回路の共振周波数をC−MOSからなる発振用インバータ増幅器を用いて帰還増幅する発振段と、前記発振段の出力レベルを小さくする緩衝段からなる水晶発振器において、前記緩衝段は電源と基準電位との間に同一極性のMOSからなる第1と第2のFETを直列接続してなり、前記発振用インバータ増幅器の出力側からの反転信号を前記第1FETのゲートに直接に入力し、前記発振用インバータ増幅器の入力側からの非反転信号はCR時定数回路からなる遅延回路を経て前記第2FETのゲートに直接に入力し、前記第1と第2のFETの接続点から出力を得たので、ICチップの小型化を促進して、位相雑音特性を良好にする水晶発振器を提供できる。
【図面の簡単な説明】
【図1】本発明の一実施例を説明する水晶発振器の回路図である。
【図2】従来例を説明する水晶発振器の回路図である。
【図3】従来例を説明するC-MOS・FETの回路図である。
【符号の説明】
1 発振段、2 緩衝段、3 水晶振動子、4 発振用コンデンサ、5 帰還抵抗、6 発振用インバータ、7、8 緩衝用インバータ、9 直流阻止のコンデンサ、11、12 FET.
Claims (1)
- 水晶振動子と発振用コンデンサからなる共振回路の共振周波数をC−MOSからなる発振用インバータ増幅器を用いて帰還増幅する発振段と、前記発振段の出力レベルを小さくする緩衝段からなる水晶発振器において、前記緩衝段は電源と基準電位との間に同一極性のMOSからなる第1と第2のFETを直列接続してなり、前記発振用インバータ増幅器の出力側からの反転信号を前記第1FETのゲートに直接に入力し、前記発振用インバータ増幅器の入力側からの非反転信号はCR時定数回路からなる遅延回路を経て前記第2FETのゲートに直接に入力し、前記第1と第2のFETの接続点から出力を得たことを特徴とする水晶発振器。
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