JP6846248B2

JP6846248B2 - 定電圧出力回路

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Publication number: JP6846248B2
Application number: JP2017059974A
Authority: JP
Inventors: 稔佐野
Original assignee: Ablic Inc
Current assignee: Ablic Inc
Priority date: 2017-03-24
Filing date: 2017-03-24
Publication date: 2021-03-24
Anticipated expiration: 2037-03-24
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Description

本発明は、定電圧出力回路に関するものである。

電子時計等で使用する低消費電力動作の水晶発振回路では、一般的に消費電流削減のため水晶発振回路を定電圧出力回路の出力電圧のもとで動作させている。この出力電圧の設定は、特許文献１にあるように水晶発振回路の動作開始電圧と定電圧出力電圧の差を一定になるように設定することで、消費電力の増加を招かず、安定的な水晶発振動作を実現している。このとき、定電圧出力回路の出力電圧は、ＰチャンネルＭＯＳ（以下ＰＭＯＳ略す）トランジスタとＮチャンネルＭＯＳ（以下ＮＭＯＳと略す）トランジスタのダイオード結線の電圧和で決まっている。

特開平６−５９７５６号公報

従来の定電圧出力回路を構成するバイアス電流制御回路では、製造プロセス変動によるトランジスタの閾値ばらつきの影響は受けないとされている。しかし、図４に示すようなバイアス電流制御回路では、バイアス電流制御回路内の抵抗素子のばらつきにより、バイアス電流値が変動する問題がある。バイアス電流値が製造プロセス変動で変わるため、結果として定電圧出力回路の出力電圧値がトランジスタ閾値以外の影響により変動することになる。そのため、回路設計時に抵抗素子のばらつきを見越して、定電圧出力回路を設計することとなるが、水晶発振回路の電源に用いる定電圧出力回路では、水晶発振回路の発振開始電圧値よりも、はるかに大きな定電圧値に設定する必要がある。なぜなら、抵抗素子ばらつきにより定電圧出力が変動したときも、水晶発振の発振開始電圧よりも常に高くないと、安定的な水晶発振が出来ないためである。

これでは、水晶発振回路での消費電力増加を招いてしまう。この課題に対して、抵抗素子のばらつきに応じて、抵抗素子をレーザトリミングにより合わせ込むことで水晶発振回路の発振開始電圧値に適した定電圧出力設定も可能である。ところが、レーザトリミングを用いた抵抗値の合わせ込みには、複数本の抵抗素子とトリミング用のフューズ素子を用意する必要がある。これでは、ＩＣチップの面積増大により製造単価がアップしてしまう。さらに、トリミング工程の追加により、製品検査時間が長くなり、結果として製品単価のコストアップとなる。

本発明は、上記課題を鑑みて、レーザトリミングを使うことなく、水晶発振回路に適した定電圧出力回路を提供する。

本発明の定電圧出力回路は、定電流回路と、バイアス電流制御回路と、定電圧回路を有し、前記定電圧回路の出力端子に接続された水晶発振回路に電源を供給する定電圧出力回路であって、前記定電流回路は、前記バイアス電流制御回路に接続され、前記バイアス電流制御回路は、前記定電圧回路に接続され、前記定電圧回路の出力電圧により、前記バイアス電流制御回路が負帰還制御されることを特徴とする。

本発明の定電圧出力回路によれば、定電圧出力回路の出力電圧ばらつきを低減することができるため、定電圧出力回路自身も含めて低消費電力である水晶発振回路を得る事ができる。

本発明の定電圧出力回路の構成の一例を示す回路図である。本発明の定電圧出力回路の構成の別の一例を示す回路図である。本発明のサンプルホールド信号生成回路から出力されるサンプルホールド信号のタイミングの一例である。従来の定電圧回路のバイアス電流制御回路の構成の一例を示す回路図である。

以下、図面に基づいて本発明の定電圧出力回路を説明する。

（第一の実施形態）
図１に本発明の定電圧出力回路の第一の実施形態を示す。本実施例の定電圧出力回路は、図１に示す様に定電流回路１０１と、バイアス電流制御回路１０２と、定電圧回路１０３を有する。定電流回路１０１はＮチャンネルデプレッショントランジスタＭＤ１とＰＭＯＳトランジスタＭＰ１で構成する。バイアス電流制御回路１０２はＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ１、ＭＮ５、ＭＲ１で構成する。定電圧回路１０３はＰＭＯＳトランジスタＭＰ３、ＭＰ４、ＭＰ５、ＭＰ６、ＭＰ７とＮＭＯＳトランジスタＭＮ２、ＭＮ３、ＭＮ４で構成する。定電圧回路１０３の出力ノードをＶＲＥＧノードとし、電源とＶＲＥＧノード間の電圧をＶＲＥＧノードの電圧とする。

定電流回路１０１の接続を説明する。トランジスタＭＰ１のソース端子をＧＮＤに接続する。トランジスタＭＰ１のゲート端子とドレイン端子をトランジスタＭＤ１のドレイン端子とトランジスタＭＰ２のゲート端子に接続する。トランジスタＭＤ１のゲート端子とソース端子をそれぞれ電源に接続する。

バイアス電流制御回路１０２の接続を説明する。トランジスタＭＰ２のソース端子をＧＮＤに接続する。トランジスタＭＰ２のドレイン端子をトランジスタＭＮ５のドレイン端子に接続する。トランジスタＭＮ５のゲート端子はＶＲＥＧノードに接続する。トランジスタＭＮ５のソース端子はトランジスタＭＮ１のゲート端子とトランジスタＭＲ１のドレイン端子と容量Ｃ２の一方の端子に接続する。トランジスタＭＲ１のゲート端子はＶＲＥＧノードに接続する。容量Ｃ２の他方の端子と、トランジスタＭＲ１、ＭＮ１のソース端子はそれぞれ電源に接続する。トランジスタＭＮ１のドレイン端子はトランジスタＭＰ３、ＭＰ４、ＭＰ５、ＭＰ６のゲート端子、トランジスタＭＰ３のドレイン端子と接続する。

定電圧回路１０３の接続を説明する。トランジスタＭＰ３、ＭＰ４、ＭＰ５のソース端子をそれぞれＧＮＤに接続する。トランジスタＭＰ４のドレイン端子をトランジスタＭＰ６、ＭＰ７のソース端子に接続する。トランジスタＭＰ６のドレイン端子をトランジスタＭＮ２のドレイン端子とトランジスタＭＮ４のゲート端子と容量Ｃ１の一方の端子に接続する。トランジスタＭＰ７のドレイン端子をトランジスタＭＮ２、ＭＮ３のゲート端子とトランジスタＭＮ３のドレイン端子に接続する。トランジスタＭＰ５のドレイン端子をトランジスタＭＮ６、ＭＰ７のゲート端子とトランジスタＭＮ６のドレイン端子に接続する。トランジスタＭＮ２，ＭＮ３、ＭＮ４のソース端子をそれぞれ電源に接続する。トランジスタＭＮ６のソース端子と、トランジスタＭＮ４のドレイン端子と、容量Ｃ１の他方の端子はＶＲＥＧノードに接続する。ここでトランジスタＭＰ６、ＭＰ７、ＭＮ２，ＭＮ３は差動増幅回路を形成する。

定電流回路１０１では、トランジスタＭＤ１を定電流源として電流を生成する。この定電流源の電流をトランジスタＭＰ１、ＭＰ２から成るＰＭＯＳトランジスタのカレントミラー回路で折り返し、抵抗領域で動作するＮＭＯＳトランジスタＭＲ１に流す。ここでトランジスタＭＮ５はトランジスタＭＲ１を線形抵抗領域で動作させるためのトランジスタである。トランジスタＭＮ５、ＭＲ１のゲート端子は、ＶＲＥＧノードに接続されているので、ＶＲＥＧノードの電圧値に応じて、抵抗領域で動作するトランジスタＭＲ１の抵抗値が変化する。一般的に抵抗領域で動作するトランジスタの抵抗値は以下の式で表される。

Ｒ＝１／（Ｋ＊（Ｖｇｓ−Ｖｔｈ）
Ｋ＝μＣｏｘ（Ｗ／Ｌ）
ここでμは半導体中の電子の移動度、ＣｏｘはＭＯＳトランジスタの単位面積当たりのゲート容量、Ｗはチャンネルの幅、Ｌはチャンネルの長さ、Ｖｔｈはトランジスタの閾値である。また、ここではＶｇｓはＶＲＥＧノードの電圧（電源とＶＲＥＧノード間の電圧）であり、抵抗ＲはＶＲＥＧノードの電圧の関数となっている。よって、ＶＲＥＧノードの電圧が高くなるとトランジスタＭＲ１の抵抗値は減少し、ＶＲＥＧノードの電圧が低くなるとトランジスタＭＲ１の抵抗値は増加する。また、トランジスタＭＲ１のドレイン端子には、トランジスタＭＮ１のゲート端子が接続されているので、バイアス電流制御回路では、トランジスタＭＮ１のゲート電圧はトランジスタＭＤ１で生成する電流とトランジスタＭＲ１の抵抗値の積により決まる。したがってトランジスタＭＮ１の電流値が決まる。

ここで、製造プロセス変動により、トランジスタＭＤ１で生成する電流が低下した場合を考える。ＶＲＥＧノードの電圧はトランジスタＭＰ３とＭＮ６のダイオード電圧の和となっている。バイアス電流が減少すると、ＶＲＥＧノードの電圧の絶対値は低くなる。一方、トランジスタＭＲ１の抵抗値は先の式にしたがってＶＲＥＧ電圧の絶対値が低くなると増加する。従って、トランジスタＭＤ１で生成する電流とトランジスタＭＲ１の抵抗値の積は一定となり、トランジスタＭＮ１のゲート電圧はトランジスタＭＤ１で生成する電流に依存しない。つまり、バイアス電流制御回路により、ＶＲＥＧノードの電圧は定電流源ＭＤ１の変動を受けないこととなる。また、製造プロセス変動により、トランジスタＭＤ１で生成する電流が増加した場合は、ＶＲＥＧ電圧及び、トランジスタＭＲ１の抵抗値の動作が上記と逆になるだけであり、トランジスタＭＮ１のゲート電圧を一定に保つように負帰還制御が機能する。
また本回路構成ではＶＲＥＧノードの電圧によりバイアス電流を負帰還制御するため、容量Ｃ２は位相補償用の容量として機能する。

（第二の実施形態）
図２に本発明の第二の実施形態を示す。本回路構成により、定電圧出力回路自身の消費電力を削減する。本実施形態では、サンプルホールド動作をさせるスイッチと、スイッチにサンプルホールド動作をさせる信号を生成するサンプルホールド信号生成回路と、保持回路とを設けた。図３に示すサンプルホールド信号を生成してスイッチに印加し、定電圧回路の動作を止めてイネーブル時の状態を保持することで消費電力を削減する。
第二の実施形態と第一の実施形態との構成の違いを説明する。図２に示す様に、定電流回路１０１とバイアス電流制御回路１０２は第一の実施形態と同一である。

定電圧回路１０３の構成の違いを説明する。トランジスタＭＰ４のゲート端子をトランジスタＭＰ８でＧＮＤへ接続し、トランジスタＭＮ７、ＭＰ１０を並列にしてトランジスタＭＰ３のゲート端子とドレイン端子へ接続する。トランジスタＭＰ５のゲート端子をトランジスタＭＰ９でＧＮＤへ接続し、トランジスタＭＮ８，ＭＰ１１を並列にしてトランジスタＭＰ３のゲート端子とドレイン端子へ接続する。トランジスタＭＮ４のゲート端子と容量Ｃ１の一方の端子と、トランジスタＭＰ６、ＭＮ２のドレイン端子との間を、トランジスタＭＰ１２、ＭＮ９を並列にして接続する。トランジスタＭＰ８，ＭＰ９，ＭＮ７，ＭＮ８、ＭＮ９は、図３に示すＳＰ波形からなるサンプルホールド信号をゲート端子に印加する。トランジスタＭＰ１０、ＭＰ１１、ＭＰ１２は、図３に示すＳＰＸ波形からなるサンプルホールド信号をゲート端子に印加する。

具体的なサンプルホールドの動作を説明する。図３に示すサンプルホールド信号がイネーブル時、ＳＰがハイレベル、ＳＰＸがローレベルとなる。この定電圧回路１０３でトランジスタＭＰ４はカレントミラー回路によって定電流回路を構成する。トランジスタＭＮ７、ＭＰ１０がオンし、トランジスタＭＰ８がオフする。トランジスタＭＰ４とＭＰ３によってカレントミラー回路が構成される。トランジスタＭＰ４には、トランジスタＭＰ３で定まる電流が流れる。

同様にトランジスタＭＰ５はカレントミラー回路によって定電流回路を構成する。トランジスタＭＮ８、ＭＰ１１がオンし、トランジスタＭＰ９がオフする。トランジスタＭＰ５とＭＰ３によってカレントミラー回路が構成される。トランジスタＭＰ５には、トランジスタＭＰ３で定まる電流が流れる。
トランジスタＭＮ９、ＭＰ１２がオンし、トランジスタＭＮ４のゲート端子と容量Ｃ１の一方の端子は、トランジスタＭＰ６，ＭＮ２のドレイン端子に接続される。

図３に示すサンプルホールド信号がホールド時、ＳＰがローレベル、ＳＰＸがハイレベルとなる。トランジスタＭＮ７、ＭＰ１０がオフし、ＭＰ８がオンする。トランジスタＭＰ４のゲート端子にトランジスタＭＰ８を介してオフ信号が印加され、トランジスタＭＰ４を流れる電流がストップする。

同様に、トランジスタＭＮ８、ＭＰ１１がオフし、ＭＰ９がオンする。トランジスタＭＰ５のゲート端子にトランジスタＭＰ９を介してオフ信号が印加され、トランジスタＭＰ５を流れる電流がストップする。これにより定電圧回路自体の消費電流を削減することが可能でとなる。また、トランジスタＭＮ９、ＭＰ１２がオフされ、トランジスタＭＮ４のゲート端子と差動増幅回路部とが切り離されるため、トランジスタＭＮ４のゲート端子は、オフされた差動増幅回路部の影響を受けない。トランジスタＭＮ４のゲート端子は位相補償用コンデンサＣ１によりサンプルホールド信号がイネーブル時の電圧に保持され、ＭＮ４にはイネーブル時と同じ大きさの電流が流れる。コンデンサＣ１はゲート端子電圧の保持回路として動作する。対象回路の負荷が大きく変わらない限り、ホールド時においても、イネーブル時と同様の定電圧出力を得ることができる。

前述した様に実施の形態２によれば、サンプルホールド動作をさせるスイッチが定電圧回路の動作を任意に止めてイネーブル時の状態を保持することで、定電圧出力回路自体の消費電力を低減し、かつ、出力電圧の変化を低減することができる。さらに、出力電圧の変化を低減できるので、出力電圧を、電力の供給対象である対象回路の停止電圧付近まで近づけることができ、対象回路の消費電力をさらに低減することができる。

また、ホールド時のトランジスタＭＮ４のゲート端子電圧の保持をする容量は位相補償用の容量Ｃ１により構成されている。定電圧出力回路に一般的に設けられている位相補償用コンデンサをそのまま用いることにより、部品点数を削減することができる。

１０１定電流回路
１０２バイアス電流制御回路
１０３定電圧回路
１０４水晶発振回路

Claims

定電流回路と、バイアス電流制御回路と、定電圧回路を有し、前記定電圧回路の出力端子に接続された水晶発振回路に電源を供給する定電圧出力回路であって、
前記定電流回路は、前記バイアス電流制御回路に接続され、
前記バイアス電流制御回路は、前記定電圧回路に接続され、
前記定電圧回路の出力電圧により、前記バイアス電流制御回路が負帰還制御されることを特徴とする定電圧出力回路。
前記定電流回路は、デプレッション型ＮＭＯＳトランジスタと、第１のＰＭＯＳトランジスタと、を有し、前記デプレッション型NMOSトランジスタのゲート端子とソース端子は電源に接続され、前記第１のPMOSトランジスタのゲート端子とドレイン端子は前記デプレッション型NMOSトランジスタのドレイン端子と第２のPMOSトランジスタのゲート端子に接続され、ソース端子はＧＮＤに接続され、
前記バイアス電流制御回路は、抵抗領域で動作するＮＭＯＳトランジスタと、前記第２のＰＭＯＳトランジスタと、第１のＮＭＯＳトランジスタと、第２のＮＭＯＳトランジスタと、第１の容量と、を有し、前記抵抗領域で動作するＮＭＯＳトランジスタのソース端子は電源に接続され、ゲート端子は前記出力端子に接続され、ドレイン端子は前記第１のＮＭＯＳトランジスタのソース端子と前記第２のＮＭＯＳトランジスタのゲート端子と前記第１の容量の第１端子に接続され、前記第１の容量の第２端子は電源に接続され、前記第１のＮＭＯＳトランジスタのゲート端子は前記出力端子に接続され、ドレイン端子は前記第２のＰＭＯＳトランジスタのドレイン端子に接続され、前記第２のＰＭＯＳトランジスタのゲート端子は前記第１のＰＭＯＳトランジスタのゲート端子とドレイン端子に接続され、ソース端子はＧＮＤに接続され、前記第２のＮＭＯＳトランジスタのソース端子は電源に接続され、ドレイン端子は前記定電圧回路に接続され、
前記定電圧回路は、第３から第７のＰＭＯＳトランジスタと、第３から第６のＮＭＯＳトランジスタと、第２の容量と、を有し、前記第３から第５のＰＭＯＳトランジスタのソース端子はＧＮＤに接続され、ゲート端子は前記バイアス電流制御回路の前記第２のＮＭＯＳトランジスタのドレイン端子に接続され、前記第３のＰＭＯＳトランジスタのドレイン端子は自身のゲート端子と前記第６のＰＭＯＳトランジスタのゲート端子に接続され、前記第４のＰＭＯＳトランジスタのドレイン端子は前記第６のＰＭＯＳトランジスタと前記第７のＰＭＯＳトランジスタのソース端子に接続され、前記第５のＰＭＯＳトランジスタのドレイン端子は前記第７のＰＭＯＳトランジスタのゲート端子と前記第３のＮＭＯＳトランジスタのドレイン端子とゲート端子に接続され、前記第６のＰＭＯＳトランジスタのドレイン端子は前記第２の容量の第１端子と前記第４のＮＭＯＳトランジスタのゲート端子に接続され、前記第３のＮＭＯＳトランジスタのソース端子と前記第４のＮＭＯＳトランジスタのドレイン端子と前記第２の容量の第２端子は前記出力端子に接続され、前記第４のＮＭＯＳトランジスタのソース端子は電源に接続される請求項１に記載の定電圧出力回路。
前記定電圧出力回路の定電圧回路の動作を任意に停止させる第１から第５のスイッチと、
出力電圧を保持する保持回路と、
前記スイッチを制御する制御信号生成回路と、を備え、
前記第４のＰＭＯＳトランジスタのゲート端子は、前記第１のスイッチを介してＧＮＤに接続され、前記第２のスイッチを介して前記第３のＰＭＯＳトランジスタのゲート端子に接続され、
前記第５のＰＭＯＳトランジスタのゲート端子は、前記第３のスイッチを介してＧＮＤに接続され、前記第４のスイッチを介して前記第３のＰＭＯＳトランジスタのゲート端子に接続され、
前記第４のＮＭＯＳトランジスタのゲート端子は、前記第５のスイッチを介して前記第６のＰＭＯＳトランジスタのドレイン端子に接続され、
前記定電圧回路の停止時に前記第２の容量が保持回路の動作をすることを特徴とする請求項２記載の定電圧出力回路。