JP6846248B2 - 定電圧出力回路 - Google Patents
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Description
図1に本発明の定電圧出力回路の第一の実施形態を示す。本実施例の定電圧出力回路は、図1に示す様に定電流回路101と、バイアス電流制御回路102と、定電圧回路103を有する。定電流回路101はNチャンネルデプレッショントランジスタMD1とPMOSトランジスタMP1で構成する。バイアス電流制御回路102はPMOSトランジスタMP2とNMOSトランジスタMN1、MN5、MR1で構成する。定電圧回路103はPMOSトランジスタMP3、MP4、MP5、MP6、MP7とNMOSトランジスタMN2、MN3、MN4で構成する。定電圧回路103の出力ノードをVREGノードとし、電源とVREGノード間の電圧をVREGノードの電圧とする。
K=μCox(W/L)
ここでμは半導体中の電子の移動度、CoxはMOSトランジスタの単位面積当たりのゲート容量、Wはチャンネルの幅、Lはチャンネルの長さ、Vthはトランジスタの閾値である。また、ここではVgsはVREGノードの電圧(電源とVREGノード間の電圧)であり、抵抗RはVREGノードの電圧の関数となっている。よって、VREGノードの電圧が高くなるとトランジスタMR1の抵抗値は減少し、VREGノードの電圧が低くなるとトランジスタMR1の抵抗値は増加する。また、トランジスタMR1のドレイン端子には、トランジスタMN1のゲート端子が接続されているので、バイアス電流制御回路では、トランジスタMN1のゲート電圧はトランジスタMD1で生成する電流とトランジスタMR1の抵抗値の積により決まる。したがってトランジスタMN1の電流値が決まる。
また本回路構成ではVREGノードの電圧によりバイアス電流を負帰還制御するため、容量C2は位相補償用の容量として機能する。
図2に本発明の第二の実施形態を示す。本回路構成により、定電圧出力回路自身の消費電力を削減する。本実施形態では、サンプルホールド動作をさせるスイッチと、スイッチにサンプルホールド動作をさせる信号を生成するサンプルホールド信号生成回路と、保持回路とを設けた。図3に示すサンプルホールド信号を生成してスイッチに印加し、定電圧回路の動作を止めてイネーブル時の状態を保持することで消費電力を削減する。
第二の実施形態と第一の実施形態との構成の違いを説明する。図2に示す様に、定電流回路101とバイアス電流制御回路102は第一の実施形態と同一である。
トランジスタMN9、MP12がオンし、トランジスタMN4のゲート端子と容量C1の一方の端子は、トランジスタMP6,MN2のドレイン端子に接続される。
102 バイアス電流制御回路
103 定電圧回路
104 水晶発振回路
Claims (3)
- 定電流回路と、バイアス電流制御回路と、定電圧回路を有し、前記定電圧回路の出力端子に接続された水晶発振回路に電源を供給する定電圧出力回路であって、
前記定電流回路は、前記バイアス電流制御回路に接続され、
前記バイアス電流制御回路は、前記定電圧回路に接続され、
前記定電圧回路の出力電圧により、前記バイアス電流制御回路が負帰還制御されることを特徴とする定電圧出力回路。
- 前記定電流回路は、デプレッション型NMOSトランジスタと、第1のPMOSトランジスタと、を有し、前記デプレッション型NMOSトランジスタのゲート端子とソース端子は電源に接続され、前記第1のPMOSトランジスタのゲート端子とドレイン端子は前記デプレッション型NMOSトランジスタのドレイン端子と第2のPMOSトランジスタのゲート端子に接続され、ソース端子はGNDに接続され、
前記バイアス電流制御回路は、抵抗領域で動作するNMOSトランジスタと、前記第2のPMOSトランジスタと、第1のNMOSトランジスタと、第2のNMOSトランジスタと、第1の容量と、を有し、前記抵抗領域で動作するNMOSトランジスタのソース端子は電源に接続され、ゲート端子は前記出力端子に接続され、ドレイン端子は前記第1のNMOSトランジスタのソース端子と前記第2のNMOSトランジスタのゲート端子と前記第1の容量の第1端子に接続され、前記第1の容量の第2端子は電源に接続され、前記第1のNMOSトランジスタのゲート端子は前記出力端子に接続され、ドレイン端子は前記第2のPMOSトランジスタのドレイン端子に接続され、前記第2のPMOSトランジスタのゲート端子は前記第1のPMOSトランジスタのゲート端子とドレイン端子に接続され、ソース端子はGNDに接続され、前記第2のNMOSトランジスタのソース端子は電源に接続され、ドレイン端子は前記定電圧回路に接続され、
前記定電圧回路は、第3から第7のPMOSトランジスタと、第3から第6のNMOSトランジスタと、第2の容量と、を有し、前記第3から第5のPMOSトランジスタのソース端子はGNDに接続され、ゲート端子は前記バイアス電流制御回路の前記第2のNMOSトランジスタのドレイン端子に接続され、前記第3のPMOSトランジスタのドレイン端子は自身のゲート端子と前記第6のPMOSトランジスタのゲート端子に接続され、前記第4のPMOSトランジスタのドレイン端子は前記第6のPMOSトランジスタと前記第7のPMOSトランジスタのソース端子に接続され、前記第5のPMOSトランジスタのドレイン端子は前記第7のPMOSトランジスタのゲート端子と前記第3のNMOSトランジスタのドレイン端子とゲート端子に接続され、前記第6のPMOSトランジスタのドレイン端子は前記第2の容量の第1端子と前記第4のNMOSトランジスタのゲート端子に接続され、前記第3のNMOSトランジスタのソース端子と前記第4のNMOSトランジスタのドレイン端子と前記第2の容量の第2端子は前記出力端子に接続され、前記第4のNMOSトランジスタのソース端子は電源に接続される請求項1に記載の定電圧出力回路。
- 前記定電圧出力回路の定電圧回路の動作を任意に停止させる第1から第5のスイッチと、
出力電圧を保持する保持回路と、
前記スイッチを制御する制御信号生成回路と、を備え、
前記第4のPMOSトランジスタのゲート端子は、前記第1のスイッチを介してGNDに接続され、前記第2のスイッチを介して前記第3のPMOSトランジスタのゲート端子に接続され、
前記第5のPMOSトランジスタのゲート端子は、前記第3のスイッチを介してGNDに接続され、前記第4のスイッチを介して前記第3のPMOSトランジスタのゲート端子に接続され、
前記第4のNMOSトランジスタのゲート端子は、前記第5のスイッチを介して前記第6のPMOSトランジスタのドレイン端子に接続され、
前記定電圧回路の停止時に前記第2の容量が保持回路の動作をすることを特徴とする請求項2記載の定電圧出力回路。
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