JP4878164B2 - 定電流回路 - Google Patents

Description

本発明は、定電流回路に関し、特に、基準電流がばらついた場合であっても、そのずれを補償する補償回路を備えて一定電流を出力する定電流回路に関する。

従来、例えば、アナログ回路等で必要とされる一定電流を供給する場合、カレントミラー回路が用いられる。

図３は従来のカレントミラー回路の一例を示す概略図である。

図３に示すように、カレントミラー回路１２は、ゲート端子とドレイン端子が接続されソース端子がグランドＧＮＤに接続されたＮＭＯＳトランジスタＭ１１と、ゲート端子がそのＮＭＯＳトランジスタＭ１１のゲート端子と共通に接続されソース端子がグランドＧＮＤに接続されたＮＭＯＳトランジスタＭ１２とで構成されている。また、ＮＭＯＳトランジスタＭ１１のドレイン端子は、基準電流生成回路１１により生成された基準電流Ｉ１１が入力されるカレントミラー回路１２の入力端子となっており、ＮＭＯＳトランジスタＭ１２のドレイン・ソース間には、基準電流Ｉ１１がミラーされた電流（以下、ミラー電流）Ｉ１２が流れる。

図４は図３に示す基準電流生成回路１１の一例を示す概略図である。

図４に示すように、基準電流生成回路１１は、例えば、抵抗Ｒと、演算増幅器２２と、ＮＭＯＳトランジスタＭ１５と、ＰＭＯＳトランジスタＭ１６、Ｍ１７とから構成さてれる。抵抗Ｒの一端は演算増幅器２２の−入力端子に接続され、他端はグランドＧＮＤに接続されている。演算増幅器２２の＋入力端子には、図示しないＢＧＲ（バンドギャップリファレンス）回路で生成された基準電圧Ｖｒｅｆが入力される。ＮＭＯＳトランジスタＭ１５のソース端子は抵抗Ｒの上記一端に、ゲート端子は上記演算増幅器２２の出力端子に接続され、そのドレイン端子はＰＭＯＳトランジスタＭ１６のドレイン端子に接続されている。ＰＭＯＳトランジスタＭ１６のゲート端子とドレイン端子は共通に接続され、ソース端子は電源電圧ＶＤＤに接続されている。ＰＭＯＳトランジスタＭ１７のソース端子は電源電圧ＶＤＤに接続され、ゲート端子はＰＭＯＳトランジスタＭ１６のゲート端子に接続されている。したがって、ＰＭＯＳトランジスタＭ１６、Ｍ１７とでカレントミラー回路が構成され、ＰＭＯＳトランジスタＭ１７のドレイン端子から基準電流Ｉｒｅｆが出力される。

ここで、基準電圧ＶｒｅｆはＢＧＲ回路で生成されるため、温度、電源電圧、プロセス等に依存しにくい一定電圧である。図４に示す構成においては、演算増幅器２２のゲインが十分高ければ、Ｖｒｅｆ＝Ｖｘを保証することができ、基準電流ＩｒｅｆはＶｘ／Ｒ(一定)となる。

図３において、ＮＭＯＳトランジスタＭ１１およびＮＭＯＳトランジスタＭ１２は飽和領域で動作しており、各々のトランジスタのドレイン・ソース間を流れる基準電流Ｉ１１およびミラー電流Ｉ１２は以下の式（１）と式（２）で表される。

ここで、Ｗ１１とＬ１１はＮＭＯＳトランジスタＭ１１のチャネル幅とチャネル長であり、Ｗ１２とＬ１２はＮＭＯＳトランジスタＭ１２のチャネル幅とチャネル長である。また、μ_ｎは移動度、Ｃｏｘは単位面積あたりのゲート容量、ＶｇｓとＶｔｈｎはＮＭＯＳトランジスタＭ１１、Ｍ１２のゲート・ソース間電圧と閾値である。式（１）および式（２）から、

の関係が成り立つ。

即ち、ＮＭＯＳトランジスタＭ１２のミラー電流Ｉ１２はＮＭＯＳトランジスタ１１のサイズおよび基準電流Ｉ１１に比例した値となる。ここで、ＮＭＯＳトランジスタのサイズが同じであれば、ＮＭＯＳトランジスタＭ１２のミラー電流Ｉ１２は基準電流Ｉ１１となる。

しかし、一般的には製造プロセスのばらつきや電源電圧の変動によりミラーされる電流が想定した値からずれる場合がある。このような問題を解決する手段として、例えば、特許文献１には、製造プロセスのばらつきや電源電圧又は温度の変動があっても、入出力特性を一定にするカレントミラー回路が開示されている。また、特許文献２には、電源電圧や電気負荷の抵抗値が変動しても、その負荷に一定電流を流すカレントミラー回路が開示されている。
特開平１０−２２９３１０号公報 特開平９−３０７３６９号公報

特許文献１や特許文献２に開示されている技術によれば、カレントミラー回路の入力電流（基準電流）に対するミラー電流を一定に保つことはできるものの、基準電流のばらつきや変動により所望のミラー電流を得ることができない場合がある。

上述したように、基準電流は基準電流生成回路に用いる基準電圧Ｖｘ（＝Ｖｒｅｆ）および抵抗Ｒが一定であれば一定電流となるが、実際にはＰｏｌｙＳｉ等で生成した抵抗Ｒは２０％程度のプロセス起因のばらつきがあり、例え基準電圧Ｖｒｅｆを一定に保ったとしても抵抗値がばらつくと基準電流にもばらつきが生ずる。しかし、従来のカレントミラー回路ではこのような基準電流のばらつきや変動を吸収することができず、所望のミラー電流を得ることができない。

本発明の目的は、前記従来技術に基づく問題点を解消し、基準電流が想定した値からずれた場合でもこのずれを補償する補償回路を備え、所望の一定電流を得ることのできる定電流回路を提供することにある。

上記目的を達成するために、本発明の定電流回路は、ゲート端子とドレイン端子が接続されそのドレイン端子に基準電流が入力される第１のＭＯＳトランジスタと、その第１のＭＯＳトランジスタと同一極性であってゲート端子が上記第１のＭＯＳトランジスタのゲート端子と接続され上記基準電流に比例するミラー電流を供給する第２のＭＯＳトランジスタを有する第１のカレントミラー回路と、基準電位と該第１のカレントミラー回路の該第１のＭＯＳトランジスタのゲート電圧で生成される電位とを比較する演算増幅器と、該演算増幅器の比較結果により前記ミラー電流を一定に保持する電流経路と、上記基準電流の増減に応じた前記ミラー電流の増減分を相殺する補償回路と、該第１のカレントミラー回路によって供給される電流と、該電流経路によって供給される電流を合算した電流をミラーして出力する第２のカレントミラー回路と、を備えるものである。

さらに、上記第２のカレントミラー回路は、ゲート端子とドレイン端子が上記第２のＭＯＳトランジスタのドレイン端子に共通に接続された第３のＭＯＳトランジスタと、その第３のＭＯＳトランジスタと同一極性であってゲート端子が上記第３のＭＯＳトランジスタのゲート端子と接続された第４のＭＯＳトランジスタを備え、その第４のＭＯＳトランジスタは上記第３のＭＯＳトランジスタを流れる上記ミラー電流をさらにミラーして出力することが好ましい。

また、上記電流経路は、ドレイン端子が前記第３のＭＯＳトランジスタのドレイン端子に接続され、ゲート端子が前記演算増幅器の出力が接続された第５のＭＯＳトランジスタを備えることが好ましい。

本発明の定電流回路は、製造プロセス等の変動により基準電流が増加もしくは減少した場合、これを検出してその増減分の電流を生成する電流経路を備え、基準電流とこの電流経路を流れる電流を合算した電流をミラーするものである。本発明の定電流回路によれば、基準電流生成回路を構成する抵抗等のばらつきや電源電圧の変動等により基準電流が想定した値からずれた場合でも、一定の電流を出力することが可能になる。

以下に、添付の図面に示す好適実施形態に基づいて、本発明の定電流回路について詳細に説明する。

図１は、本発明の定電流回路の内部構成を表す一実施形態の概略図である。

図１に示す定電流回路１０は、ゲート端子とドレイン端子が接続されソース端子がグランドＧＮＤに接続されたＮＭＯＳトランジスタＭ１と、ゲート端子がＮＭＯＳトランジスタＭ１のゲート端子に接続されソース端子がグランドＧＮＤに接続されたＮＭＯＳトランジスタＭ２とにより構成される従来と同様のカレントミラー回路２を備えている。さらに、本発明の定電流回路１０は、ドレイン端子とゲート端子が共通に接続されかつＮＭＯＳトランジスタＭ２のドレイン端子に接続され、ソース端子が電源電圧ＶＤＤに接続されたＰＭＯＳトランジスタＭ４と、ソース端子が電源電圧ＶＤＤに接続されゲート端子がＰＭＯＳトランジスタＭ４のゲート端子に接続されたＰＭＯＳトランジスタＭ５から成るカレントミラー回路５を備えている。さらに、本発明の定電流回路１０は、−入力端子にＮＭＯＳトランジスタＭ１のドレイン端子が接続され、＋入力端子に基準電圧Ｖｒｅｆが接続された演算増幅器３と、ドレイン端子がＰＭＯＳトランジスタＭ４のドレイン端子に接続され、ソース端子がグランドＧＮＤに接続され、ゲート端子が演算増幅器３の出力端子に接続されたＮＭＯＳトランジスタＭ３とから構成される補償回路４を備えている。ＮＭＯＳトランジスタＭ３は、本発明でいうところの電流経路にあたり、補償回路４はこの電流経路により基準電流のばらつきや変動を補償する。

ここで、演算増幅器３の一方の入力となる基準電圧Ｖｒｅｆは固定電位であって、電源電圧の影響を受けにくいものであることが好ましく、例えば、バンドギャップリファレンス（ＢＧＲ）回路で生成される基準電位を用いる。

ここで、ＮＭＯＳトランジスタＭ１のドレイン端子は基準電流Ｉ１が入力される本発明の定電流回路１０の入力端子であり、ＰＭＯＳトランジスタＭ５のドレイン端子は本発明の定電流回路１０が定電流を出力する出力端子となっている。

ＮＭＯＳトランジスタＭ１およびＮＭＯＳトランジスタＭ２は、従来と同様のカレントミラー回路２を構成している。上述したように、基準電流Ｉ１とＮＭＯＳトランジスタを流れるドレイン電流Ｉ２との間では以下の式に示される関係が成り立つ。

この構成のカレントミラー回路２において、ＮＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２のサイズは同じもの（Ｗ１＝Ｗ２、Ｌ１＝Ｌ２）とし、ＮＭＯＳトランジスタＭ２は基準電流Ｉ１と同一値の電流がミラーされるものとする。即ち、ＮＭＯＳトランジスタＭ１のドレイン端子には、基準電流発生回路１からの基準電流Ｉ１が入力され、ＮＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２のサイズは同じであるので、式（４）よりＮＭＯＳトランジスタＭ２のドレイン・ソース間にはＩ２＝Ｉ１の電流が流れる。

次に、本発明の定電流回路１０を構成する補償回路の動作について説明する。

上述したように、補償回路４において、ＮＭＯＳトランジスタＭ３のゲート端子には、正側の＋入力端子に基準電圧Ｖｒｅｆが接続され負側の−入力端子にＮＭＯＳトランジスタＭ１のドレイン端子が接続された演算増幅器３の出力端子が接続されているため、ＮＭＯＳトランジスタＭ３には基準電圧ＶｒｅｆとＮＭＯＳトランジスタＭ１のゲート電圧との差に応じた電流Ｉ３が流れる。

ここで、基準電流Ｉ１（＝ミラー電流Ｉ２）は以下の式で表される。

（５）式からＮＭＯＳトランジスタＭ１およびＭ２のゲート・ソース間電圧は、

となる。また、ＮＭＯＳトランジスタＭ３のゲート・ソース間電圧は以下の式で表される。

したがって、ＮＭＯＳトランジスタＭ３のドレイン・ソース間を流れる電流Ｉ３は、

となる。

式（８）から分かるように、ＮＭＯＳトランジスタＭ３を流れるドレイン電流は基準電流Ｉ１が増加すると減少し、基準電流Ｉ１が減少すると増加する。

ＰＭＯＳトランジスタＭ４にはＭＯＳトランジスタＭ２を流れる電流Ｉ２＝Ｉ１とＮＭＯＳトランジスタＭ３を流れる電流Ｉ３を合わせた電流Ｉ４が流れることになり、その電流値は基準電圧Ｖｒｅｆを適当な値に設定すること、または、Ｗ３、Ｌ３の値を適当に設定することにより任意に設定できる。

また、ＰＭＯＳトランジスタＭ４はソース端子が電源電圧ＶＤＤに接続され、そのゲート端子とドレイン端子は共通に接続されており、ＰＭＯＳトランジスタＭ５のソース端子は電源電圧ＶＤＤにゲート端子はＰＭＯＳトランジスタＭ４のドレイン端子に接続されているため、ＰＭＯＳトランジスタＭ４とＭ５によりカレントミラー回路５を構成している。従って、ＰＭＯＳトランジスタＭ５のドレイン端子からはＩｏｕｔ＝Ｉ４の電流が出力される。

ここで、あらかじめ基準電圧Ｖｒｅｆを適当な値に設定しておき所望の出力電流が得られているものとし、その状態で基準電流が製造プロセスその他の原因でばらつきが生じた場合を考える。

基準電流Ｉ１が所定の値よりも増加した場合、ＮＭＯＳトランジスタＭ１のドレイン電圧は上昇し、基準電圧Ｖｒｅｆとそのドレイン電圧の差に応じて、演算増幅器３の出力電圧が低下する。すると、ＮＭＯＳトランジスタＭ３のゲート電圧が低下することによりドレイン・ソース間の電流Ｉ３は減少し、ＰＭＯＳトランジスタＭ４を流れる基準電流Ｉ２とＮＭＯＳトランジスタＭ３の電流Ｉ３を合わせた電流Ｉ４は、基準電流Ｉ１が増加した影響が弱められ補償されることになる。

逆に、基準電流Ｉ１が所定の値よりも減少した場合、ＮＭＯＳトランジスタＭ１のドレイン電圧は下降し、基準電圧Ｖｒｅｆとそのドレイン電圧の差に応じて、演算増幅器３の出力電圧が上昇する。今度は、ＮＭＯＳトランジスタＭ３のゲート電圧が上昇するため、電流Ｉ３は増加し、ＰＭＯＳトランジスタＭ４を流れる基準電流Ｉ２とＮＭＯＳトランジスタＭ３の電流Ｉ３を合わせた電流Ｉ４は、基準電流Ｉ１が減少した影響が弱められ補償されることになる。

図２は図１に示す定電流回路において基準電流Ｉ１が変化した場合の出力電流Ｉｏｕｔの変化する様子をシミュレーションにより求めた入出力特性曲線である。

図２では基準電流Ｉ１を３０μＡから５０μＡまで変動させている。図から明らかなように出力電流Ｉｏｕｔは数％しか変化しておらず、本発明の定電流回路１０を構成する補償回路４により基準電流Ｉ１の増減が補償されていることが分かる。

本発明の定電流回路は、製造プロセスのばらつきや電源電圧の変動により基準電流がばらついたとしても、このばらつきを補償する補償回路を備えることにより、所望の安定した一定電流を出力することが可能となる。

本発明は、基本的に以上のようなものである。

以上、本発明の定電流回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよい。

本発明の定電流回路の内部構成を表す一実施形態の概略図である。 図１に示す定電流回路において基準電流が変化した場合の出力電流の変化する様子をシミュレーションにより求めた入出力特性曲線である。 従来のカレントミラー回路の一例を示す概略図である。 基準電流生成回路の一例を示す概略図である。

符号の説明

１、１１ 基準電流生成回路
２、５、１２カレントミラー回路
３、２２ 演算増幅器
４ 補償回路
Ｍ１、Ｍ２、Ｍ３、Ｍ１１、Ｍ１２、Ｍ１３、Ｍ１４、Ｍ１５ ＮＭＯＳトランジスタ
Ｍ４、Ｍ５、Ｍ１６、Ｍ１７ ＰＭＯＳトランジスタ
Ｖｒｅｆ 基準電位

Claims (3)

1. ゲート端子とドレイン端子が接続され該ドレイン端子に基準電流が入力される第１のＭＯＳトランジスタと、該第１のＭＯＳトランジスタと同一極性であってゲート端子が前記第１のＭＯＳトランジスタのゲート端子と接続され前記基準電流に比例するミラー電流を供給する第２のＭＯＳトランジスタを有する第１のカレントミラー回路と、
   基準電位と該第１のカレントミラー回路の該第１のＭＯＳトランジスタのゲート電圧で生成される電位とを比較する演算増幅器と、該演算増幅器の比較結果により前記ミラー電流を一定に保持する電流経路と、
   該第１のカレントミラー回路によって供給される電流と、該電流経路によって供給される電流を合算した電流をミラーして出力する第２のカレントミラー回路と、を備えることを特徴とする定電流回路。
2. 前記第２のカレントミラー回路は、ゲート端子とドレイン端子が前記第２のＭＯＳトランジスタのドレイン端子に共通に接続された第３のＭＯＳトランジスタと、該第３のＭＯＳトランジスタと同一極性であってゲート端子が前記第３のＭＯＳトランジスタのゲート端子と接続された第４のＭＯＳトランジスタを備え、該第４のＭＯＳトランジスタは前記第３のＭＯＳトランジスタを流れる前記ミラー電流をさらにミラーして出力するものである請求項１に記載の定電流回路。
3. 前記電流経路は、ドレイン端子が前記第３のＭＯＳトランジスタのドレイン端子に接続され、ゲート端子が前記演算増幅器の出力に接続された第５のＭＯＳトランジスタを備えることを特徴とする請求項２に記載の定電流回路。

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