JP4791560B2 - 昇圧回路の制御回路 - Google Patents

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本発明は、例えばチャージポンプなどの昇圧回路の出力電圧が第1の電圧から第2の電圧に昇圧したことを検出したとき当該昇圧回路の動作を停止させる昇圧回路の制御回路に関する。
図6は従来技術に係る、チャージポンプなどの昇圧回路の制御回路の構成を示す回路図であり(例えば、非特許文献1〜3参照。)、図7(a)は図6の可変抵抗型インピーダンスZ1を示す図であって、図7(b)は図7(a)の可変抵抗型インピーダンスZ1の詳細構成を示す回路図である。すなわち、図6において、2つのインピーダンスZ1,Z2を使用した帰還型制御回路の一例を示す。ここで、インピーダンスZ1は例えば抵抗又はキャパシタンスである。
図6において、基準電圧生成回路10は所定の基準電圧VREFを発生してオペアンプ11の非反転入力端子に出力する。オペアンプ11は、2つのインピーダンスZ1,Z2の分圧電圧Vfb1を検出して上記基準電圧VREFと比較し、チャージポンプ12の出力電圧VOUT1(負荷13の両端電圧に対応する。)が所定の開始電圧から当該基準電圧VREFまで上昇するまでハイレベルの検出信号DET01をチャージポンプ12に制御信号として出力し、当該基準電圧VREFとなったときローレベルの検出信号DET01を出力してチャージポンプ12の昇圧動作を停止させる。
図6のインピーダンスZ1を図7(b)に示すように複数の抵抗R11〜R14を直列接続されてなる回路において、抵抗R12を短絡するスイッチSW21と、抵抗R13を短絡するスイッチSW22と、抵抗R14を短絡するスイッチSW23とを備え、スイッチSW21〜SW23をオン/オフすることにより検出電圧Vfb1を変更し、これにより、出力電圧VOUT1を変更することができる。ここで、スイッチSW21〜SW23は例えばNチャネルMOS電界効果トランジスタ(以下、NMOSFETという。)を用いて構成される。
すなわち、図6に示すように、一般的に使用される、オペアンプによる抵抗帰還型又は容量帰還型の電圧検出回路は、出力電圧VOUT1からの電圧の分圧比を利用していた。
特開2002−260393号公報。 特開2007−043892号公報。 特開2008−099481号公報。
図6の制御回路のオペアンプ11において、接地電位Vssに接続された2つのインピーダンスZ1とZ2の分圧電圧Vfb1を用いて帰還をかけると出力電圧Vout1は次式で表される。
Figure 0004791560
ここで、図6に示すように、
(a)基準電圧VREFのオフセット電圧Vrefofs及びノイズ電圧Vrefnoisと、
(b)基準電圧生成回路10の接地電位Vssにおけるオフセット電圧Vssofs1及びノイズ電圧Vssnois1と、
(c)制御回路側の接地電位Vssにおけるオフセット電圧Vssofs2及びノイズ電圧Vssnois2
を当該制御回路に加えると、チャージポンプ12の出力電圧Vout1は次式で表される。なお、図6において、20〜22はオフセット電圧源であり、30〜32は重畳されるノイズである。
Figure 0004791560
このとき、基準電圧V’REF及び接地電圧V’ssは次式で表される。
[数1]
V’REF
=VREF+Vrefofs+Vrefnois1+Vssofs+Vssnois1
[数2]
V’ss=Vssofs2+Vssnois2
上記2つの式から明らかなように、基準電圧VREFと接地電圧Vssにオフセット電圧やノイズが含まれる場合、それらはすべて1+(Z2/Z1)倍されることが解る。これが、昇圧回路の出力精度を悪くする要因の一つとなる。
また、出力電圧VOUT1の可変方法であるが、抵抗を可変する場合は、図7(b)に示すように、例えばNMOSFETで構成されたスイッチスイッチSW21〜SW23をオン/オフすることにより抵抗値を可変することになる。この場合、NMOSFETのオン抵抗や基盤バイアス効果を十分考慮しなければならない。
本発明の第1の目的は以上の問題点を解決し、従来技術に比較して制御回路側の接地電位Vssにおけるオフセット電圧やノイズの影響を軽減することができる昇圧回路の制御回路を提供することにある。
また、本発明の第2の目的は以上の問題点を解決し、上記昇圧回路の制御回路において、従来技術に比較してNMOSFETのオン抵抗や基盤バイアス効果を考慮しないで、簡単な構成で昇圧電圧を設定することができる昇圧回路の制御回路を提供することにある。
本発明に係る昇圧回路の制御回路は、所定の基準電圧を発生する発生手段と、昇圧回路の出力電圧に対応する電圧を上記基準電圧と比較し一致したとき、上記昇圧回路の出力電圧が所定の昇圧電圧に昇圧したことを検出して当該昇圧回路の動作を停止させる演算増幅手段とを備えた昇圧回路の制御回路において、
上記発生手段はさらに上記基準電圧に対応する基準電流を発生し、
上記制御回路は、上記基準電流を流す第1のトランジスタ回路と、上記基準電流に対応しかつ実質的に同一の対応電流を流す第2のトランジスタ回路とを備えて構成されたカレントミラー回路を備え、
上記昇圧回路の出力電圧の端子は、第1の抵抗、接続点及び上記第2のトランジスタ回路を介して接地されて、上記第2のトランジスタに上記対応電流を流し、
上記演算増幅手段は、上記接続点の検出電圧を上記基準電圧と比較し一致したとき、上記昇圧回路の出力電圧が上記昇圧電圧に昇圧したことを検出して当該昇圧回路の動作を停止させることにより、上記昇圧回路の出力電圧を一定にすることを特徴とする。
ここで、上記演算増幅手段は、当該制御回路の接地電位と上記カレントミラー回路の接地側との間の配線におけるオフセット電圧及びノイズに対して依存しないで、上記昇圧回路の出力電圧を一定にすることを特徴とする。
上記昇圧回路の制御回路において、上記第2のトランジスタ回路は、各スイッチを介して互いに並列に接続された複数のトランジスタを備えて構成され、上記各スイッチをオン/オフすることにより、上記第2のトランジスタ回路のオン抵抗を変化させ、これにより、上記接続点の検出電圧を変化させることを特徴とする。
また、上記昇圧回路の制御回路において、上記第1の抵抗に代えて、互いに直列接続された複数の第2の抵抗にてなる直列接続回路を備え、
上記直列接続回路は、上記昇圧回路の出力電圧の端子に接続された一端と、上記第2のトランジスタ回路に接続された他端とを有し、
上記直列接続回路の他端又は上記各第2の抵抗の接続点のいずれに選択的に接続するように切り替えることにより上記接続点の検出電圧を変化させるスイッチ手段とを備えたことを特徴とする。
さらに、上記昇圧回路の制御回路において、上記接続点と接地との間に接続された第3の抵抗をさらに備えたことを特徴とする。
本発明に係る昇圧回路の制御回路によれば、上記昇圧回路の出力電圧の端子は、第1の抵抗、接続点及び上記第2のトランジスタ回路を介して接地されて、上記第2のトランジスタに上記対応電流を流し、上記演算増幅手段は、上記接続点の検出電圧を上記基準電圧と比較し一致したとき、上記昇圧回路の出力電圧が上記昇圧電圧に昇圧したことを検出して当該昇圧回路の動作を停止させる。従って、従来技術に比較して制御回路側の接地電位Vssにおけるオフセット電圧やノイズの影響を軽減することができる。
また、上記昇圧回路の制御回路において、
(A)上記第2のトランジスタ回路は、互いに異なるオン抵抗を有し各スイッチを介して互いに並列に接続された複数のトランジスタを備えて構成され、上記各スイッチをオン/オフすることにより、上記第2のトランジスタ回路のオン抵抗を変化させ、これにより、上記接続点の検出電圧を変化させ、もしくは、
(B)上記第1のトランジスタ回路は、互いに直列接続された複数の第2の抵抗を含み、上記昇圧回路の出力電圧の端子に接続された一端と、上記第2のトランジスタ回路に接続された他端とを有する複数の第2の抵抗の回路と、上記複数の第2の抵抗の回路の他端又は上記各第2の抵抗の接続点のいずれに選択的に接続するように切り替えることにより上記接続点の検出電圧を変化させるスイッチ手段とを備えて構成する
ことにより、上記昇圧電圧を変化できるので、従来技術に比較してNMOSFETのオン抵抗や基盤バイアス効果を考慮しないで、簡単な構成で昇圧電圧を設定できる。
本発明の第1の実施形態に係る昇圧回路の制御回路の構成を示す回路図である。 本発明の第2の実施形態に係る昇圧回路の制御回路の構成を示す回路図である。 本発明の第3の実施形態に係る昇圧回路の制御回路の構成を示す回路図である。 本発明の第4の実施形態に係る昇圧回路の制御回路の構成を示す回路図である。 図2乃至図4の制御回路において用いられる複数のNMOSFETで構成された抵抗可変回路MN2Aの詳細を示す回路図である。 従来技術に係る昇圧回路の制御回路の構成を示す回路図である。 (a)は図6の可変抵抗型インピーダンスZ1を示す図であって、(b)は(a)の可変抵抗型インピーダンスZ1の詳細構成を示す回路図である。
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
第1の実施形態.
図1は本発明の第1の実施形態に係る昇圧回路の制御回路の構成を示す回路図である。本実施形態に係る昇圧回路の制御回路は、図6の従来例の回路と比較して、2個のNMOSFETMN1,MN2にてなるカレントミラー回路を備え、チャージポンプ12の出力電圧の端子は負荷13を介して接地されるとともに、抵抗R0及びNMOSFETMN2のドレイン・ソースを介して接地されたことを特徴としている。当該カレントミラー回路において、2個のNMOSFETMN1,MN2の各ゲートはともに接続されて、NMOSFETMN1のドレイン及び基準電圧生成回路10の基準電流出力端子に接続される。
図1において、基準電圧生成回路10は、所定の基準電圧VREFを発生して、演算増幅器であるオペアンプ11の非反転入力端子に出力するとともに、上記基準電圧VREFに対応する基準電流IREFを発生してNMOSFETMN1を出力する。カレントミラー回路において、NMOSFETMN1に基準電流IREFが流れたとき、対をなすNMOSFETMN2には、基準電流IREFに対応しかつ実質的に同一の対応電流IDETが流れる。ここで、抵抗R0とNMOSFETMN2との接続点の電圧Vfb2は、チャージポンプ2の出力電圧VOUT2から抵抗R0による電圧降下分(IDET・R0)だけ低下した検出電圧がオペアンプ11の反転入力端子に印加される。
以上のように構成された帰還型制御回路において、オペアンプ11は、抵抗R0とNMOSFETMN2との接続点の検出電圧Vfb2を、上記基準電圧VREFと比較し一致したとき、チャージポンプ12の出力電圧VOUT2が所定の昇圧電圧に昇圧したことを検出して当該チャージポンプ12の動作を停止させる。
図1の制御回路において、対応電流IDETは、カレントミラー回路により基準電流IREFから生成されている。カレントミラー回路の2個のNMOSFETMN1とMN2のゲート・ソース間電圧Vgsは同一となるように設定され、各NMOSFETMN1,MN2のゲート幅及びゲート長も同一なので、対応電流IDETは次式で表される。
Figure 0004791560
ここで、μは基板の誘電率であり、Coxはゲート酸化膜の容量であり、Vthはしきい値電圧である。接地電位Vssに対するオフセット電圧及びノイズの影響は、2個のNMOSFETMN1とMN2に与えるため、電流IREFとIDETの関係式には含まれない。また、基準電流IREFは基準電圧生成回路10内で基準電圧VREFと所定の抵抗Rrefを使って生成されたものとすると次式で表される。
Figure 0004791560
これと、チャージポンプ12の出力電圧VOUT2の関係を求めると、IDET=IREFとするとし、オペアンプ11への基準電圧をV’REFとすると、チャージポンプ12の出力電圧VOUT2は次式で表される。
Figure 0004791560
すなわち、チャージポンプ12の出力電圧VOUT2において、制御回路側の接地電位Vssにおけるオフセット電圧Vssofs2及びノイズVssnois2の依存がなくなったことがわかる。従って、従来技術に比較して制御回路側の接地電位Vssにおけるオフセット電圧やノイズの影響を軽減することができる。
図6の従来例に係る制御回路での、抵抗又は容量での帰還では、基準電圧生成回路10側と、オペアンプ11の制御回路側の接地電位Vssの電位差がオフセット電圧として出力されていたのに対して、電流帰還では、オペアンプ11の制御回路側の接地電位Vssのオフセット電圧を考慮せずとも、NMOSFETMN2においてVds≫Vdsat(飽和領域のドレイン電圧)であれば、カレントミラー回路によりIREF=IDETの関係が保たれるために、接地電位Vssの依存性が少ない制御回路にすることができる。また、抵抗R0が不変であるので、図7のスイッチSWSW21〜SW23のためのNMOSFETを省略することができるという効果を有する。
第2の実施形態.
図2は本発明の第2の実施形態に係る昇圧回路の制御回路の構成を示す回路図である。図5は図2乃至図4の制御回路において用いられる複数のNMOSFETで構成された抵抗可変回路MN2Aの詳細を示す回路図であり、図3乃至図4においても同様に適用される。第2の実施形態に係る昇圧回路の制御回路は、図1の第1の実施形態に係る昇圧回路の制御回路に比較して、以下の点が異なる。
(1)抵抗R0の代わりに抵抗R1を設けたこと。
(2)カレントミラー回路の第2のNMOSFETMN2に代えて、図5の複数のNMOSFETMN11〜MN13で構成された抵抗可変回路MN2Aを設けたこと。
図5において、抵抗可変回路MN2Aは、それぞれスイッチSW11〜SW13を介して接地されかつ並列に接続された3個のNMOSFETMN11〜MN13で構成される。各NMOSFETMN11〜MN13は互いに異なるサイズで形成してもよいし、同一のサイズで形成してもよい。ここで、スイッチSW11〜SW13のいずれか1つ又は複数をオンすることにより、ドレイン・ソース間の抵抗値を変化させることができ、これにより、検出電流IDETを変化させることができる。それ故、簡単な構成で、検出電圧(=昇圧電圧)Vfbを変化させることができる。
第3の実施形態.
図3は本発明の第3の実施形態に係る昇圧回路の制御回路の構成を示す回路図である。第3の実施形態に係る昇圧回路の制御回路は、図2の第2の実施形態に係る昇圧回路の制御回路に比較して、以下の点が異なる。
(1)抵抗R1の代わりに、互いに直列に接続された抵抗R1,R2にてなる直列接続回路を設けたこと。
(2)抵抗可変回路MN2Aのドレイン側一端はスイッチSW1の共通端子に接続され、その接点aは抵抗R1,R2の接続点に接続され、その接点bはオペアンプ11の反転入力端子に接続される。なお、スイッチSW1は例えばNMOSFETで構成される。
図3において、スイッチSW1を接点a側又はb側に選択的に切り替えることにより、対応電流IDETが流れる回路の抵抗値を変化させることができ、これにより、電圧降下を変化させることができる。それ故、簡単な構成で、検出電圧(=昇圧電圧)Vfbを変化させることができる。
本実施形態によれば、検出電流IDETの可変レンジを大きく取る必要がないことを特徴としている。スイッチSW1が帰還回路の外にあるために、スイッチSW1を構成するMOSFETのオン抵抗は十分小さい必要はなく、抵抗可変回路MN2AにおいてVds≫Vdsat(飽和領域のドレイン電流)を保つことができれば十分である。また、図6の従来例に係る抵抗帰還型制御回路と違い、スイッチSW1がオフのときは抵抗R2に電流が流れないので、抵抗R2の両端の電位は同じであるために、図7のようなNMOSFETのスイッチ回路を使用する必要もない。
第4の実施形態.
図4は本発明の第4の実施形態に係る昇圧回路の制御回路の構成を示す回路図である。
第4の実施形態に係る昇圧回路の制御回路は、図2の第2の実施形態に係る昇圧回路の制御回路に比較して、以下の点が異なる。
(1)抵抗R1と抵抗可変回路MN2Aのドレイン側一端との接続点は、抵抗R2を介して接地されていること。
図4の制御回路では、図6の従来例に係る抵抗帰還型回路と、第2の実施形態に係る可変電流型制御回路とを組み合わせたものであり、両方の作用効果を有する。なお、図4では、第2の実施形態に適用しているが、本発明はこれに限らず、図1の第1の実施形態又は図3の第3の実施形態に係る制御回路に適用してもよい。
以上詳述したように、本発明に係る昇圧回路の制御回路によれば、上記昇圧回路の出力電圧の端子は、第1の抵抗、接続点及び上記第2のトランジスタ回路を介して接地されて、上記第2のトランジスタに上記対応電流を流し、上記演算増幅手段は、上記接続点の検出電圧を上記基準電圧と比較し一致したとき、上記昇圧回路の出力電圧が上記昇圧電圧に昇圧したことを検出して当該昇圧回路の動作を停止させる。従って、従来技術に比較して制御回路側の接地電位Vssにおけるオフセット電圧やノイズの影響を軽減することができる。
また、上記昇圧回路の制御回路において、
(A)上記第2のトランジスタ回路は、互いに異なるオン抵抗を有し各スイッチを介して互いに並列に接続された複数のトランジスタを備えて構成され、上記各スイッチをオン/オフすることにより、上記第2のトランジスタ回路のオン抵抗を変化させ、これにより、上記接続点の検出電圧を変化させ、もしくは、
(B)上記第1のトランジスタ回路は、互いに直列接続された複数の第2の抵抗を含み、上記昇圧回路の出力電圧の端子に接続された一端と、上記第2のトランジスタ回路に接続された他端とを有する複数の第2の抵抗の回路と、上記複数の第2の抵抗の回路の他端又は上記各第2の抵抗の接続点のいずれに選択的に接続するように切り替えることにより上記接続点の検出電圧を変化させるスイッチ手段とを備えて構成する
ことにより、上記昇圧電圧を変化できるので、従来技術に比較してNMOSFETのオン抵抗や基盤バイアス効果を考慮しないで、簡単な構成で昇圧電圧を設定できる。
10…基準電圧生成回路、
11…オペアンプ、
12…チャージポンプ、
13…負荷、
20,21,22…オフセット電圧源、
30,31,32…ノイズ、
N1,MN2,MN11〜MN13…NチャネルMOSFET(NMOSFET)、
N2A…抵抗可変回路、
R0,R1,R2…抵抗、
SW1,SW11〜SW13…スイッチ。

Claims (5)

  1. 所定の基準電圧を発生する発生手段と、昇圧回路の出力電圧に対応する電圧を上記基準電圧と比較し一致したとき、上記昇圧回路の出力電圧が所定の昇圧電圧に昇圧したことを検出して当該昇圧回路の動作を停止させる演算増幅手段とを備えた昇圧回路の制御回路において、
    上記発生手段はさらに上記基準電圧に対応する基準電流を発生し、
    上記制御回路は、上記基準電流を流す第1のトランジスタ回路と、上記基準電流に対応しかつ実質的に同一の対応電流を流す第2のトランジスタ回路とを備えて構成されたカレントミラー回路を備え、
    上記昇圧回路の出力電圧の端子は、第1の抵抗、接続点及び上記第2のトランジスタ回路を介して接地されて、上記第2のトランジスタに上記対応電流を流し、
    上記演算増幅手段は、上記接続点の検出電圧を上記基準電圧と比較し一致したとき、上記昇圧回路の出力電圧が上記昇圧電圧に昇圧したことを検出して当該昇圧回路の動作を停止させることにより、上記昇圧回路の出力電圧を一定にすることを特徴とする昇圧回路の制御回路。
  2. 上記演算増幅手段は、当該制御回路の接地電位と上記カレントミラー回路の接地側との間の配線におけるオフセット電圧及びノイズに対して依存しないで、上記昇圧回路の出力電圧を一定にすることを特徴とする請求項1記載の昇圧回路の制御回路。
  3. 上記第2のトランジスタ回路は、各スイッチを介して互いに並列に接続された複数のトランジスタを備えて構成され、上記各スイッチをオン/オフすることにより、上記第2のトランジスタ回路のオン抵抗を変化させ、これにより、上記接続点の検出電圧を変化させることを特徴とする請求項1又は2記載の昇圧回路の制御回路。
  4. 上記第1の抵抗に代えて、互いに直列接続された複数の第2の抵抗にてなる直列接続回路を備え、
    上記直列接続回路は、上記昇圧回路の出力電圧の端子に接続された一端と、上記第2のトランジスタ回路に接続された他端とを有し、
    上記直列接続回路の他端又は上記各第2の抵抗の接続点のいずれに選択的に接続するように切り替えることにより上記接続点の検出電圧を変化させるスイッチ手段とを備えたことを特徴とする請求項1乃至3のうちのいずれか1つに記載の昇圧回路の制御回路。
  5. 上記接続点と接地との間に接続された第3の抵抗をさらに備えたことを特徴とする請求項1乃至のうちのいずれか1つに記載の昇圧回路の制御回路。
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