JP4791560B2 - 昇圧回路の制御回路 - Google Patents

Description

本発明は、例えばチャージポンプなどの昇圧回路の出力電圧が第１の電圧から第２の電圧に昇圧したことを検出したとき当該昇圧回路の動作を停止させる昇圧回路の制御回路に関する。

図６は従来技術に係る、チャージポンプなどの昇圧回路の制御回路の構成を示す回路図であり（例えば、非特許文献１〜３参照。）、図７（ａ）は図６の可変抵抗型インピーダンスＺ１を示す図であって、図７（ｂ）は図７（ａ）の可変抵抗型インピーダンスＺ１の詳細構成を示す回路図である。すなわち、図６において、２つのインピーダンスＺ１，Ｚ２を使用した帰還型制御回路の一例を示す。ここで、インピーダンスＺ１は例えば抵抗又はキャパシタンスである。

図６において、基準電圧生成回路１０は所定の基準電圧Ｖ_ＲＥＦを発生してオペアンプ１１の非反転入力端子に出力する。オペアンプ１１は、２つのインピーダンスＺ１，Ｚ２の分圧電圧Ｖｆｂ１を検出して上記基準電圧Ｖ_ＲＥＦと比較し、チャージポンプ１２の出力電圧ＶＯＵＴ１（負荷１３の両端電圧に対応する。）が所定の開始電圧から当該基準電圧Ｖ_ＲＥＦまで上昇するまでハイレベルの検出信号ＤＥＴ０１をチャージポンプ１２に制御信号として出力し、当該基準電圧Ｖ_ＲＥＦとなったときローレベルの検出信号ＤＥＴ０１を出力してチャージポンプ１２の昇圧動作を停止させる。

図６のインピーダンスＺ１を図７（ｂ）に示すように複数の抵抗Ｒ１１〜Ｒ１４を直列接続されてなる回路において、抵抗Ｒ１２を短絡するスイッチＳＷ２１と、抵抗Ｒ１３を短絡するスイッチＳＷ２２と、抵抗Ｒ１４を短絡するスイッチＳＷ２３とを備え、スイッチＳＷ２１〜ＳＷ２３をオン／オフすることにより検出電圧Ｖｆｂ１を変更し、これにより、出力電圧Ｖ_ＯＵＴ１を変更することができる。ここで、スイッチＳＷ２１〜ＳＷ２３は例えばＮチャネルＭＯＳ電界効果トランジスタ（以下、ＮＭＯＳＦＥＴという。）を用いて構成される。

すなわち、図６に示すように、一般的に使用される、オペアンプによる抵抗帰還型又は容量帰還型の電圧検出回路は、出力電圧Ｖ_ＯＵＴ１からの電圧の分圧比を利用していた。

特開２００２−２６０３９３号公報。 特開２００７−０４３８９２号公報。 特開２００８−０９９４８１号公報。

図６の制御回路のオペアンプ１１において、接地電位Ｖ_ｓｓに接続された２つのインピーダンスＺ１とＺ２の分圧電圧Ｖｆｂ１を用いて帰還をかけると出力電圧Ｖ_ｏｕｔ１は次式で表される。

ここで、図６に示すように、
（ａ）基準電圧Ｖ_ＲＥＦのオフセット電圧Ｖ_{ｒｅｆｏｆｓ}及びノイズ電圧Ｖ_{ｒｅｆｎｏｉｓ}と、
（ｂ）基準電圧生成回路１０の接地電位Ｖｓｓにおけるオフセット電圧Ｖ_{ｓｓｏｆｓ１}及びノイズ電圧Ｖ_{ｓｓｎｏｉｓ１}と、
（ｃ）制御回路側の接地電位Ｖｓｓにおけるオフセット電圧Ｖ_{ｓｓｏｆｓ２}及びノイズ電圧Ｖ_{ｓｓｎｏｉｓ２}と
を当該制御回路に加えると、チャージポンプ１２の出力電圧Ｖ_ｏｕｔ１は次式で表される。なお、図６において、２０〜２２はオフセット電圧源であり、３０〜３２は重畳されるノイズである。

このとき、基準電圧Ｖ’_ＲＥＦ及び接地電圧Ｖ’_ｓｓは次式で表される。

［数１］
Ｖ’_ＲＥＦ
＝Ｖ_ＲＥＦ＋Ｖ_{ｒｅｆｏｆｓ}＋Ｖ_{ｒｅｆｎｏｉｓ１}＋Ｖ_{ｓｓｏｆｓ}＋Ｖ_{ｓｓｎｏｉｓ１}
［数２］
Ｖ’_ｓｓ＝Ｖ_{ｓｓｏｆｓ２}＋Ｖ_{ｓｓｎｏｉｓ２}

上記２つの式から明らかなように、基準電圧Ｖ_ＲＥＦと接地電圧Ｖ_ｓｓにオフセット電圧やノイズが含まれる場合、それらはすべて１＋（Ｚ２／Ｚ１）倍されることが解る。これが、昇圧回路の出力精度を悪くする要因の一つとなる。

また、出力電圧Ｖ_ＯＵＴ１の可変方法であるが、抵抗を可変する場合は、図７（ｂ）に示すように、例えばＮＭＯＳＦＥＴで構成されたスイッチスイッチＳＷ２１〜ＳＷ２３をオン／オフすることにより抵抗値を可変することになる。この場合、ＮＭＯＳＦＥＴのオン抵抗や基盤バイアス効果を十分考慮しなければならない。

本発明の第１の目的は以上の問題点を解決し、従来技術に比較して制御回路側の接地電位Ｖ_ｓｓにおけるオフセット電圧やノイズの影響を軽減することができる昇圧回路の制御回路を提供することにある。

また、本発明の第２の目的は以上の問題点を解決し、上記昇圧回路の制御回路において、従来技術に比較してＮＭＯＳＦＥＴのオン抵抗や基盤バイアス効果を考慮しないで、簡単な構成で昇圧電圧を設定することができる昇圧回路の制御回路を提供することにある。

本発明に係る昇圧回路の制御回路は、所定の基準電圧を発生する発生手段と、昇圧回路の出力電圧に対応する電圧を上記基準電圧と比較し一致したとき、上記昇圧回路の出力電圧が所定の昇圧電圧に昇圧したことを検出して当該昇圧回路の動作を停止させる演算増幅手段とを備えた昇圧回路の制御回路において、
上記発生手段はさらに上記基準電圧に対応する基準電流を発生し、
上記制御回路は、上記基準電流を流す第１のトランジスタ回路と、上記基準電流に対応しかつ実質的に同一の対応電流を流す第２のトランジスタ回路とを備えて構成されたカレントミラー回路を備え、
上記昇圧回路の出力電圧の端子は、第１の抵抗、接続点及び上記第２のトランジスタ回路を介して接地されて、上記第２のトランジスタに上記対応電流を流し、
上記演算増幅手段は、上記接続点の検出電圧を上記基準電圧と比較し一致したとき、上記昇圧回路の出力電圧が上記昇圧電圧に昇圧したことを検出して当該昇圧回路の動作を停止させることにより、上記昇圧回路の出力電圧を一定にすることを特徴とする。
ここで、上記演算増幅手段は、当該制御回路の接地電位と上記カレントミラー回路の接地側との間の配線におけるオフセット電圧及びノイズに対して依存しないで、上記昇圧回路の出力電圧を一定にすることを特徴とする。

上記昇圧回路の制御回路において、上記第２のトランジスタ回路は、各スイッチを介して互いに並列に接続された複数のトランジスタを備えて構成され、上記各スイッチをオン／オフすることにより、上記第２のトランジスタ回路のオン抵抗を変化させ、これにより、上記接続点の検出電圧を変化させることを特徴とする。

また、上記昇圧回路の制御回路において、上記第１の抵抗に代えて、互いに直列接続された複数の第２の抵抗にてなる直列接続回路を備え、
上記直列接続回路は、上記昇圧回路の出力電圧の端子に接続された一端と、上記第２のトランジスタ回路に接続された他端とを有し、
上記直列接続回路の他端又は上記各第２の抵抗の接続点のいずれに選択的に接続するように切り替えることにより上記接続点の検出電圧を変化させるスイッチ手段とを備えたことを特徴とする。

さらに、上記昇圧回路の制御回路において、上記接続点と接地との間に接続された第３の抵抗をさらに備えたことを特徴とする。

本発明に係る昇圧回路の制御回路によれば、上記昇圧回路の出力電圧の端子は、第１の抵抗、接続点及び上記第２のトランジスタ回路を介して接地されて、上記第２のトランジスタに上記対応電流を流し、上記演算増幅手段は、上記接続点の検出電圧を上記基準電圧と比較し一致したとき、上記昇圧回路の出力電圧が上記昇圧電圧に昇圧したことを検出して当該昇圧回路の動作を停止させる。従って、従来技術に比較して制御回路側の接地電位Ｖ_ｓｓにおけるオフセット電圧やノイズの影響を軽減することができる。

また、上記昇圧回路の制御回路において、
（Ａ）上記第２のトランジスタ回路は、互いに異なるオン抵抗を有し各スイッチを介して互いに並列に接続された複数のトランジスタを備えて構成され、上記各スイッチをオン／オフすることにより、上記第２のトランジスタ回路のオン抵抗を変化させ、これにより、上記接続点の検出電圧を変化させ、もしくは、
（Ｂ）上記第１のトランジスタ回路は、互いに直列接続された複数の第２の抵抗を含み、上記昇圧回路の出力電圧の端子に接続された一端と、上記第２のトランジスタ回路に接続された他端とを有する複数の第２の抵抗の回路と、上記複数の第２の抵抗の回路の他端又は上記各第２の抵抗の接続点のいずれに選択的に接続するように切り替えることにより上記接続点の検出電圧を変化させるスイッチ手段とを備えて構成する
ことにより、上記昇圧電圧を変化できるので、従来技術に比較してＮＭＯＳＦＥＴのオン抵抗や基盤バイアス効果を考慮しないで、簡単な構成で昇圧電圧を設定できる。

本発明の第１の実施形態に係る昇圧回路の制御回路の構成を示す回路図である。 本発明の第２の実施形態に係る昇圧回路の制御回路の構成を示す回路図である。 本発明の第３の実施形態に係る昇圧回路の制御回路の構成を示す回路図である。 本発明の第４の実施形態に係る昇圧回路の制御回路の構成を示す回路図である。 図２乃至図４の制御回路において用いられる複数のＮＭＯＳＦＥＴで構成された抵抗可変回路Ｍ_Ｎ２Ａの詳細を示す回路図である。 従来技術に係る昇圧回路の制御回路の構成を示す回路図である。 （ａ）は図６の可変抵抗型インピーダンスＺ１を示す図であって、（ｂ）は（ａ）の可変抵抗型インピーダンスＺ１の詳細構成を示す回路図である。

以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。

第１の実施形態．
図１は本発明の第１の実施形態に係る昇圧回路の制御回路の構成を示す回路図である。本実施形態に係る昇圧回路の制御回路は、図６の従来例の回路と比較して、２個のＮＭＯＳＦＥＴＭ_Ｎ１，Ｍ_Ｎ２にてなるカレントミラー回路を備え、チャージポンプ１２の出力電圧の端子は負荷１３を介して接地されるとともに、抵抗Ｒ０及びＮＭＯＳＦＥＴＭ_Ｎ２のドレイン・ソースを介して接地されたことを特徴としている。当該カレントミラー回路において、２個のＮＭＯＳＦＥＴＭ_Ｎ１，Ｍ_Ｎ２の各ゲートはともに接続されて、ＮＭＯＳＦＥＴＭ_Ｎ１のドレイン及び基準電圧生成回路１０の基準電流出力端子に接続される。

図１において、基準電圧生成回路１０は、所定の基準電圧Ｖ_ＲＥＦを発生して、演算増幅器であるオペアンプ１１の非反転入力端子に出力するとともに、上記基準電圧Ｖ_ＲＥＦに対応する基準電流Ｉ_ＲＥＦを発生してＮＭＯＳＦＥＴＭ_Ｎ１を出力する。カレントミラー回路において、ＮＭＯＳＦＥＴＭ_Ｎ１に基準電流Ｉ_ＲＥＦが流れたとき、対をなすＮＭＯＳＦＥＴＭ_Ｎ２には、基準電流Ｉ_ＲＥＦに対応しかつ実質的に同一の対応電流Ｉ_ＤＥＴが流れる。ここで、抵抗Ｒ０とＮＭＯＳＦＥＴＭ_Ｎ２との接続点の電圧Ｖｆｂ２は、チャージポンプ２の出力電圧Ｖ_ＯＵＴ２から抵抗Ｒ０による電圧降下分（Ｉ_ＤＥＴ・Ｒ０）だけ低下した検出電圧がオペアンプ１１の反転入力端子に印加される。

以上のように構成された帰還型制御回路において、オペアンプ１１は、抵抗Ｒ０とＮＭＯＳＦＥＴＭ_Ｎ２との接続点の検出電圧Ｖｆｂ２を、上記基準電圧Ｖ_ＲＥＦと比較し一致したとき、チャージポンプ１２の出力電圧Ｖ_ＯＵＴ２が所定の昇圧電圧に昇圧したことを検出して当該チャージポンプ１２の動作を停止させる。

図１の制御回路において、対応電流Ｉ_ＤＥＴは、カレントミラー回路により基準電流Ｉ_ＲＥＦから生成されている。カレントミラー回路の２個のＮＭＯＳＦＥＴＭ_Ｎ１とＭ_Ｎ２のゲート・ソース間電圧Ｖｇｓは同一となるように設定され、各ＮＭＯＳＦＥＴＭ_Ｎ１，Ｍ_Ｎ２のゲート幅及びゲート長も同一なので、対応電流Ｉ_ＤＥＴは次式で表される。

ここで、μは基板の誘電率であり、Ｃｏｘはゲート酸化膜の容量であり、Ｖｔｈはしきい値電圧である。接地電位Ｖ_ｓｓに対するオフセット電圧及びノイズの影響は、２個のＮＭＯＳＦＥＴＭ_Ｎ１とＭ_Ｎ２に与えるため、電流Ｉ_ＲＥＦとＩ_ＤＥＴの関係式には含まれない。また、基準電流Ｉ_ＲＥＦは基準電圧生成回路１０内で基準電圧Ｖ_ＲＥＦと所定の抵抗Ｒ_ｒｅｆを使って生成されたものとすると次式で表される。

これと、チャージポンプ１２の出力電圧Ｖ_ＯＵＴ２の関係を求めると、Ｉ_ＤＥＴ＝Ｉ_ＲＥＦとするとし、オペアンプ１１への基準電圧をＶ’_ＲＥＦとすると、チャージポンプ１２の出力電圧Ｖ_ＯＵＴ２は次式で表される。

すなわち、チャージポンプ１２の出力電圧Ｖ_ＯＵＴ２において、制御回路側の接地電位Ｖ_ｓｓにおけるオフセット電圧Ｖ_{ｓｓｏｆｓ２}及びノイズＶ_{ｓｓｎｏｉｓ２}の依存がなくなったことがわかる。従って、従来技術に比較して制御回路側の接地電位Ｖ_ｓｓにおけるオフセット電圧やノイズの影響を軽減することができる。

図６の従来例に係る制御回路での、抵抗又は容量での帰還では、基準電圧生成回路１０側と、オペアンプ１１の制御回路側の接地電位Ｖ_ｓｓの電位差がオフセット電圧として出力されていたのに対して、電流帰還では、オペアンプ１１の制御回路側の接地電位Ｖ_ｓｓのオフセット電圧を考慮せずとも、ＮＭＯＳＦＥＴＭ_Ｎ２においてＶ_ｄｓ≫Ｖ_ｄｓａｔ（飽和領域のドレイン電圧）であれば、カレントミラー回路によりＩ_ＲＥＦ＝Ｉ_ＤＥＴの関係が保たれるために、接地電位Ｖ_ｓｓの依存性が少ない制御回路にすることができる。また、抵抗Ｒ０が不変であるので、図７のスイッチＳＷＳＷ２１〜ＳＷ２３のためのＮＭＯＳＦＥＴを省略することができるという効果を有する。

第２の実施形態．
図２は本発明の第２の実施形態に係る昇圧回路の制御回路の構成を示す回路図である。図５は図２乃至図４の制御回路において用いられる複数のＮＭＯＳＦＥＴで構成された抵抗可変回路Ｍ_Ｎ２Ａの詳細を示す回路図であり、図３乃至図４においても同様に適用される。第２の実施形態に係る昇圧回路の制御回路は、図１の第１の実施形態に係る昇圧回路の制御回路に比較して、以下の点が異なる。
（１）抵抗Ｒ０の代わりに抵抗Ｒ１を設けたこと。
（２）カレントミラー回路の第２のＮＭＯＳＦＥＴＭ_Ｎ２に代えて、図５の複数のＮＭＯＳＦＥＴＭ_Ｎ１１〜Ｍ_Ｎ１３で構成された抵抗可変回路Ｍ_Ｎ２Ａを設けたこと。

図５において、抵抗可変回路Ｍ_Ｎ２Ａは、それぞれスイッチＳＷ１１〜ＳＷ１３を介して接地されかつ並列に接続された３個のＮＭＯＳＦＥＴＭ_Ｎ１１〜Ｍ_Ｎ１３で構成される。各ＮＭＯＳＦＥＴＭ_Ｎ１１〜Ｍ_Ｎ１３は互いに異なるサイズで形成してもよいし、同一のサイズで形成してもよい。ここで、スイッチＳＷ１１〜ＳＷ１３のいずれか１つ又は複数をオンすることにより、ドレイン・ソース間の抵抗値を変化させることができ、これにより、検出電流Ｉ_ＤＥＴを変化させることができる。それ故、簡単な構成で、検出電圧（＝昇圧電圧）Ｖｆｂを変化させることができる。

第３の実施形態．
図３は本発明の第３の実施形態に係る昇圧回路の制御回路の構成を示す回路図である。第３の実施形態に係る昇圧回路の制御回路は、図２の第２の実施形態に係る昇圧回路の制御回路に比較して、以下の点が異なる。
（１）抵抗Ｒ１の代わりに、互いに直列に接続された抵抗Ｒ１，Ｒ２にてなる直列接続回路を設けたこと。
（２）抵抗可変回路Ｍ_Ｎ２Ａのドレイン側一端はスイッチＳＷ１の共通端子に接続され、その接点ａは抵抗Ｒ１，Ｒ２の接続点に接続され、その接点ｂはオペアンプ１１の反転入力端子に接続される。なお、スイッチＳＷ１は例えばＮＭＯＳＦＥＴで構成される。

図３において、スイッチＳＷ１を接点ａ側又はｂ側に選択的に切り替えることにより、対応電流Ｉ_ＤＥＴが流れる回路の抵抗値を変化させることができ、これにより、電圧降下を変化させることができる。それ故、簡単な構成で、検出電圧（＝昇圧電圧）Ｖｆｂを変化させることができる。

本実施形態によれば、検出電流Ｉ_ＤＥＴの可変レンジを大きく取る必要がないことを特徴としている。スイッチＳＷ１が帰還回路の外にあるために、スイッチＳＷ１を構成するＭＯＳＦＥＴのオン抵抗は十分小さい必要はなく、抵抗可変回路Ｍ_Ｎ２ＡにおいてＶ_ｄｓ≫Ｖ_ｄｓａｔ（飽和領域のドレイン電流）を保つことができれば十分である。また、図６の従来例に係る抵抗帰還型制御回路と違い、スイッチＳＷ１がオフのときは抵抗Ｒ２に電流が流れないので、抵抗Ｒ２の両端の電位は同じであるために、図７のようなＮＭＯＳＦＥＴのスイッチ回路を使用する必要もない。

第４の実施形態．
図４は本発明の第４の実施形態に係る昇圧回路の制御回路の構成を示す回路図である。
第４の実施形態に係る昇圧回路の制御回路は、図２の第２の実施形態に係る昇圧回路の制御回路に比較して、以下の点が異なる。
（１）抵抗Ｒ１と抵抗可変回路Ｍ_Ｎ２Ａのドレイン側一端との接続点は、抵抗Ｒ２を介して接地されていること。

図４の制御回路では、図６の従来例に係る抵抗帰還型回路と、第２の実施形態に係る可変電流型制御回路とを組み合わせたものであり、両方の作用効果を有する。なお、図４では、第２の実施形態に適用しているが、本発明はこれに限らず、図１の第１の実施形態又は図３の第３の実施形態に係る制御回路に適用してもよい。

以上詳述したように、本発明に係る昇圧回路の制御回路によれば、上記昇圧回路の出力電圧の端子は、第１の抵抗、接続点及び上記第２のトランジスタ回路を介して接地されて、上記第２のトランジスタに上記対応電流を流し、上記演算増幅手段は、上記接続点の検出電圧を上記基準電圧と比較し一致したとき、上記昇圧回路の出力電圧が上記昇圧電圧に昇圧したことを検出して当該昇圧回路の動作を停止させる。従って、従来技術に比較して制御回路側の接地電位Ｖ_ｓｓにおけるオフセット電圧やノイズの影響を軽減することができる。

また、上記昇圧回路の制御回路において、
（Ａ）上記第２のトランジスタ回路は、互いに異なるオン抵抗を有し各スイッチを介して互いに並列に接続された複数のトランジスタを備えて構成され、上記各スイッチをオン／オフすることにより、上記第２のトランジスタ回路のオン抵抗を変化させ、これにより、上記接続点の検出電圧を変化させ、もしくは、
（Ｂ）上記第１のトランジスタ回路は、互いに直列接続された複数の第２の抵抗を含み、上記昇圧回路の出力電圧の端子に接続された一端と、上記第２のトランジスタ回路に接続された他端とを有する複数の第２の抵抗の回路と、上記複数の第２の抵抗の回路の他端又は上記各第２の抵抗の接続点のいずれに選択的に接続するように切り替えることにより上記接続点の検出電圧を変化させるスイッチ手段とを備えて構成する
ことにより、上記昇圧電圧を変化できるので、従来技術に比較してＮＭＯＳＦＥＴのオン抵抗や基盤バイアス効果を考慮しないで、簡単な構成で昇圧電圧を設定できる。

１０…基準電圧生成回路、
１１…オペアンプ、
１２…チャージポンプ、
１３…負荷、
２０，２１，２２…オフセット電圧源、
３０，３１，３２…ノイズ、
Ｍ_Ｎ１，Ｍ_Ｎ２，Ｍ_Ｎ１１〜Ｍ_Ｎ１３…ＮチャネルＭＯＳＦＥＴ（ＮＭＯＳＦＥＴ）、
Ｍ_Ｎ２Ａ…抵抗可変回路、
Ｒ０，Ｒ１，Ｒ２…抵抗、
ＳＷ１，ＳＷ１１〜ＳＷ１３…スイッチ。

Claims (5)

1. 所定の基準電圧を発生する発生手段と、昇圧回路の出力電圧に対応する電圧を上記基準電圧と比較し一致したとき、上記昇圧回路の出力電圧が所定の昇圧電圧に昇圧したことを検出して当該昇圧回路の動作を停止させる演算増幅手段とを備えた昇圧回路の制御回路において、
   上記発生手段はさらに上記基準電圧に対応する基準電流を発生し、
   上記制御回路は、上記基準電流を流す第１のトランジスタ回路と、上記基準電流に対応しかつ実質的に同一の対応電流を流す第２のトランジスタ回路とを備えて構成されたカレントミラー回路を備え、
   上記昇圧回路の出力電圧の端子は、第１の抵抗、接続点及び上記第２のトランジスタ回路を介して接地されて、上記第２のトランジスタに上記対応電流を流し、
   上記演算増幅手段は、上記接続点の検出電圧を上記基準電圧と比較し一致したとき、上記昇圧回路の出力電圧が上記昇圧電圧に昇圧したことを検出して当該昇圧回路の動作を停止させることにより、上記昇圧回路の出力電圧を一定にすることを特徴とする昇圧回路の制御回路。
2. 上記演算増幅手段は、当該制御回路の接地電位と上記カレントミラー回路の接地側との間の配線におけるオフセット電圧及びノイズに対して依存しないで、上記昇圧回路の出力電圧を一定にすることを特徴とする請求項１記載の昇圧回路の制御回路。
3. 上記第２のトランジスタ回路は、各スイッチを介して互いに並列に接続された複数のトランジスタを備えて構成され、上記各スイッチをオン／オフすることにより、上記第２のトランジスタ回路のオン抵抗を変化させ、これにより、上記接続点の検出電圧を変化させることを特徴とする請求項１又は２記載の昇圧回路の制御回路。
4. 上記第１の抵抗に代えて、互いに直列接続された複数の第２の抵抗にてなる直列接続回路を備え、
   上記直列接続回路は、上記昇圧回路の出力電圧の端子に接続された一端と、上記第２のトランジスタ回路に接続された他端とを有し、
   上記直列接続回路の他端又は上記各第２の抵抗の接続点のいずれに選択的に接続するように切り替えることにより上記接続点の検出電圧を変化させるスイッチ手段とを備えたことを特徴とする請求項１乃至３のうちのいずれか１つに記載の昇圧回路の制御回路。
5. 上記接続点と接地との間に接続された第３の抵抗をさらに備えたことを特徴とする請求項１乃至４のうちのいずれか１つに記載の昇圧回路の制御回路。

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