KR101053254B1 - 전류 컨베이어 회로 - Google Patents

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Abstract

본 발명의 전류 컨베이어 회로는 검출 감도를 높이기 위해 낮은 전류의 바이어스를 사용하는 경우, 회로 내의 특정 트랜지스터의 소스 단에 저항을 설계함으로써, 회로 내의 일부 트랜지스터가 갖는 트랜스컨덕턴스의 비선형적인 특성으로 인한 입력 임피던스의 비선형 특성을 제거한다.
전류 미러, 전류 컨베이어

Description

전류 컨베이어 회로{CURRENT CONVEYOR CIRCUIT}
본 발명은 전류 컨베이어 회로에 관한 것으로서, 구체적으로 전류 미러(current mirror) 방식을 이용하여 검출하고자 하는 전류를 소정 배율만큼 증가시켜 검출하는 전류 컨베이어 회로에 관한 것이다.
일반적으로 전류 컨베이어(current conveyor)는 높은 분해능(high-resolution)의 X-레이(X-ray) 또는 감마-레이(γ-ray) 검출기에 근거한 검출 시스템에서 필요한 RC 시상수(RC time constants)를 제공하는데 사용된다. 수 ㎲ 단위의 RC 시상수를 제공하는 전류 컨베이어는 전류 미러(current mirror)를 이용한 전류의 축소(de-magnification of current) 기법에 기초한다.
도 1은 전류 컨베이어의 일부 구성을 개략적으로 보여주는 회로도이다.
도 1에 도시된 바와 같이, 전류 컨베이어는 반전 증폭기(200), 커패시터(C), 전류 검출 회로(100), 저항(R)을 포함한다. 커패시터(C)는 반전 증폭기의 음의 입력단과 출력단 사이에 연결되어 피드백(feed back) 회로를 구성한다. 직렬로 연결된 전류 검출 회로(100: ICON)와 저항(R)은 상기 커패시터(C)와 병렬로 연결된다. 이러한 전류 컨베이어는 일종의 적분 회로를 구성한다.
전류 검출 회로(100)는 제1 입력 전류(IR)가 입력되는 방향의 반대 방향에서 회로 내부로 들어오는 전류를 소정 배율(λ)만큼 증가시킨 제2 입력 전류(λ×IR)를 통해 상기 제1 입력 전류(IR)를 검출한다. 이 전류 검출 회로에서는 전류 미러 방식이 사용된다. 즉, 전류 검출 회로(100)는 전류 미러 방식을 이용하여 제1 입력 전류(IR)를 λ배만큼 증가시켜 검출함으로써, 제1 입력 전류(IR)의 크기가 작아도 효율적으로 검출이 가능하다.
한편, 제1 입력 전류(IR)의 검출 감도를 높이기 위해 전류 상기 제1 및 제2 입력 전류(IR, λ×IR)가 입력되는 전류 검출 회로의 각 입력 노드의 바이어스를 수 마이크로 암페어(Micro Ampare) 단위의 낮은 전류로 바이어싱 한다. 이 경우, 출력 전압(Vx) 즉, 제2 입력 전류(λ×IR)가 입력되는 쪽의 전압(Vx)은 비선형 변하여 불안정한 출력 특성을 나타낸다. 이것은 전류 검출 회로의 내에 구비된 트랜지스터들 중 상기 제2 입력 전류가 입력되는 노드에 연결된 트랜지스터들의 트랜스컨덕턴스(transconductance) 성분이 비선형적으로 변하기 때문이다. 이로 인해, 외부에서 상기 제2 입력 전류가 입력되는 노드 쪽으로 바라본 입력 임피던스는 비선형적으로 변하게 된다. 따라서, 이러한 전류 검출 회로를 구비한 전류 컨베이어는 비선형적으로 변하는 입력 임피던스에 의해 불안정한 RC 시상수와 출력 전압(Vx)을 제공한다.
따라서 본 발명은 비선형특성을 갖는 입력 임피던스를 제거하여 출력 전압의 선형성을 향상시킬 수 있는 전류 컨베이어 회로를 제공하는 데 있다.
상기와 같은 기술적 과제를 해결하기 위하여 본 발명의 일면에 따른 전류 컨베이어 회로는, 제1 노드를 통해 연결되는 제1 P형 전류 미러와 제1 N형 전류 미러를 포함하고, 상기 제1 노드를 통해 제1 입력 전류를 입력받는 제1 전류 미러와, 제2 노드를 포함하는 입력부, 및 상기 제2 노드를 통해 연결되는 제2 P형 전류 미러와 제2 N형 전류 미러를 포함하여 상기 제1 전류 미러와 크로스커플되고, 상기 제2 노드를 통해 입력되는 제2 입력 전류를 상기 제1 입력 전류의 소정 배율만큼 증폭하는 제2 전류 미러를 포함하여 상기 제1 입력 전류를 검출한다. 여기서, 외부에서 상기 제2 노드 쪽으로 바라본 입력 임피던스는 상기 제2 전류 미러에 구비된 트랜지스터들의 소스에 구비된 부하에 의해 일정하게 유지되는 트랜스컨덕턴스를 포함하는 것을 특징으로 한다.
본 발명의 다른 일면에 따른 전류 컨베이어 회로는 제1 노드를 통해 제1 입력 전류를 입력받는 제1 전류 미러와, 상기 제1 전류 미러와 크로스커플되어, 제2 노드를 통해 입력되는 제2 입력 전류를 상기 제1 입력 전류의 소정 배율만큼 증폭하여 상기 제1 입력 전류를 검출하는 제2 전류 미러를 포함한다. 여기서, 상기 제2 전류 미러는 PMOS 및 NMOS 트랜지스터들로 이루어진 다수의 MOS 트랜지스터를 포함하고, 상기 다수의 MOS 트랜지스터 중 상기 제2 노드에 연결된 MOS 트랜지스터의 트랜스컨덕턴스 성분의 비선형 특성을 제거하기 위하여 상기 다수의 MOS 트랜지스터 중 나머지 MOS 트랜지스터들의 소스에 연결된 부하를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 일면에 따른 전류 컨베이어 회로는, 접지전압과 마이크로 암페어 단위의 제1 입력 전류를 입력받는 제1 노드 사이에 연결된 제1 N형 전류 미러와, 전원전압과 상기 제1 노드 사이에 연결된 제1 P형 전류 미러를 포함하는 제1 전류 미러와, 상기 제1 P형 전류 미러와 연결되고, 상기 접지전압과 상기 제1 입력 전류가 소정 배율만큼 증폭된 제2 입력 전류를 입력받는 제2 노드 사이에 연결된 제2 N형 전류 미러와, 상기 제1 N형 전류 미러와 연결되고, 상기 전원 전압과 상기 제2 노드 사이에 연결된 제2 P형 전류 미러를 포함하는 제2 전류 미러를 포함하여 상기 소정 배율만큼 증폭된 상기 제2 입력 전류를 이용하여 상기 제1 입력 전류를 검출한다. 여기서, 상기 제2 N형 전류 미러는, 상기 제2 노드와 연결되는 제1 NMOS 트랜지스터와, 상기 제1 NMOS 트랜지스터와 연결되어 N형 전류 미러를 구성하는 제2 NMOS 트랜지스터 및 상기 제2 NMOS 트랜지스터의 소스와 상기 접지전압 사이에 연결되는 제1 저항을 포함하고, 상기 제1 저항은 상기 제1 NMOS 트랜지스터의 트랜스컨덕턴스 성분을 일정한 상수 값으로 유지시키는 것을 특징으로 한다.
본 발명에 의하면, 전류 미러를 구성하는 일부 트랜지스터의 소스 단에 저항을 연결하여 특정 트랜지스터의 비선형적인 트랜스컨덕턴스를 제거함으로써, 입력 임피던스의 비선형적인 특성을 제거할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
도 2는 도 1에 도시된 본 발명의 실시예에 따른 전류 검출 회로의 내부구성을 보여주는 회로도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 전류 컨베이어 회로(100)는 제1 전류 미러(110), 제2 전류 미러(120) 및 입력부(130)를 포함한다.
제1 전류 미러(110)는 제1 입력 전류(IR)를 입력받는 제1 노드(N1), 상기 제1 노드(N1)를 통해 연결되는 제1 N형 전류 미러(112) 및 제1 P형 전류 미러(114)를 포함한다.
입력부(130)는 상기 제1 입력 전류가 소정 배율(λ)만큼 증폭된 제2 입력 전류(λ×IR)를 입력받는 제2 노드(N2), 상기 제2 노드에 의해 연결되는 제1 바이어스 저항(Rb1) 및 제2 바이어스 저항(Rb2)을 포함한다.
제2 전류 미러(120)는 상기 제2 노드(N2)를 통해 연결되는 제2 N형 전류 미러(124) 및 제2 P형 전류 미러를 포함하고, 상기 제1 전류 미러(110)와 크로스커플 되어, 상기 제2 노드(N2)를 통해 입력되는 상기 제2 입력 전류(λ×IR)를 상기 제1 입력 전류의 소정 배율만큼 증폭한다.
보다 구체적으로 설명하면, 제1 전류 미러(110)에 구비된 제1 N형 전류 미러(112)는 제5 및 제6 NMOS 트랜지스터(MN5, MN6)로 이루어진다. 제5 NMOS 트랜지 스터(MN5)의 드레인은 제2 전류 미러(120)에 구비된 제2 P형 전류 미러(126)와 연결되고, 제5 NMOS 트랜지스터(MN5)의 소스는 접지전압(VSS)에 연결되고, 제5 NMOS 트랜지스터(MN5)의 게이트는 제6 NMOS 트랜지스터(MN6)의 게이트에 연결된다. 이때, 제5 NMOS 트랜지스터(MN5)의 게이트와 드레인은 서로 연결된다. 제6 NMOS 트랜지스터(MN6)의 드레인은 제1 노드(N1)와 연결되고, 제6 NMOS 트랜지스터(MN6)의 소스는 접지전압(VSS)과 연결된다.
제1 전류 미러(110)에 구비된 제1 P형 전류 미러(114)는 제7 및 제8 PMOS 트랜지스터(MP7, MN8)로 이루어진다. 제7 PMOS 트랜지스터(MP7)의 소스는 전원전압(VDD)에 연결되고, 제7 PMOS 트랜지스터(MP7)의 게이트는 제8 PMOS 트랜지스터(MP8)의 게이트에 연결되고, 제7 PMOS 트랜지스터(MP7)의 드레인은 제2 전류 미러(120)에 구비된 제2 N형 전류 미러(124)에 연결된다. 여기서, 제7 PMOS 트랜지스터(MP7)의 게이트와 드레인은 서로 연결된다. 제8 PMOS 트랜지스터(MP8)의 소스는 전원전압(VDD)과 연결되고, 제8 PMOS 트랜지스터(MP8)의 드레인은 제1 노드(N1)와 연결된다.
제2 전류 미러(120)에 구비된 제2 N형 전류 미러(124)는 제1 및 제2 NMOS 트랜지스터(MN1, MN2)와, 부하(R1: 이하, 제1 저항이라 지칭)를 포함한다. 제1 NMOS 트랜지스터(MN1)의 드레인은 입력부(130)에 구비된 제1 바이어스 저항(Rb1)을 통해 제2 노드(N2)와 연결되고, 제1 NMOS 트랜지스터(MN1)의 소스는 접지전압(VSS)과 연결되고, 제1 NMOS 트랜지스터(MN1)의 드레인과 게이트는 서로 연결되어, 제2 NMOS 트랜지스터(MN2)의 게이트에 공통으로 연결된다. 제2 NMOS 트랜지스터(MN2)의 드레인은 제1 P형 전류 미러(114)와 연결된다. 구체적으로, 제2 NMOS 트랜지스터(MN2)의 드레인은 제1 P형 전류 미러(114)에 구비된 제7 PMOS 트랜지스터(MP7)의 드레인과 연결된다. 제2 NMOS 트랜지스터(MN2)의 게이트는 제1 NMOS 트랜지스터(MN1)의 드레인과 게이트에 공통으로 연결되고, 제2 NMOS 트랜지스터(MN2)의 소스는 제1 저항(R1)을 통해 접지전압(VSS)과 연결된다. 제2 NMOS 트랜지스터(MN2)의 소스에 연결된 제1 저항(R1)을 통해 외부에서 제2 노드(N2) 안쪽으로 바라본 입력 저항(Rin-eq)에 포함된 제1 NMOS 트랜지스터(MN1)의 트랜스컨덕턴스(gm1)의 변화에 의한 상기 입력 저항(Rin-eq)의 비선형성을 제거할 수 있다. 이에 대한 구체적인 설명은 아래에서 전개되는 수식을 통해 확실히 설명하기로 한다.
제2 전류 미러(120)에 구비된 제2 P형 전류 미러(126)는 제3 및 제4 PMOS 트랜지스터(MP3, MP4)와 부하(R2: 이하, 제2 저항이라 지칭)를 포함한다. 제3 PMOS 트랜지스터(MP3)의 드레인은 입력부(130)에 구비된 제2 바이어스 저항(Rb2)을 통해 제2 노드(N2)에 연결된다. 또한, 제3 PMOS 트랜지스터(MP3)의 드레인과 게이트는 서로 연결된다. 제3 PMOS 트랜지스터(MP3)의 소스는 전원전압(VDD)과 연결된다. 제4 PMOS 트랜지스터(MP4)의 드레인은 제1 전류 미러(110)와 연결된다. 즉 제4 PMOS 트랜지스터(MP4)의 드레인은 제1 전류 미러(110)의 제1 N형 전류 미러(112)에 구비된 제5 NMOS 트랜지스터(MN5)의 드레인에 연결된다. 제4 PMOS 트랜지스터(MP4)의 소스는 제2 저항(R2)을 통해 전원전압(VDD)과 연결된다.
상술한 바와 같은 본 발명의 실시예에 따른 전류 검출 회로(100)는 크로스 커플된 구조로 이루어진 제1 전류 미러(110)와 제2 전류 미러(120)를 구비함으로써, 제1 노드(N1)로 입력되는 제1 입력 전류(IR)가 미세한 전류 값 예컨대, 수 마이크로 암페어 단위의 전류 값을 가질지라도 소정 배율(λ)만큼 증폭시켜 효율적으로 검출할 수 있다.
그런데 전술한 바와 같이, 수 마이크로 암페어 단위의 전류 값을 갖는 제1 입력 전류(IR)을 검출하는 경우, 제2 N형 전류 미러(124)의 내부에 설계된 제1 NMOS 트랜지스터(MN1)의 트랜스컨덕턴스(gm1)의 변화에 의해 출력 전압(Vx)이 비선형성을 갖게 된다. 즉, 입력 저항(Rin-eq)에는 아래의 식에 나타나는 바와 같이, 제1 NMOS 트랜지스터(MN1)의 트랜스컨덕턴스 성분이 포함된다.
Figure 112009015357116-pat00001
따라서, 입력 저항(Rin-eq)에 포함된 제1 NMOS 트랜지스터(MN1)의 트랜스컨덕턴스(gm1)가 비선형적으로 변하므로, 입력 저항(Rin-eq) 또한 비선형적으로 변화하여, 불안정한 출력 전압(Vx)이 나타나게 된다. 더 나아가 이러한 전류 검출 회로(100)가 도 1에 도시된 전류 컨베이어에 적용되면, RC 시상수 또한 불안정한 상태가 된다.
이를 해결하기 위해 본 실시예에서는 제2 노드(N2)에 연결되는 제1 및 제2 바이어스 저항(Rb1, Rb2)이 설계된 입력부를 구비함으로써, 비선형 특성을 최소화한 다.
또한, 본 실시예에서는 제2 전류 미러(120)를 구성하는 제1 NMOS 트랜지스터(MN1)에 의한 비선형 특성을 더욱 확실히 제거하기 위하여 제2 전류 미러(120)를 구성하는 제2 NMOS 트랜지스터(MN2) 및 제4 PMOS 트랜지스터(MP4)의 소스 단에 제1 및 제2 저항(R1, R2)이 설계한다. 이로부터, 외부에서 제2 노드(N2) 안쪽으로 바라본 입력 저항(Rin-eq = Rb1 × 1/gm1)에 포함된 제1 NMOS 트랜지스터(MN1)의 트랜스컨덕턴스(gm1) 성분이 선형적으로 유지시킨다. 즉, 입력 저항(Rin-eq)이 선형적으로 유지된다. 이러한 결과는 이하에서 설명되는 수학식 전개를 통해 확실히 증명될 수 있다.
제1 NMOS 트랜지스터(MN1)의 트랜스컨덕턴스(gm1) 성분이 선형적으로 유지되는 결과에 대한 수학적 설명을 위해 먼저 다음과 같은 2가지를 가정한다.
첫 번째 가정은 본 발명의 실시예에 따른 전류 검출 회로(100)에 포함된 NMOS 및 PMOS 전류 미러들 각각은 구성하는 트랜지스터 채널 폭의 비율에 따라 전류를 정확히 복사한다. 두 번째 가정은 전류 미러를 구성하는 각 MOS 트랜지스터들은 채널 길이의 변동에 의한 영향을 고려하지 않는다.
상기 제1 NMOS 트랜지스터(MN1)의 트랜스컨덕턴스(gm1)에 대한 수식을 유도하기 위해 제1 NMOS 트랜지스터와 제2 NMOS 트랜지스터의 게이트-소스 간의 키르히호프 전압 법칙을 적용하면, 아래와 같은 수학식을 얻을 수 있다.
Figure 112009015357116-pat00002
여기서, Vgs1은 제1 NMOS 트랜지스터(MN1)의 게이트와 소스 간의 전압이고, Vgs2는 제2 NMOS 트랜지스터(MN2)의 게이트와 소스 간의 전압이고, Id2는 제2 NMOS 트랜지스터(MN2)의 드레인에 흐르는 전류이다.
상기 수학식 2에 의하면, 제1 NMOS 트랜지스터(MN1)와 제2 NMOS 트랜지스터(MN2)의 게이트가 서로 연결되어 있으므로, 제1 NMOS 트랜지스터(MN1)의 게이트 전압(Vg1)과 제2 NMOS 트랜지스터의 게이트 전압(Vg2)은 같다. 여기서, 제1 NMOS 트랜지스터(MN1)의 게이트 전압(Vg1)은 제2 NMOS 트랜지스터(MN2)의 게이트와 소스 간의 전압(Vgs2)과 제1 저항(R1)에 나타나는 전압의 합으로 나타낼 수 있다. 이때, 오옴의 법칙(V=IR)을 이용하면, 상기 제1 저항(R1)의 양단에 나타나는 전압(Id2 ×R1)은 제2 NMOS 트랜지스터의 드레인 전류(Id2)로 나타낼 수 있다.
문턱 전압을 이용하여 상기 수학식 2는 아래의 수학식 3으로 나타낼 수 있다.
Figure 112009015357116-pat00003
여기서, Vds1은 제1 NMOS 트랜지스터의 드레인과 소스 간의 전압이고, Vds2는 제2 NMOS 트랜지스터의 드레인과 소스 간의 전압이다.
Vds1은 Vgs1 - Vth1(제1 NMOS 트랜지스터(MN1)의 문턱 전압)이고, Vds2는 Vgs2 - Vth2(제2 NMOS 트랜지스터의 문턱 전압)이므로, Vth1과 Vth2이 동일한 경우, 상기 수학식 2는 상기 수학식 3으로 나타낼 수 있다.
제2 NMOS 트랜지스터(MN2)의 채널 폭이 제1 NMOS 트랜지스터(MN1)의 채널 폭의 N 배인 경우, 제2 PMOS 전류 미러(126)에 의해 복사된 Id1은 N × Id2이 된다. 이로부터 아래의 수학식 4 내지 수학식 6이 유도된다.
Figure 112009015357116-pat00004
Figure 112009015357116-pat00005
Figure 112009015357116-pat00006
상기 수학식 6을 상기 수학식 2에 대입하면, 아래의 수학식 7이 유도된다.
Figure 112009015357116-pat00007
gm1을 μncox w/L VOV라 가정하면, 아래와 같은 수학식 8이 유도된다.
Figure 112009015357116-pat00008
수학식 8에 의해 수학식 7은 아래의 수학식 9로 나타낼 수 있다.
Figure 112009015357116-pat00009
상기 수학식 9에서 양변을 Id2로 나누고, gm1에 대하여 정리하면, 아래의 수학식 10이 유도된다.
Figure 112009015357116-pat00010
상기 수학식 10에 의하면, gm1이 제2 NMOS 트랜지스터(MN2)의 채널 폭과 제1 NMOS 트랜지스터(MN1)의 채널 폭의 비율인 N과 제2 NMOS 트랜지스터의 소스 단에 연결된 제1 저항(R1)의 저항값에 의해 결정된다. 즉, gm1이 'N'과 'R1'로 이루어진 상수 값에 의해 결정되어 일정한 상수 값으로 유지됨으로써, 비선형성을 나타내지 않게 된다.
외부에서 제2 노드(N2) 쪽으로 바라본 입력 저항(Rin-eq)은 아래의 수학식 11로 표현된다.
Figure 112009015357116-pat00011
상기 수학식 10을 통해 유도된 gm1을 상기 수학식 11에 대입하면, 아래의 수학식 12와 같다.
Figure 112009015357116-pat00012
따라서 Rin-eq 역시 수학식 12와 같이 선형적인 결과 즉, 일정한 상수 값으로 유지될 수 있다.
도 3은 본 발명의 실시예에 다른 입력 저항의 변화를 시뮬레이션한 결과 보여주는 그래프이다. 여기서, 가로축은 제1 입력 전류(IR)를 나타내고, 세로축은 상기 제1 입력 전류에 따른 입력 저항의 변화율을 퍼센트(%)로 나타낸다. 또한, 도 3에서, 실선으로 표시된 제1 그래프(G1)와 점선으로 표시된 제2 그래프(G2)가 도시 된다. 여기서, 제1 그래프(G1)는 본 발명에 따라 제2 NMOS 트랜지스터(MN2)의 소스 단에 제1 저항(R1)을 구비한 경우, 제1 입력 전류에 변화에 따른 입력 저항의 변화율을 나타낸 그래프이고, 점선으로 표시된 제2 그래프(G2)는 제2 NMOS 트랜지스터(MN2)의 소스 단에 제1 저항(R1)이 구비되지 않은 경우, 제1 입력 전류(IR)의 변화에 따른 입력 저항(Rin-eq)의 변화율을 나타낸 그래프이다.
도 3에 도시된 바와 같이, 제2 NMOS 트랜지스터(MN2)의 소스 단에 제1 저항(R1)을 구비하지 않은 경우, 외부에서 제2 노드(N2) 쪽으로 바라본 입력 저항(Rin-eq)은 제1 입력 전류(IR)가 증가함에 따라 점차 증가한다는 점을 알 수 있다. 그러나 본 발명의 실시예에 따라 제2 NMOS 트랜지스터(MN2)의 소스 단에 제1 저항(R1)을 구비한 경우, 제1 입력 전류(IR)의 크기에 관계없이 입력 저항은 거의 변동되지 않고 있음을 볼 수 있다.
이상 설명한 바와 같이, 본 발명의 실시예에 따른 전류 검출 회로에서는, 출력 전압(Vx) 쪽에서 들여다본 입력 저항(Rin-eq) 즉, 제2 노드(N2)에서 회로 내부로 들여다본 입력 저항(Rin-eq)에 제1 NMOS 트랜지스터(MN1)의 트랜스컨덕턴스(gm1) 성분이 포함된다. 저잡음 회로를 구성하기 위한 uA이하의 매우 낮은 전류 바이어스가 제1 NMOS 트랜지스터(MN1)에 인가되는 경우, 이 트랜스컨덕턴스(gm1)성분은 비선형 특성을 갖게 된다. 따라서 입력저항(Rin-eq)에 포함된 비선형적인 트랜스컨덕턴스 성분으로 인해 입력 저항 또한 비선형적인 특성을 갖게 된다. 그 결과 출력 전압(Vx)이 불안정하게 된다. 이를 해결하기 위해 본 발명에서는 제2 N형 전류 미러(124)에 구비된 제2 NMOS 트랜지스터의 소스 단에 부하(R1)을 설계하여 트랜스컨덕턴스(gm1) 성분이 낮은 전류 바이어스 상황에서도 선형적으로 유지된다.
도 1은 일반적인 전류 컨베이어의 구성 일부를 보여주는 회로도이다.
도 2는 본 발명의 실시예에 따른 전류 검출 회로의 내부 구성을 보여주는 회로도이다.
도 3은 본 발명의 실시예에 따른 입력 저항의 변화율을 보여주는 그래프이다.

Claims (10)

  1. 제1 노드를 통해 연결되는 제1 P형 전류 미러와 제1 N형 전류 미러를 포함하고, 상기 제1 노드를 통해 제1 입력 전류를 입력받는 제1 전류 미러;
    제2 노드를 포함하는 입력부; 및
    상기 제2 노드를 통해 연결되는 제2 P형 전류 미러와 제2 N형 전류 미러를 포함하여 상기 제1 전류 미러와 크로스커플되고, 상기 제2 노드를 통해 입력되는 제2 입력 전류를 상기 제1 입력 전류의 소정 배율만큼 증폭하는 제2 전류 미러
    를 포함하여 상기 제1 입력 전류를 검출하고,
    외부에서 상기 제2 노드 쪽으로 바라본 입력 임피던스는 상기 제2 전류 미러에 구비된 트랜지스터들의 소스에 구비된 부하에 의해 일정하게 유지되는 트랜스컨덕턴스를 포함하는 것을 특징으로 하는 전류 컨베이어 회로.
  2. 제1항에 있어서, 상기 부하는,
    상기 제2 N형 전류 미러에 구비된 트랜지스터의 소스에 구비된 제1 저항; 및
    상기 제2 P형 전류 미러에 구비된 트랜지스터의 소스에 구비된 제2 저항
    을 포함하는 것을 특징으로 하는 전류 컨베이어 회로.
  3. 제2항에 있어서, 상기 제2 N형 전류 미러는,
    상기 입력부의 일단과 연결되는 제1 드레인, 상기 제1 드레인과 연결되는 제 1 게이트 및 접지전압과 연결되는 제1 소스로 이루어진 제1 NMOS 트랜지스터; 및
    상기 제1 게이트와 연결되는 제2 게이트, 상기 제1 P형 전류 미러와 연결되는 제2 드레인 및 상기 제1 저항을 통해 상기 접지전압과 연결되는 제2 소스로 이루어진 제2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 전류 컨베이어 회로.
  4. 제2항에 있어서, 상기 제2 P형 전류 미러는,
    상기 입력부의 타단과 연결되는 제3 드레인, 상기 제3 드레인과 연결되는 제3 게이트 및 제3 소스로 이루어진 제3 PMOS 트랜지스터; 및
    상기 제3 게이트와 연결되는 제4 게이트, 상기 제1 N형 전류 미러와 연결되는 제4 드레인 및 상기 제2 저항을 통해 전원전압과 연결되는 제4 소스로 이루어진 것을 특징으로 하는 제4 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 전류 컨베이어 회로.
  5. 제1 노드를 통해 제1 입력 전류를 입력받는 제1 전류 미러; 및
    상기 제1 전류 미러와 크로스커플되어, 제2 노드를 통해 입력되는 제2 입력 전류를 상기 제1 입력 전류의 소정 배율만큼 증폭하여 상기 제1 입력 전류를 검출하는 제2 전류 미러를 포함하고,
    상기 제2 전류 미러는 PMOS 및 NMOS 트랜지스터들로 이루어진 다수의 MOS 트랜지스터를 포함하고, 상기 다수의 MOS 트랜지스터 중 상기 제2 노드에 연결된 MOS 트랜지스터의 트랜스컨덕턴스 성분의 비선형 특성을 제거하기 위하여 상기 다수의 MOS 트랜지스터 중 나머지 MOS 트랜지스터들의 소스에 연결된 부하를 포함하는 것을 특징으로 하는 전류 컨베이어 회로.
  6. 제5항에 있어서, 외부에서 상기 제2 노드 안쪽으로 바라본 입력 임피던스는 상기 비선형 특성이 제거된 상기 제2 노드에 연결된 MOS 트랜지스터의 트랜스컨덕턴스 성분을 포함하는 것을 특징으로 하는 전류 컨베이어 회로.
  7. 제6항에 있어서, 외부에서 상기 제2 노드 안쪽으로 바라본 입력 임피던스는 상기 나머지 MOS 트랜지스터들의 소스에 연결된 부하에 의해 일정한 상수로 유지되는 것을 특징으로 하는 전류 컨베이어 회로.
  8. 제5항에 있어서, 상기 부하는 제1 및 제2 저항을 포함하고,
    상기 제2 전류 미러는,
    상기 제2 노드에 연결된 제1 NMOS 트랜지스터와, 상기 제2 NMOS 트랜지스터와 연결되어 N형 전류 미러를 구성하는 제2 NMOS 트랜지스터 및 상기 제2 NMOS 트랜지스터의 소스와 접지전압 사이에 연결되는 상기 제1 저항을 포함하는 N형 전류 미러; 및
    상기 제2 노드에 연결된 제3 PMOS 트랜지스터와, 상기 제3 PMOS 트랜지스터와 연결되어 P형 전류 미러를 구성하는 제4 PMOS 트랜지스터 및 상기 제4 PMOS 트랜지스터의 소스와 전원전압 사이에 연결되는 상기 제2 저항을 포함하는 P형 전류 미러
    를 포함하는 것을 특징으로 하는 전류 컨베이어 회로.
  9. 접지전압과 마이크로 암페어 단위의 제1 입력 전류를 입력받는 제1 노드 사이에 연결된 제1 N형 전류 미러와, 전원전압과 상기 제1 노드 사이에 연결된 제1 P형 전류 미러를 포함하는 제1 전류 미러; 및
    상기 제1 P형 전류 미러와 연결되고, 상기 접지전압과 상기 제1 입력 전류가 소정 배율만큼 증폭된 제2 입력 전류를 입력받는 제2 노드 사이에 연결된 제2 N형 전류 미러와, 상기 제1 N형 전류 미러와 연결되고, 상기 전원 전압과 상기 제2 노드 사이에 연결된 제2 P형 전류 미러를 포함하는 제2 전류 미러
    를 포함하여 상기 소정 배율만큼 증폭된 상기 제2 입력 전류를 이용하여 상기 제1 입력 전류를 검출하고,
    상기 제2 N형 전류 미러는,
    상기 제2 노드와 연결되는 제1 NMOS 트랜지스터;
    상기 제1 NMOS 트랜지스터와 연결되어 N형 전류 미러를 구성하는 제2 NMOS 트랜지스터 및
    상기 제2 NMOS 트랜지스터의 소스와 상기 접지전압 사이에 연결되는 제1 저항을 포함하고,
    상기 제1 저항은 상기 제1 NMOS 트랜지스터의 트랜스컨덕턴스 성분을 일정한 상수 값으로 유지시키는 것을 특징으로 하는 전류 컨베이어 회로.
  10. 제9항에 있어서, 상기 제2 P형 전류 미러는,
    상기 제2 노드와 연결되는 제3 PMOS 트랜지스터;
    상기 제3 PMOS 트랜지스터와 연결되어 P형 전류 미러를 구성하는 제4 PMOS 트랜지스터; 및
    상기 제4 PMOS 트랜지스터의 소스와 상기 전원 전압 사이에 연결되는 제2 저항을 포함하는 것을 특징으로 하는 전류 컨베이어 회로.
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