JP3343299B2 - 出力回路 - Google Patents
出力回路Info
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- JP3343299B2 JP3343299B2 JP25139394A JP25139394A JP3343299B2 JP 3343299 B2 JP3343299 B2 JP 3343299B2 JP 25139394 A JP25139394 A JP 25139394A JP 25139394 A JP25139394 A JP 25139394A JP 3343299 B2 JP3343299 B2 JP 3343299B2
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Description
【０００１】
【産業上の利用分野】この発明は、出力回路に関し、例
えば演算増幅回路の出力回路として用いられるものに利
用して有効な技術に関するものである。
えば演算増幅回路の出力回路として用いられるものに利
用して有効な技術に関するものである。
【０００２】
【従来の技術】ＣＭＯＳ（相補型ＭＯＳ）構成の演算増
幅回路がある。このようなＣＭＯＳ構成の演算増幅回路
の例としては、（株）日立製作所から販売されているＨ
Ａ１６１１８等のような汎用演算増幅回路がある。
幅回路がある。このようなＣＭＯＳ構成の演算増幅回路
の例としては、（株）日立製作所から販売されているＨ
Ａ１６１１８等のような汎用演算増幅回路がある。
【０００３】
【発明が解決しようとする課題】上記のような演算増幅
回路の出力段はソースフォロワ回路又はダーリントン接
続を含むエミッタフォロワ回路が一般的である。このよ
うな出力回路では、出力電圧が電源電圧内でフルスイン
グできないという問題がある。つまり、入力電圧に対し
てＭＯＳＦＥＴのゲート，ソース間電圧又はトランジス
タのベース，エミッタ間電圧だけ出力電圧が低下してし
まうからである。電子機器に用いられる電源電圧は、低
消費電力や電池駆動等のために低電圧化される傾向にあ
るため、上記出力電圧の損失は無視できなくなってきて
いる。
回路の出力段はソースフォロワ回路又はダーリントン接
続を含むエミッタフォロワ回路が一般的である。このよ
うな出力回路では、出力電圧が電源電圧内でフルスイン
グできないという問題がある。つまり、入力電圧に対し
てＭＯＳＦＥＴのゲート，ソース間電圧又はトランジス
タのベース，エミッタ間電圧だけ出力電圧が低下してし
まうからである。電子機器に用いられる電源電圧は、低
消費電力や電池駆動等のために低電圧化される傾向にあ
るため、上記出力電圧の損失は無視できなくなってきて
いる。
【０００４】この発明の目的は、簡単な構成により電源
電圧内でのフルスイングを実現した出力回路を提供する
ことにある。この発明の前記ならびにそのほかの目的と
新規な特徴は、本明細書の記述および添付図面から明ら
かになるであろう。
電圧内でのフルスイングを実現した出力回路を提供する
ことにある。この発明の前記ならびにそのほかの目的と
新規な特徴は、本明細書の記述および添付図面から明ら
かになるであろう。
【０００５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、入力信号を受けてソース又
はエミッタから出力信号を出力させる第１の出力素子に
対して、上記入力信号を受けてソースから出力信号を出
力させるディプレッション型ＭＯＳＦＥＴと上記入力信
号又は出力信号の絶対値的な電圧レベルに対して逆比例
的にインピーダンスが制御される可変インピーダンス素
子とからなる直列回路を並列に設ける。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、入力信号を受けてソース又
はエミッタから出力信号を出力させる第１の出力素子に
対して、上記入力信号を受けてソースから出力信号を出
力させるディプレッション型ＭＯＳＦＥＴと上記入力信
号又は出力信号の絶対値的な電圧レベルに対して逆比例
的にインピーダンスが制御される可変インピーダンス素
子とからなる直列回路を並列に設ける。
【０００６】
【作用】上記した手段によれば、入力信号が絶対値的に
高くされて第１の出力素子によ出力動作が制限される領
域では上記可変インピーダンス素子が小さくなり、第１
の出力素子に代えてディプレッション型ＭＯＳＦＥＴか
らの電流供給が行われて出力電圧を電源電圧まで高くす
ることができる。
高くされて第１の出力素子によ出力動作が制限される領
域では上記可変インピーダンス素子が小さくなり、第１
の出力素子に代えてディプレッション型ＭＯＳＦＥＴか
らの電流供給が行われて出力電圧を電源電圧まで高くす
ることができる。
【０００７】
【実施例】図１には、この発明に係る出力回路の基本的
な一実施例の回路図が示されている。同図の各回路素子
は、その入力信号を形成する図示しない他の内部回路と
ともに公知の半導体集積回路の製造技術によって、単結
晶シリコンのような１個の半導体基板上において形成さ
れる。
な一実施例の回路図が示されている。同図の各回路素子
は、その入力信号を形成する図示しない他の内部回路と
ともに公知の半導体集積回路の製造技術によって、単結
晶シリコンのような１個の半導体基板上において形成さ
れる。
【０００８】入力信号ＩＮは、Ｎチャンネル型の出力Ｍ
ＯＳＦＥＴＱ１のゲートに供給される。この出力ＭＯＳ
ＦＥＴＱ１は、エンハンスメント型とされてソースから
出力信号を形成して出力端子ＯＵＴから送出させる。こ
の出力ＭＯＳＦＥＴＱ１のソースには、負荷としてのイ
ンピーダンス手段Ｚ１が設けられる。これにより、この
実施例の出力回路は、ソースフォロワ回路とされる。
ＯＳＦＥＴＱ１のゲートに供給される。この出力ＭＯＳ
ＦＥＴＱ１は、エンハンスメント型とされてソースから
出力信号を形成して出力端子ＯＵＴから送出させる。こ
の出力ＭＯＳＦＥＴＱ１のソースには、負荷としてのイ
ンピーダンス手段Ｚ１が設けられる。これにより、この
実施例の出力回路は、ソースフォロワ回路とされる。
【０００９】この実施例では、出力端子ＯＵＴから送出
される出力電圧を電源電圧ＶＤＤまでフルスイングでき
るようにするために、次の各回路素子が付加される。上
記入力信号ＩＮは、Ｎチャンネル型出力ＭＯＳＦＥＴＱ
２のゲートに供給される。この出力ＭＯＳＦＥＴＱ２
は、ディプレッション型とされて同様にソースから出力
信号を形成する。このＭＯＳＦＥＴＱ２のソースと上記
出力ＭＯＳＦＥＴＱ１のソース、言い換えるならば、出
力端子ＯＵＴとの間には可変インピーダンス手段Ｚ２が
設けられる。この可変インピーダンス手段Ｚ２は、入力
信号ＩＮのレベルが電源電圧ＶＤＤ側に絶対値的に大き
くなるにしたがって逆比例的にインピーダンスが小さく
なるように制御される。
される出力電圧を電源電圧ＶＤＤまでフルスイングでき
るようにするために、次の各回路素子が付加される。上
記入力信号ＩＮは、Ｎチャンネル型出力ＭＯＳＦＥＴＱ
２のゲートに供給される。この出力ＭＯＳＦＥＴＱ２
は、ディプレッション型とされて同様にソースから出力
信号を形成する。このＭＯＳＦＥＴＱ２のソースと上記
出力ＭＯＳＦＥＴＱ１のソース、言い換えるならば、出
力端子ＯＵＴとの間には可変インピーダンス手段Ｚ２が
設けられる。この可変インピーダンス手段Ｚ２は、入力
信号ＩＮのレベルが電源電圧ＶＤＤ側に絶対値的に大き
くなるにしたがって逆比例的にインピーダンスが小さく
なるように制御される。
【００１０】この実施例においては、入力信号ＩＮが電
源電圧ＶＤＤに向かって絶対値的に大きなレベルになる
と、それに対応して可変インピーダンス手段Ｚ２のイン
ピーダンスが小さくされる。つまり、入力信号ＩＮが上
記のように高くなると可変インピーダンス手段Ｚ２のイ
ンピーダンスが小さくなり、入力信号ＩＮの上昇により
出力ＭＯＳＦＥＴＱ１に流れる電流が減るのを補うよう
に出力ＭＯＳＦＥＴＱ２からの電流を増加させる。この
ようにして、入力信号ＩＮに対応して出力端子ＯＵＴか
ら出力される出力電圧も電源電圧ＶＤＤ近傍まで高くで
きる。厳密には、ディプレッション型ＭＯＳＦＥＴＱ２
にはオン抵抗値があるので電源電圧ＶＤＤに対してその
オン抵抗による電圧降下に相当する数１０ｍＶオーダー
の電圧損失が生じるが、実際上は問題にならず実質的な
フルスイングを行わせることができる。
源電圧ＶＤＤに向かって絶対値的に大きなレベルになる
と、それに対応して可変インピーダンス手段Ｚ２のイン
ピーダンスが小さくされる。つまり、入力信号ＩＮが上
記のように高くなると可変インピーダンス手段Ｚ２のイ
ンピーダンスが小さくなり、入力信号ＩＮの上昇により
出力ＭＯＳＦＥＴＱ１に流れる電流が減るのを補うよう
に出力ＭＯＳＦＥＴＱ２からの電流を増加させる。この
ようにして、入力信号ＩＮに対応して出力端子ＯＵＴか
ら出力される出力電圧も電源電圧ＶＤＤ近傍まで高くで
きる。厳密には、ディプレッション型ＭＯＳＦＥＴＱ２
にはオン抵抗値があるので電源電圧ＶＤＤに対してその
オン抵抗による電圧降下に相当する数１０ｍＶオーダー
の電圧損失が生じるが、実際上は問題にならず実質的な
フルスイングを行わせることができる。
【００１１】図２には、この発明に係る出力回路の基本
的な他の一実施例の回路図が示されている。この実施例
では、上記可変インピーダンス手段Ｚ２が入力信号ＩＮ
ではなく、出力信号によりインピーダンス制御される。
つまり、この実施例のようなソースフォロワ回路では、
入力信号ＩＮと出力信号とが同相で変化するために、図
１のように入力信号ＩＮに代えて出力信号を用いるもの
である。このような出力信号を用いた場合でも、図１の
実施例と同様にインピーダンス制御を行うことにより、
実質的なフルスイングが可能になる。
的な他の一実施例の回路図が示されている。この実施例
では、上記可変インピーダンス手段Ｚ２が入力信号ＩＮ
ではなく、出力信号によりインピーダンス制御される。
つまり、この実施例のようなソースフォロワ回路では、
入力信号ＩＮと出力信号とが同相で変化するために、図
１のように入力信号ＩＮに代えて出力信号を用いるもの
である。このような出力信号を用いた場合でも、図１の
実施例と同様にインピーダンス制御を行うことにより、
実質的なフルスイングが可能になる。
【００１２】図３には、この発明に係る出力回路が用い
られた演算増幅回路の一実施例の回路図が示されてい
る。同図の各回路素子は、公知の半導体集積回路の製造
技術により、単結晶シリコンのような１個の半導体基板
上において形成される。
られた演算増幅回路の一実施例の回路図が示されてい
る。同図の各回路素子は、公知の半導体集積回路の製造
技術により、単結晶シリコンのような１個の半導体基板
上において形成される。
【００１３】Ｐチャンネル型のディプレッシッンＭＯＳ
ＦＥＴＱ６とＱ７は差動形態にされ、共通化されたソー
スと電源電圧ＶＤＤとの間に定電流源Ｉ１が設けられ
る。これらのＭＯＳＦＥＴＱ６とＱ７のそれぞれのゲー
トは、反転入力端子ＩＮ（−）と非反転入力（＋）に接
続される。ＭＯＳＦＥＴＱ６とＱ７のドレインと回路の
接地電位との間には、アクティブ負荷としてのＮチャン
ネル型ＭＯＳＦＥＴＱ８とＱ９が設けられる。つまり、
これらのＭＯＳＦＥＴＱ８とＱ９は、電流ミラー形態と
され、入力側のＭＯＳＦＥＴＱ８のドレインが上記差動
ＭＯＳＦＥＴＱ６のドレインと接続され、出力側のＭＯ
ＳＦＥＴＱ９のドレインが他方の差動ＭＯＳＦＥＴＱ７
のドレインに接続される。
ＦＥＴＱ６とＱ７は差動形態にされ、共通化されたソー
スと電源電圧ＶＤＤとの間に定電流源Ｉ１が設けられ
る。これらのＭＯＳＦＥＴＱ６とＱ７のそれぞれのゲー
トは、反転入力端子ＩＮ（−）と非反転入力（＋）に接
続される。ＭＯＳＦＥＴＱ６とＱ７のドレインと回路の
接地電位との間には、アクティブ負荷としてのＮチャン
ネル型ＭＯＳＦＥＴＱ８とＱ９が設けられる。つまり、
これらのＭＯＳＦＥＴＱ８とＱ９は、電流ミラー形態と
され、入力側のＭＯＳＦＥＴＱ８のドレインが上記差動
ＭＯＳＦＥＴＱ６のドレインと接続され、出力側のＭＯ
ＳＦＥＴＱ９のドレインが他方の差動ＭＯＳＦＥＴＱ７
のドレインに接続される。
【００１４】この差動増幅回路は初段回路を構成し、そ
の出力信号は一方においてＮチャンネル型増幅ＭＯＳＦ
ＥＴＱ５のゲートに供給される。このＭＯＳＦＥＴＱ５
のソースは、回路の接地電位点に接続され、そのドレイ
ンと電源電圧ＶＤＤとの間には負荷としての定電流源Ｉ
２が設けられることによって反転増幅回路を構成する。
この増幅回路の出力信号ＶＡは、この発明に係るソース
フォロワ出力回路の入力信号とされる。
の出力信号は一方においてＮチャンネル型増幅ＭＯＳＦ
ＥＴＱ５のゲートに供給される。このＭＯＳＦＥＴＱ５
のソースは、回路の接地電位点に接続され、そのドレイ
ンと電源電圧ＶＤＤとの間には負荷としての定電流源Ｉ
２が設けられることによって反転増幅回路を構成する。
この増幅回路の出力信号ＶＡは、この発明に係るソース
フォロワ出力回路の入力信号とされる。
【００１５】つまり、前記同様なＮチャンネル型の出力
ＭＯＳＦＥＴＱ１とＮチャンネル型のディプレッション
ＭＯＳＦＥＴＱ２のゲートに供給される。上記出力ＭＯ
ＳＦＥＴＱ１のソースは、前記のような出力端子ＯＵＴ
に接続される。そして、出力ＭＯＳＦＥＴＱ２のソース
と上記出力端子ＯＵＴとの間には、前記可変インピーダ
ンス手段Ｚ２として作用するＰチャンネル型のエンハン
スメントＭＯＳＦＥＴＱ３が設けられる。このＭＯＳＦ
ＥＴＱ３のゲートには、所定の定電圧ＶＢが印加され
る。このＭＯＳＦＥＴＱ３のソースには、上記出力ＭＯ
ＳＦＥＴＱ２を通して入力信号ＩＮが供給されることに
より、定電圧ＶＢが印加されたゲートと、上記出力ＭＯ
ＳＦＥＴＱ２を通して入力信号ＶＡに対応してゲート，
ソース間電圧が変化するので可変インピースダンスとし
て作用する。
ＭＯＳＦＥＴＱ１とＮチャンネル型のディプレッション
ＭＯＳＦＥＴＱ２のゲートに供給される。上記出力ＭＯ
ＳＦＥＴＱ１のソースは、前記のような出力端子ＯＵＴ
に接続される。そして、出力ＭＯＳＦＥＴＱ２のソース
と上記出力端子ＯＵＴとの間には、前記可変インピーダ
ンス手段Ｚ２として作用するＰチャンネル型のエンハン
スメントＭＯＳＦＥＴＱ３が設けられる。このＭＯＳＦ
ＥＴＱ３のゲートには、所定の定電圧ＶＢが印加され
る。このＭＯＳＦＥＴＱ３のソースには、上記出力ＭＯ
ＳＦＥＴＱ２を通して入力信号ＩＮが供給されることに
より、定電圧ＶＢが印加されたゲートと、上記出力ＭＯ
ＳＦＥＴＱ２を通して入力信号ＶＡに対応してゲート，
ソース間電圧が変化するので可変インピースダンスとし
て作用する。
【００１６】この実施例では、特に制限されないが、前
記インピーダンス手段Ｚ１としてＮチャンネル型ＭＯＳ
ＦＥＴＱ４が設けられる。このＭＯＳＦＥＴＱ４のゲー
トには、上記初段回路である差動増幅回路の出力信号が
供給される。これにより、出力ＭＯＳＦＥＴＱ１とＱ４
のゲートには、互いに逆位相の入力信号が供給されるこ
とにより相補的な動作を行うようにされる。このような
相補的な動作によって、出力ＭＯＳＦＥＴＱ１及びＱ２
と出力ＭＯＳＦＥＴＱ４との間で流れる直流電流を小さ
くなり、低消費電力でしかも大きな出力電流を得ること
ができる。なお、ＭＯＳＦＥＴＱ４のドレインとゲート
間には、位相補償用のキャパシタＣ１が設けられる。
記インピーダンス手段Ｚ１としてＮチャンネル型ＭＯＳ
ＦＥＴＱ４が設けられる。このＭＯＳＦＥＴＱ４のゲー
トには、上記初段回路である差動増幅回路の出力信号が
供給される。これにより、出力ＭＯＳＦＥＴＱ１とＱ４
のゲートには、互いに逆位相の入力信号が供給されるこ
とにより相補的な動作を行うようにされる。このような
相補的な動作によって、出力ＭＯＳＦＥＴＱ１及びＱ２
と出力ＭＯＳＦＥＴＱ４との間で流れる直流電流を小さ
くなり、低消費電力でしかも大きな出力電流を得ること
ができる。なお、ＭＯＳＦＥＴＱ４のドレインとゲート
間には、位相補償用のキャパシタＣ１が設けられる。
【００１７】図４には、出力ＭＯＳＦＥＴＱ１とＱ２の
電流の切り替わりの一例を示す特性図が示されている。
同図において、電圧ＶＡ’が可変インピーダンス手段と
してのＭＯＳＦＥＴＱ３がオン状態になる電圧であり、
次式（１）により求めることができる。
電流の切り替わりの一例を示す特性図が示されている。
同図において、電圧ＶＡ’が可変インピーダンス手段と
してのＭＯＳＦＥＴＱ３がオン状態になる電圧であり、
次式（１）により求めることができる。
【００１８】 ＶＡ’＝ＶＧＳ２−ＶＧＳ３＋ＶＢ ＝ＶTHD −ＶTHP ＋ＶＢ ・・・・・・・（１） ここで、ＶTHD はＮチャンネル型のディプレッションＭ
ＯＳＦＥＴＱ２のしいき値電圧、ＶTHP は、Ｐチャンネ
ル型のエンハンスメント型ＭＯＳＦＥＴＱ３のしきい値
電圧である。
ＯＳＦＥＴＱ２のしいき値電圧、ＶTHP は、Ｐチャンネ
ル型のエンハンスメント型ＭＯＳＦＥＴＱ３のしきい値
電圧である。
【００１９】ＶＡ≧ＶＡ’の領域ではＭＯＳＦＥＴＱ３
がオン状態となり、ＭＯＳＦＥＴＱ２からの電流の供給
が開始される。上記ＭＯＳＦＥＴＱ１とＱ２のドレイン
電流が等しくなる電圧ＶＡ”は、次式（２）により求め
ることができる。
がオン状態となり、ＭＯＳＦＥＴＱ２からの電流の供給
が開始される。上記ＭＯＳＦＥＴＱ１とＱ２のドレイン
電流が等しくなる電圧ＶＡ”は、次式（２）により求め
ることができる。
【００２０】 ＶＡ”＝ＶＧＳ２−ＶＧＳ３＋ＶＢ ＝ＶTHD −ＶTHP ＋（Ｉ４／βＮ・Ｋ２）1/2 ＋（Ｉ４／βＰ・Ｋ３）1/2 ＋ＶＢ ・・・・・（２） ここで、Ｉ４は、ＭＯＳＦＥＴＱ１の出力電流Ｉ１とＭ
ＯＳＦＥＴＱ２の出力電流Ｉ２とを加算した電流であ
る。また、βＮとβＰは、それぞれＭＯＳＦＥＴＱ２と
Ｑ３の導電係数（Ａ／Ｖ2 ）であり、Ｋ２及びＫ３はＭ
ＯＳＦＥＴＱ２とＱ３のサイズ（Ｗ／Ｌ）である。
ＯＳＦＥＴＱ２の出力電流Ｉ２とを加算した電流であ
る。また、βＮとβＰは、それぞれＭＯＳＦＥＴＱ２と
Ｑ３の導電係数（Ａ／Ｖ2 ）であり、Ｋ２及びＫ３はＭ
ＯＳＦＥＴＱ２とＱ３のサイズ（Ｗ／Ｌ）である。
【００２１】この実施例では、ＭＯＳＦＥＴＱ１とＱ２
は共にソースフォロワ回路のために、周波数特性は非常
によく電流供給能力も大きい。ただし、ＭＯＳＦＥＴＱ
３がオン状態になったときに、そのオン抵抗が大きいと
ＭＯＳＦＥＴＱ２の電流が制限される。それ故、ＭＯＳ
ＦＥＴＱ３は、チャンネル幅Ｗを大きく形成して出力Ｍ
ＯＳＦＥＴＱ２からの電流が十分に流れるようにするこ
とが望ましい。
は共にソースフォロワ回路のために、周波数特性は非常
によく電流供給能力も大きい。ただし、ＭＯＳＦＥＴＱ
３がオン状態になったときに、そのオン抵抗が大きいと
ＭＯＳＦＥＴＱ２の電流が制限される。それ故、ＭＯＳ
ＦＥＴＱ３は、チャンネル幅Ｗを大きく形成して出力Ｍ
ＯＳＦＥＴＱ２からの電流が十分に流れるようにするこ
とが望ましい。
【００２２】この実施例の演算増幅回路では、出力電流
の供給能力はシンク・ソース両モードで大きく、かつ２
段アンプのみの構成になり、出力発振に対する安全も十
分に確保することができる。初段回路である差動増幅Ｍ
ＯＳＦＥＴは、ディプレッション型ＭＯＳＦＥＴＱ６と
Ｑ７を用いているので、電源電圧ＶＤＤを含む広い同相
入力電圧範囲を有する。このように、入出力ともにほぼ
０Ｖから電源電圧ＶＤＤまでフル動作する構成であるか
ら、低い電源電圧まで効率のよい信号伝播が可能にな
る。
の供給能力はシンク・ソース両モードで大きく、かつ２
段アンプのみの構成になり、出力発振に対する安全も十
分に確保することができる。初段回路である差動増幅Ｍ
ＯＳＦＥＴは、ディプレッション型ＭＯＳＦＥＴＱ６と
Ｑ７を用いているので、電源電圧ＶＤＤを含む広い同相
入力電圧範囲を有する。このように、入出力ともにほぼ
０Ｖから電源電圧ＶＤＤまでフル動作する構成であるか
ら、低い電源電圧まで効率のよい信号伝播が可能にな
る。
【００２３】図５には、この発明が適用された演算増幅
回路の一実施例の概略ブロック図である。この実施例で
は、１つの半導体装置に２つの演算増幅回路が設けられ
る。つまり、８ピンのパッケージに２つの演算増幅回路
１と２が搭載される。これら演算増幅回路１と２は、図
３に示すような回路から構成される。１つの演算増幅回
路には、前記のように２つの入力端子と１つの出力端子
設けられ、電源供給端子ＶＤＤとＶＳＳ（０Ｖ）を合わ
せて８ピン構成とされる。
回路の一実施例の概略ブロック図である。この実施例で
は、１つの半導体装置に２つの演算増幅回路が設けられ
る。つまり、８ピンのパッケージに２つの演算増幅回路
１と２が搭載される。これら演算増幅回路１と２は、図
３に示すような回路から構成される。１つの演算増幅回
路には、前記のように２つの入力端子と１つの出力端子
設けられ、電源供給端子ＶＤＤとＶＳＳ（０Ｖ）を合わ
せて８ピン構成とされる。
【００２４】上記の実施例から得られる作用効果は、下
記の通りである。すわなち、 （１） 入力信号を受けてソースから出力信号を出力さ
せる第１の出力素子に対して、上記入力信号を受けてソ
ースから出力信号を出力させるディプレッション型ＭＯ
ＳＦＥＴと上記入力信号又は出力信号の絶対値的な電圧
レベルに対して逆比例的にインピーダンスが制御される
可変インピーダンス素子とからなる直列回路を並列に設
けることにより、入力信号が高くされて第１の出力素子
によ出力動作が制限される領域では上記可変インピーダ
ンス素子が小さくなり、第１の出力素子に代えてディプ
レッション型ＭＯＳＦＥＴからの電流供給が行われて出
力電圧を電源電圧まで高くすることができるという効果
が得られる。
記の通りである。すわなち、 （１） 入力信号を受けてソースから出力信号を出力さ
せる第１の出力素子に対して、上記入力信号を受けてソ
ースから出力信号を出力させるディプレッション型ＭＯ
ＳＦＥＴと上記入力信号又は出力信号の絶対値的な電圧
レベルに対して逆比例的にインピーダンスが制御される
可変インピーダンス素子とからなる直列回路を並列に設
けることにより、入力信号が高くされて第１の出力素子
によ出力動作が制限される領域では上記可変インピーダ
ンス素子が小さくなり、第１の出力素子に代えてディプ
レッション型ＭＯＳＦＥＴからの電流供給が行われて出
力電圧を電源電圧まで高くすることができるという効果
が得られる。
【００２５】（２） 上記入力信号を形成する回路とし
て、差動形態のディプレッション型の増幅ＭＯＳＦＥＴ
を含む初段回路と、かかる初段回路の出力信号を反転増
幅する駆動段回路により形成することにより、電源電圧
ＶＤＤを含む広い同相入力電圧範囲を有し、入出力とも
にほぼ０Ｖから電源電圧ＶＤＤまでフル動作する構成で
あるから、低い電源電圧まで効率のよい信号伝播が可能
になるという効果が得られる。
て、差動形態のディプレッション型の増幅ＭＯＳＦＥＴ
を含む初段回路と、かかる初段回路の出力信号を反転増
幅する駆動段回路により形成することにより、電源電圧
ＶＤＤを含む広い同相入力電圧範囲を有し、入出力とも
にほぼ０Ｖから電源電圧ＶＤＤまでフル動作する構成で
あるから、低い電源電圧まで効率のよい信号伝播が可能
になるという効果が得られる。
【００２６】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図１
ないし図３において、出力ＭＯＳＦＥＴＱ１は、ＮＰＮ
型のバイポーラ型トランジスタであってもよい。このよ
うなバイポーラ型トランジスタを用いる場合にも、ベー
ス入力電圧に対してエミッタ出力電圧は、そのベース，
エミッタ間電圧だけレベル損失が生じるので、この発明
の適用により同様に電源電圧まで大きな出力電圧を得る
ことができる。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図１
ないし図３において、出力ＭＯＳＦＥＴＱ１は、ＮＰＮ
型のバイポーラ型トランジスタであってもよい。このよ
うなバイポーラ型トランジスタを用いる場合にも、ベー
ス入力電圧に対してエミッタ出力電圧は、そのベース，
エミッタ間電圧だけレベル損失が生じるので、この発明
の適用により同様に電源電圧まで大きな出力電圧を得る
ことができる。
【００２７】図１ないし図３の実施例において、ＭＯＳ
ＦＥＴの導電型は逆にするものであってもよい。この場
合、電源電圧として負の電圧を用いるようにすればよ
い。また、上記のようなバイポーラ型トランジスタを用
いる場合でも、同様にその導電型を逆にして用いること
ができる。この発明は、半導体集積回路装置に形成され
るソース又はエミッタフォロワ出力回路に広く利用でき
る。
ＦＥＴの導電型は逆にするものであってもよい。この場
合、電源電圧として負の電圧を用いるようにすればよ
い。また、上記のようなバイポーラ型トランジスタを用
いる場合でも、同様にその導電型を逆にして用いること
ができる。この発明は、半導体集積回路装置に形成され
るソース又はエミッタフォロワ出力回路に広く利用でき
る。
【００２８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、入力信号を受けてソース又
はエミッタから出力信号を出力させる第１の出力素子に
対して、上記入力信号を受けてソースから出力信号を出
力させるディプレッション型ＭＯＳＦＥＴと上記入力信
号又は出力信号の絶対値的な電圧レベルに対して逆比例
的にインピーダンスが制御される可変インピーダンス素
子とからなる直列回路を並列に設けることにより、入力
信号が高くされて第１の出力素子によ出力動作が制限さ
れる領域では上記可変インピーダンス素子が小さくな
り、第１の出力素子に代えてディプレッション型ＭＯＳ
ＦＥＴからの電流供給が行われて出力電圧を電源電圧ま
で高くすることができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、入力信号を受けてソース又
はエミッタから出力信号を出力させる第１の出力素子に
対して、上記入力信号を受けてソースから出力信号を出
力させるディプレッション型ＭＯＳＦＥＴと上記入力信
号又は出力信号の絶対値的な電圧レベルに対して逆比例
的にインピーダンスが制御される可変インピーダンス素
子とからなる直列回路を並列に設けることにより、入力
信号が高くされて第１の出力素子によ出力動作が制限さ
れる領域では上記可変インピーダンス素子が小さくな
り、第１の出力素子に代えてディプレッション型ＭＯＳ
ＦＥＴからの電流供給が行われて出力電圧を電源電圧ま
で高くすることができる。
【００２９】上記入力信号を形成する回路として、差動
形態のディプレッション型の増幅ＭＯＳＦＥＴを含む初
段回路と、かかる初段回路の出力信号を反転増幅する駆
動段回路により形成することにより、電源電圧ＶＤＤを
含む広い同相入力電圧範囲を有し、入出力ともにほぼ０
Ｖから電源電圧ＶＤＤまでフル動作する構成であるか
ら、低い電源電圧まで効率のよい信号伝播が可能にな
る。
形態のディプレッション型の増幅ＭＯＳＦＥＴを含む初
段回路と、かかる初段回路の出力信号を反転増幅する駆
動段回路により形成することにより、電源電圧ＶＤＤを
含む広い同相入力電圧範囲を有し、入出力ともにほぼ０
Ｖから電源電圧ＶＤＤまでフル動作する構成であるか
ら、低い電源電圧まで効率のよい信号伝播が可能にな
る。
【図１】この発明に係る出力回路の基本的な一実施例を
示す回路図である。
示す回路図である。
【図２】この発明に係る出力回路の基本的な他の一実施
例を示す回路図である。
例を示す回路図である。
【図３】この発明に係る出力回路が用いられた演算増幅
回路の一実施例を示す回路図である。
回路の一実施例を示す回路図である。
【図４】上記演算増幅回路の電流切り替え動作を説明す
るための特性図である。
るための特性図である。
【図５】この発明が適用された演算増幅回路の一実施例
を示す概略ブロック図である。
を示す概略ブロック図である。
Ｑ１〜Ｑ９…ＭＯＳＦＥＴ、Ｚ１…インピーダンス手
段、Ｚ２…可変インピーダンス手段、Ｃ１…キャパシ
タ、Ｉ１，Ｉ２…定電流源、ＩＮ（＋），ＩＮ（−）…
入力端子、ＯＵＴ…出力端子、１，２…演算増幅回路。
段、Ｚ２…可変インピーダンス手段、Ｃ１…キャパシ
タ、Ｉ１，Ｉ２…定電流源、ＩＮ（＋），ＩＮ（−）…
入力端子、ＯＵＴ…出力端子、１，２…演算増幅回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 飯島 大輔 埼玉県入間郡毛呂山町大字旭台15番地 日立東部セミコンダクタ株式会社内 (72)発明者 工藤 勝美 埼玉県入間郡毛呂山町大字旭台15番地 日立東部セミコンダクタ株式会社内 (56)参考文献 特開 昭60−85615（ＪＰ，Ａ) 特開 昭57−152204（ＪＰ，Ａ) 実開 平２−55720（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 3/50
Claims (3)
- 【請求項１】 入力信号を受けてソース又はエミッタか
ら出力信号を出力する第１の出力素子と、ドレインが上記第１の出力素子のドレイン又はコレクタ
に接続され、ゲートに 上記入力信号を受けてソースから
出力信号を出力するディプレッション型ＭＯＳＦＥＴ
と、上記 ディプレッション型ＭＯＳＦＥＴのソースと上記第
１の出力素子のソース又はエミッタとの間に接続され、
上記入力信号の電圧レベルの絶対値が増加するのに対応
してインピーダンスが減少する可変インピーダンス素子
とを含むことを特徴とする出力回路。 - 【請求項２】 上記可変インピーダンス素子は、ゲート
に所定の定電圧が印加され、上記ディプレッション型Ｍ
ＯＳＦＥＴと逆導電型のエンハンスメント型ＭＯＳＦＥ
Ｔであることを特徴とする請求項１の出力回路。 - 【請求項３】 上記入力信号は、差動形態のディプレッ
ション型の増幅ＭＯＳＦＥＴを含む初段回路と、かかる
初段回路の出力信号を反転増幅する駆動段回路により形
成され、 上記第１の出力素子には上記初段回路の出力信号を受け
て上記第１の出力素子とは相補的に動作動作させられる
第２の出力素子が直列形態に設けられることを特徴とす
る請求項１又は請求項２の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25139394A JP3343299B2 (ja) | 1994-09-20 | 1994-09-20 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25139394A JP3343299B2 (ja) | 1994-09-20 | 1994-09-20 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0888522A JPH0888522A (ja) | 1996-04-02 |
| JP3343299B2 true JP3343299B2 (ja) | 2002-11-11 |
Family
ID=17222182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25139394A Expired - Lifetime JP3343299B2 (ja) | 1994-09-20 | 1994-09-20 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3343299B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105099381A (zh) * | 2014-05-23 | 2015-11-25 | 联咏科技股份有限公司 | 运算放大器 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3626043B2 (ja) | 1999-08-10 | 2005-03-02 | 沖電気工業株式会社 | 演算増幅器 |
| JP4508081B2 (ja) * | 2005-10-28 | 2010-07-21 | 株式会社デンソー | 出力回路およびそれに用いられる定電流源回路 |
| JP2007288646A (ja) * | 2006-04-19 | 2007-11-01 | Sharp Corp | バッファ回路及び固体撮像装置 |
-
1994
- 1994-09-20 JP JP25139394A patent/JP3343299B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105099381A (zh) * | 2014-05-23 | 2015-11-25 | 联咏科技股份有限公司 | 运算放大器 |
| CN105099381B (zh) * | 2014-05-23 | 2018-12-14 | 联咏科技股份有限公司 | 运算放大器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0888522A (ja) | 1996-04-02 |
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