JP2004180015A - カスコード型増幅回路 - Google Patents
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Abstract
【課題】出力周波数応答特性ｆｃ（ｏｕｔ）が従来よりも改善され、高周波特性、応答特性に優れたカスコード型増幅回路を提供する。
【解決手段】ゲートに入力信号が印加されるＦＥＴ１と、ゲートに所定のゲートバイアス電圧が印加されるデプリーション型のＦＥＴ２と、電流源ＦＥＴ５と、負荷とを直列に接続した。ＦＥＴ１のゲート幅をＷｇ１、デプリーション型のＦＥＴ２のゲート幅をＷｇ２と表記すると、
Ｗｇ２＜Ｗｇ１
の関係がある。
【選択図】 図１
【解決手段】ゲートに入力信号が印加されるＦＥＴ１と、ゲートに所定のゲートバイアス電圧が印加されるデプリーション型のＦＥＴ２と、電流源ＦＥＴ５と、負荷とを直列に接続した。ＦＥＴ１のゲート幅をＷｇ１、デプリーション型のＦＥＴ２のゲート幅をＷｇ２と表記すると、
Ｗｇ２＜Ｗｇ１
の関係がある。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体レーザ増幅回路などに用いられる、電界効果トランジスタ（以下「ＦＥＴ」という）カスコード型増幅回路に関するものである。
【０００２】
【従来の技術】
図５に、従来のＦＥＴ増幅回路の一例を示す。
このＦＥＴ増幅回路は、ＦＥＴ、電流源３０、入力抵抗Ｒｉｎ、負荷抵抗Ｒｌｏａｄを備えている。ＦＥＴのゲートは入力抵抗Ｒｉｎを通して入力端子３１に接続される。ＦＥＴのソースは電流源３０に接続され、ＦＥＴのドレインは、出力端子３２につながるとともに、負荷抵抗Ｒｌｏａｄを通して電源ＶＤＤに接続されている。
【０００３】
このようなＦＥＴ増幅回路を高周波領域に使う場合、ミラー効果による高周波利得特性、遮断周波数特性への悪影響が顕著になる。
ミラー効果の影響を軽減するには、図８に示すようなカスコード接続が有効とされている。
以下、数式を用いながら具体的に説明する。
図６は、図５のＦＥＴ増幅回路の小信号等価回路図である。この小信号等価回路において、ＦＥＴのゲート・ソース間抵抗をＲｇｓ、ゲート・ソース間寄生容量をＣｇｓ、ゲート・ドレイン間寄生容量をＣｇｄ、ドレイン・ソース間抵抗をＲｄｓ、出力側の負荷駆動電流源をｇｍＶ１で表している。ここでｇｍはＦＥＴの相互コンダクタンスである。ＦＥＴには入力抵抗Ｒｉｎを通して入力信号Ｖｉｎが印加されている。ＦＥＴのゲート・ソース間電圧をＶ１、ドレイン・ソース間電圧すなわち負荷抵抗Ｒｌｏａｄにかかる出力電圧をＶｏｕｔで表す。
【０００４】
ゲート・ドレイン間寄生容量Ｃｇｄは、
【０００５】
【数１】
【０００６】
ゲート・ソース間寄生容量をＣｇｓは、
【０００７】
【数２】
【０００８】
で表される。ここで、ＷｇはＦＥＴのゲート幅、ＬｇはＦＥＴのゲート長、ＣｏｘはＦＥＴのゲート酸化膜の単位面積あたりの容量である。
ＦＥＴのゲート長Ｌｇを決め、容量Ｃｏｘを決めると、それに応じてＦＥＴの寄生容量Ｃｇｄ，Ｃｇｓは、ＦＥＴのゲート幅Ｗｇに比例するものとなる。すなわちゲート幅Ｗｇが大きければ、寄生容量Ｃｇｄ，Ｃｇｓも大きくなる。
このＦＥＴ増幅回路のゲインＡｖは、次の式で表される。
【０００９】
【数３】
【００１０】
ここで相互コンダクタンスｇｍは、ゲート・ソース間電圧Ｖｇｓがしきい値Ｖｔｈ以上の強反転領域では、
【００１１】
【数４】
【００１２】
で表される。入力周波数応答特性ｆｃ（ｉｎ）は、
【００１３】
【数５】
【００１４】
出力周波数応答特性ｆｃ（ｏｕｔ）は、
【００１５】
【数６】
【００１６】
で表される。
このＦＥＴ増幅回路の全体の周波数応答特性Ｖｏｕｔ／Ｖｉｎは、角周波数ωを用いて、
【００１７】
【数７】
【００１８】
となる。
次にミラー効果を考える。ミラー効果とは、図７に示す回路において、−Ａｖのゲインを持つ増幅器の入出力間に接続されたコンデンサＣの容量が、等価的に大きくみえる現象をいう。増幅器の入力インピーダンスが極めて大きく、増幅器の入力電流が無視できるとすると、図７（ａ）の入力電流ＩｉｎはすべてコンデンサＣに流れるため、次式が成り立つ。
【００１９】
【数８】
【００２０】
【数９】
【００２１】
ここｖｉｎは入力電圧、Ｑはコンデンサの蓄積電荷、ｖｃａｐはコンデンサの両端電圧である。したがって、この回路を入力側から見たとき、図７（ｂ）に示すように、入力側に並列に、（１＋｜Ａｖ｜）Ｃの容量のコンデンサが存在するように見える。出力側の容量は（１＋１／｜Ａｖ｜）Ｃに見える。
図６の回路に置き直すと、回路の入力容量Ｃｉｎと、出力容量Ｃｏｕｔは、次式で表される。
【００２２】
【数１０】
【００２３】
【数１１】
【００２４】
（１０）式、（１１）式を、それぞれ（５）式、（６）式、（７）式に代入すると、以下のようになる。
【００２５】
【数１２】
【００２６】
【数１３】
【００２７】
【数１４】
【００２８】
（１２）式によれば、ミラー効果のため、増幅回路の入力周波数応答特性ｆｃ（ｉｎ）が低下し、このため、 （１４）式の全体の周波数応答特性Ｖｏｕｔ／Ｖｉｎは劣化する。負荷抵抗Ｒｌｏａｄを大きくして増幅回路のゲインを伸ばす場合、周波数応答特性はさらに劣化していく。
そこで、図８に示すようなカスコード接続が用いられる。
このカスコード型増幅回路は、ＦＥＴ１、ＦＥＴ２、電流源３０、入力抵抗Ｒｉｎ、負荷抵抗Ｒｌｏａｄを備えている。ＦＥＴ１のゲートは入力抵抗Ｒｉｎを通して入力端子３１に接続される。ＦＥＴ１のソースは電流源３０に接続され、ＦＥＴ１のドレインとＦＥＴ２のソース間はダイレクトに接続される。ＦＥＴ２のドレインは、出力端子３２につながるとともに、出力抵抗Ｒｏｕｔを通して電源ＶＤＤに接続されている。ＦＥＴ２のゲートには、バイアス回路（図示せず）からゲートバイアス電圧が供給される。
【００２９】
このカスコード型増幅回路のミラー効果を考慮した等価回路は、図９のように表される。この等価回路において、ＦＥＴ１のゲート・ソース間抵抗をＲｇｓ、ゲート・ソース間寄生容量をＣｇｓ１、ゲート・ドレイン間寄生容量をＣｇｄ１、出力側の負荷駆動電流源をｇｍＶ１で表している。ｇｍはＦＥＴ１の相互コンダクタンスである。ＦＥＴ２のゲート・ドレイン間寄生容量をＣｇｄ２で表す。ＦＥＴ２のドレイン・ソース間寄生抵抗をＲｄｓで表す。なお、この等価回路において、Ｃｇｓ１／ｇｍＣｇｄ１はＣｇｄ１に比べて無視できるほど小さくなるため、無視することにすれば、このカスコード型増幅回路の入力容量Ｃｉｎと出力容量Ｃｏｕｔは、
【００３０】
【数１５】
【００３１】
【数１６】
【００３２】
となる。（１５）式、（１６）式を、それぞれ（５）式、（６）式、（７）式に代入すると、以下のようになる。
【００３３】
【数１７】
【００３４】
【数１８】
【００３５】
【数１９】
【００３６】
前記（１７）式を（１２）式と比べると、カスコード接続は、入力容量の低減により、入力周波数応答特性ｆｃ（ｉｎ）の改善に有効であることがわかる。
【００３７】
【特許文献１】特開平５−２９１８４７号公報
【００３８】
【発明が解決しようとする課題】
しかし、（１８）式と（１３）式とを比較すれば、出力周波数応答特性ｆｃ（ｏｕｔ）の改善には、図８のＦＥＴ２に図５のＦＥＴと同じトランジスタを用いる限り、効果がないことが分かる。
前記（１８）式のＣｇｄ２は、ＦＥＴ２のゲート・ドレイン間寄生容量であるので、ゲート・ドレイン間寄生容量の小さなＦＥＴ２を用いれば、出力周波数応答特性ｆｃ（ｏｕｔ）が改善されることが分かる。
【００３９】
そこで、本発明は、出力周波数応答特性ｆｃ（ｏｕｔ）が従来よりも改善され、高周波特性、応答特性に優れたカスコード型増幅回路を実現することを目的とする。
【００４０】
【課題を解決するための手段】
本発明のカスコード型増幅回路は、ゲートに入力信号が印加される第１のＦＥＴと、ゲートに所定のゲートバイアス電圧が印加される第２のデプリーション型のＦＥＴと、電流源と、負荷とを備え、前記電流源と、前記第１のＦＥＴのドレイン・ソース間と、前記第２のデプリーション型のＦＥＴのドレイン・ソース間と、前記負荷とが直列に接続されたカスコード型増幅回路である（請求項１）。
【００４１】
この構成のカスコード型増幅回路は、第１のＦＥＴと負荷との間にデプリーション型のＦＥＴを接続することによって、負荷電流を高速でスイッチングできるとともに、周波数特性及び応答性よく負荷を駆動することができる。
前記第１のＦＥＴのゲート幅をＷｇ１、前記第２のデプリーション型のＦＥＴのゲート幅をＷｇ２と表記すると、
Ｗｇ２＜Ｗｇ１
の関係があることが望ましい（請求項２）。
【００４２】
この構成によれば、第２のＦＥＴのゲート幅Ｗｇ２が小さくなっているので、ゲート・ドレイン間寄生容量を減らすことができ、増幅回路の出力周波数応答特性ｆｃ（ｏｕｔ）を高周波側に伸ばすことができる。したがって、全体の周波数応答特性も改善することができる。
この場合、第２のＦＥＴとしてデプリーション型のＦＥＴを用いたところに意味がある。デプリーション型のＦＥＴの場合、エンハンスメント型のＦＥＴとゲート幅が同じで、同じバイアス（Ｖｇｓ）条件では、ドレイン電流が過大に流れてしまう。言い換えれば、ゲート幅を小さくすれば、ドレイン電流を同じにできる。
【００４３】
本発明は、この特徴を利用して、カスコード接続用のＦＥＴにゲート幅を小さくしたデプリーション型を用いて、バイアス条件の設計を基本的に変えずに、ゲート・ドレイン間寄生容量を小さくすることに成功したのである。
前記第１のＦＥＴは、デプリーション型、エンハンスメント型のどちらを用いてもよいが、エンハンスメント型ＦＥＴであれば（請求項３）、ゲート電圧のしきい値が０付近にあるので、大入力信号が入ってきたとき、オンオフ制御しやすくなるという利点がある。
【００４４】
前記ゲート幅Ｗｇ２を選ぶときの基準は、ゲート幅Ｗｇ１のエンハンスメント型のＦＥＴのゲートに前記「所定のゲートバイアス電圧」を印加したときに流れるドレイン電流と同じドレイン電流が流れるように選定すれば（請求項４）、エンハンスメント型のＦＥＴを用いたときとで、バイアス条件を変えずに済むので、ＩＣの設計が容易になる。
前記第１、第２のＦＥＴがＧａＡｓをチャンネル材料とするショットキーＦＥＴであってもよい（請求項５）。
【００４５】
また、本発明のカスコード型増幅回路は、前記請求項１〜５記載のカスコード型増幅回路と同じ構造のカスコード型増幅回路を相補的に並べて差動増幅回路の構成にしたものである（請求項６〜１０）。その作用は非差動型と同じである。
【００４６】
【発明の実施の形態】
以下、本発明の実施の形態を、添付図面を参照しながら詳細に説明する。
―第１の実施形態―
図１は、本発明のカスコード型増幅回路の一例を示す。このカスコード型増幅回路は、半導体レーザ駆動回路の出力段に用いられる。
このカスコード型増幅回路に使用しているＦＥＴのタイプは、ＧａＡｓをチャンネル材料とするショットキーＦＥＴである。
【００４７】
このカスコード型増幅回路は、エンハンスメント型のＦＥＴ１、デプリーション型のＦＥＴ２、及び電流源を構成するＦＥＴ５を備えている。さらに、このカスコード型増幅回路は、入力端子１１、出力端子１２、入力抵抗Ｒｉｎ、出力抵抗Ｒｏｕｔ、バイアス電圧生成回路１３及び参照電圧生成回路１４を備えている。出力端子１２には、半導体レーザ（図示せず）が接続される。
ＦＥＴ２においては、ドレイン端子が出力端子１２及び出力抵抗Ｒｏｕｔに接続され、そのソース端子がＦＥＴ１のドレイン端子に接続されている。出力抵抗Ｒｏｕｔの一端は、電源ＶＤＤに接続される。ＦＥＴ２のゲート端子は、バイアス電圧生成回路１３に接続されている。バイアス電圧生成回路１３は、所定のゲートバイアス電圧Ｖｂｉａｓを生成して、ＦＥＴ２のゲート端子に印加する。
【００４８】
ＦＥＴ１においては、入力抵抗Ｒｉｎがゲート端子に接続されている。半導体レーザ増幅回路の前段からの電圧信号が、入力端子１１、入力抵抗Ｒｉｎを通じてこのゲート抵抗に供給される。ＦＥＴ１のソース端子には、電流源であるＦＥＴ５が接続されている。
ＦＥＴ５においては、参照電圧生成回路１４がゲート端子に接続されている。参照電圧生成回路１４は、半導体レーザに供給する電流の大きさを制御するための参照電圧Ｖｒｅｆを生成して、この電圧をＦＥＴ５のゲート端子へ供給する。
【００４９】
ここで、ＦＥＴ２として、そのゲート幅が、ＦＥＴ１のゲート幅よりも小さなものが用いられている。そのゲート幅の選定基準については、後述する。
以上のカスコード型増幅回路の動作を説明する。ＦＥＴ５は、参照電圧生成回路１４から参照電圧Ｖｒｅｆを受けて電流Ｉ０を生成する。ＦＥＴ２は、電流Ｉ０を流すため、バイアス電圧生成回路１３からゲート電圧Ｖｂｉａｓの供給受ける。ＦＥＴ１は入力信号Ｖｉｎに応答して、電流Ｉ０の変調電流を生成する。
【００５０】
図２は、図１の回路の小信号解析用等価回路である。この等価回路は、［従来の技術］で説明した図９と同じであり、その符号も説明したものであるから、重複した説明は省略する。出力周波数応答特性ｆｃ（ｏｕｔ）は、
【００５１】
【数２０】
【００５２】
であらわされる。この式から、この出力周波数応答特性ｆｃ（ｏｕｔ）を高周波側に延ばすには、ＦＥＴ２のゲート・ドレイン間寄生容量Ｃｇｄ２を低減することが効果的である。
そこで、本発明では、ＦＥＴ２のゲート幅Ｗｇ２を、ＦＥＴ１のゲート幅Ｗｇ１よりも狭く設定している。
図３は、ＦＥＴの基本構造を示す斜視図である。このＦＥＴは、ＧａＡｓをチャンネル材料とするショットキーゲートＦＥＴである。ＦＥＴは、半絶縁性基板２１、半絶縁性基板２１の上面に形成された活性層２２、活性層２２の上に設けられたソース電極２３、ゲート電極２４及びドレイン電極２５を備えている。
【００５３】
半絶縁性基板２１は、ＧａＡｓからなり、ＦＥＴの基体となる。活性層２２はｎ型半導体であり、半絶縁性基板２１の上に気相成長法あるいはイオン注入法などにより形成される。ソース電極２３及びドレイン電極２５は、ＡｕＧｅ合金等からなり、活性層２２の上に所定の間隔をおいて形成される。ゲート電極２４は、ソース電極２３及びドレイン電極２５の互いに向かい合う辺に平行な方向を長手方向として柱状に形成される。また、活性層２２内には、ゲート電極２４に印加される電圧に応じて空乏層２６が形成される。ゲート電極２４に印加する電圧を変化させると、空乏層２６の状態が変化する。これによりドレイン電極２５からソース電極２３に流れる電流が変化する。この電流は、ゲート電極２４のゲート幅Ｗｇに比例し、ゲート長Ｌｇに反比例する。
【００５４】
ゲート・ドレイン間寄生容量Ｃｇｄは、すでに述べたように、
【００５５】
【数２１】
【００５６】
で表されるので、Ｃｇｄは、ゲート長Ｌｇを一定とすると、ゲート幅Ｗｇに比例する関係となる。つまり、ゲート幅Ｗｇが小さなほどゲート・ドレイン間寄生容量Ｃｇｄは小さくなる。したがって、ゲート幅Ｗｇを小さくできれば、Ｃｇｄは小さくなり、出力周波数応答特性ｆｃ（ｏｕｔ）を高域まで延ばすことができる。
本発明では、ＦＥＴ２として、デプリーション型のＦＥＴを用いているので、ゲートゲートバイアス電圧が０でもドレイン電流が流れる。同じゲートバイアス電圧をエンハンスメント型のＦＥＴ及びデプリーション型のＦＥＴの各ゲート端子に印加したときには、デプリーション型のＦＥＴのドレイン電流が、エンハンスメント型のＦＥＴのドレイン電流よりも大きくなる。
【００５７】
一方、ドレイン電流は、前述したとおりゲート電極のゲート幅Ｗｇに比例する。したがって、デプリーション型のＦＥＴ２のゲート幅は、負荷を駆動するのに必要なドレイン電流を流せるように決定されるが、エンハンスメント型のＦＥＴ１のゲート幅より小さくすることができる。
特に、半導体レーザなどを駆動する時には、大きな負荷電流が必要であり、図８で説明したような従来のカスコード型増幅回路では、ゲート幅Ｗｇを大きく設計する必要がある。この結果、ゲート・ドレイン間寄生容量Ｃｇｄは大きくなる。これに対して、本実施形態によるカスコード型増幅回路では、大きな負荷電流が必要なときでも、前記した構成によって、ゲート・ドレイン間寄生容量Ｃｇｄを小さくすることができる。よって、本実施形態は、大電流が流れる半導体レーザ増幅回路の高速化に特に有効である。
【００５８】
―第２の実施形態―
図４は、本発明のカスコード型差動増幅回路の一例を示す。このカスコード型差動増幅回路は、半導体レーザ駆動回路等に用いられる。
このカスコード型差動増幅回路に使用しているＦＥＴは、ＧａＡｓをチャンネル材料とするショットキーＦＥＴである。
このカスコード型差動増幅回路は、エンハンスメント型のＦＥＴ１，３、デプリーション型のＦＥＴ２，４、及び電流源を構成するＦＥＴ５を備えている。さらに、このカスコード型差動増幅回路は、入力端子１１ａ、相補信号である入力信号を受ける入力端子１１ｂ、２つの出力端子１２ａ，１２ｂ、第１、第２の入力抵抗Ｒｉｎ、第１、第２の出力抵抗Ｒｏｕｔ、バイアス電圧生成回路１３及び参照電圧生成回路１４を備えている。出力端子１２ａ，１２ｂのいずれかには、半導体レーザ（図示せず）等が接続される。
【００５９】
ＦＥＴ２においては、ドレイン端子が出力端子１２ａ及び第１の出力抵抗Ｒｏｕｔに接続され、そのソース端子がＦＥＴ１のドレイン端子に接続されている。第１の出力抵抗Ｒｏｕｔの一端は、電源ＶＤＤに接続される。ＦＥＴ２のゲート端子は、バイアス電圧生成回路１３に接続されている。バイアス電圧生成回路１３は、所定のゲートバイアス電圧Ｖｂｉａｓを生成して、ＦＥＴ２のゲート端子に印加する。
【００６０】
ＦＥＴ４においては、ドレイン端子が出力端子１２ｂ及び第２の出力抵抗Ｒｏｕｔに接続され、そのソース端子がＦＥＴ３のドレイン端子に接続されている。第２の出力抵抗Ｒｏｕｔの一端は、電源ＶＤＤに接続される。ＦＥＴ４のゲート端子は、バイアス電圧生成回路１３に接続されている。バイアス電圧生成回路１３は、所定のゲートバイアス電圧Ｖｂｉａｓを生成して、ＦＥＴ４のゲート端子に印加する。
【００６１】
ＦＥＴ３においては、第１の入力抵抗Ｒｉｎがゲート端子に接続されている。増幅回路の前段からの電圧信号が、入力端子１１ｂ、第２の入力抵抗Ｒｉｎを通してゲート端子に供給される。ＦＥＴ３のソース端子には、共通の電流源であるＦＥＴ５が接続されている。
ＦＥＴ５においては、参照電圧生成回路１４がゲート端子に接続されている。参照電圧生成回路１４は、半導体レーザに供給する電流の大きさを制御するための参照電圧Ｖｒｅｆを生成して、この電圧をＦＥＴ５のゲート端子へ供給する。
【００６２】
ここで、ＦＥＴ２，４は、そのゲート幅が、ＦＥＴ１，３のゲート幅よりも小さなものが用いられている。
以上のカスコード型差動増幅回路の動作を説明する。ＦＥＴ５は、参照電圧生成回路１４から参照電圧Ｖｒｅｆを受けて電流Ｉ０を生成する。ＦＥＴ２，４は、電流Ｉ０を流すため、バイアス電圧生成回路１３からゲートバイアス電圧Ｖｂｉａｓの供給受ける。ＦＥＴ１，３は入力信号Ｖｉｎの差分に応答して、電流Ｉ０の変調電流を生成する。この変調電流は、出力端子１２ａ，１２ｂの差分電圧変化として現われ、いずれかの出力端子１２ａ，１２ｂに接続された半導体レーザを変調駆動する。
【００６３】
このカスコード型差動増幅回路においても、ＦＥＴ２，４をデプリーション型とし、ＦＥＴ２，４のゲート幅Ｗｇを、ＦＥＴ１，３のゲート幅Ｗｇよりも狭く設定している。
デプリーション型のＦＥＴ２，４のゲート幅は、負荷を駆動するのに必要なドレイン電流を流せるように決定されるが、デプリーション型のＦＥＴのドレイン電流は、同じバイアス条件ではエンハンスメント型のＦＥＴより大きいので、前述したとおりゲート電極のゲート幅Ｗｇを小さくできる。したがって、本実施形態においても、ＦＥＴ２，４のゲート・ドレイン間寄生容量Ｃｇｄを小さくすることができ、半導体レーザを良好な応答性で駆動することができる。よって、本実施形態は、大電流が流れる半導体レーザ増幅回路の高速化に特に有効である。
【００６４】
以上で、本発明の実施の形態を説明したが、本発明の実施は、前記の形態に限定されるものではない。例えば、図１、図４の回路において、ＦＥＴの極性をｎチャンネルからｐチャンネルにして電源極性を反転させた実施も可能である。また、ＧａＡｓＦＥＴ以外にＳｉＭＯＳＦＥＴやバイポーラトランジスタなどを用いてもよい。また、本発明のカスコード型増幅回路は、半導体レーザ増幅回路の出力段に用いてもよいが、出力段以外の段に用いることも可能である。その他、本発明の範囲内で種々の変更を施すことが可能である。
【００６５】
【発明の効果】
以上のように本発明によれば、エンハンスメント型のＦＥＴと出力端子との間に、デプリーション型のＦＥＴをカスコード接続することによって、出力周波数応答特性を高周波側に伸ばすことができる。したがって、全体の周波数応答特性も改善することができる。応答性もよくなり、高速スイッチング動作が可能となる。
【図面の簡単な説明】
【図１】本発明のカスコード型増幅回路の一例を示す回路図である。
【図２】図１の回路の小信号解析用等価回路である。
【図３】ＦＥＴの基本構造を示す斜視図である。
【図４】本発明のカスコード型差動増幅回路の一例を示す回路図である。
【図５】従来のＦＥＴ増幅回路の回路図である。
【図６】図５のＦＥＴ増幅回路の小信号等価回路図である。
【図７】ミラー効果の説明図である。
【図８】従来のカスコード型ＦＥＴ増幅回路の回路図である。
【図９】カスコード型増幅回路のミラー効果を考慮した等価回路である。
【符号の説明】
１１ 入力端子
１１ａ，ｂ 入力端子
１２ 出力端子
１２ａ，ｂ 出力端子
１３ バイアス電圧生成回路
１４ 参照電圧生成回路
２１ 半絶縁性基板
２２ 活性層
２３ ソース電極
２４ ゲート電極
２５ ドレイン電極
３０ 電流源
３１ 入力端子
３２ 出力端子
Ｃｇｓ ゲート・ソース間寄生容量
Ｃｇｄ ゲート・ドレイン間寄生容量
Ｌｇ ゲート長
Ｒｉｎ 入力抵抗
Ｒｄｓ ドレイン・ソース間抵抗
Ｒｏｕｔ 出力抵抗
Ｒｉｎ 入力抵抗
Ｒｌｏａｄ 負荷抵抗
Ｒｇｓ ＦＥＴのゲート・ソース間抵抗
Ｗｇ ゲート幅
【発明の属する技術分野】
本発明は、半導体レーザ増幅回路などに用いられる、電界効果トランジスタ（以下「ＦＥＴ」という）カスコード型増幅回路に関するものである。
【０００２】
【従来の技術】
図５に、従来のＦＥＴ増幅回路の一例を示す。
このＦＥＴ増幅回路は、ＦＥＴ、電流源３０、入力抵抗Ｒｉｎ、負荷抵抗Ｒｌｏａｄを備えている。ＦＥＴのゲートは入力抵抗Ｒｉｎを通して入力端子３１に接続される。ＦＥＴのソースは電流源３０に接続され、ＦＥＴのドレインは、出力端子３２につながるとともに、負荷抵抗Ｒｌｏａｄを通して電源ＶＤＤに接続されている。
【０００３】
このようなＦＥＴ増幅回路を高周波領域に使う場合、ミラー効果による高周波利得特性、遮断周波数特性への悪影響が顕著になる。
ミラー効果の影響を軽減するには、図８に示すようなカスコード接続が有効とされている。
以下、数式を用いながら具体的に説明する。
図６は、図５のＦＥＴ増幅回路の小信号等価回路図である。この小信号等価回路において、ＦＥＴのゲート・ソース間抵抗をＲｇｓ、ゲート・ソース間寄生容量をＣｇｓ、ゲート・ドレイン間寄生容量をＣｇｄ、ドレイン・ソース間抵抗をＲｄｓ、出力側の負荷駆動電流源をｇｍＶ１で表している。ここでｇｍはＦＥＴの相互コンダクタンスである。ＦＥＴには入力抵抗Ｒｉｎを通して入力信号Ｖｉｎが印加されている。ＦＥＴのゲート・ソース間電圧をＶ１、ドレイン・ソース間電圧すなわち負荷抵抗Ｒｌｏａｄにかかる出力電圧をＶｏｕｔで表す。
【０００４】
ゲート・ドレイン間寄生容量Ｃｇｄは、
【０００５】
【数１】
ゲート・ソース間寄生容量をＣｇｓは、
【０００７】
【数２】
で表される。ここで、ＷｇはＦＥＴのゲート幅、ＬｇはＦＥＴのゲート長、ＣｏｘはＦＥＴのゲート酸化膜の単位面積あたりの容量である。
ＦＥＴのゲート長Ｌｇを決め、容量Ｃｏｘを決めると、それに応じてＦＥＴの寄生容量Ｃｇｄ，Ｃｇｓは、ＦＥＴのゲート幅Ｗｇに比例するものとなる。すなわちゲート幅Ｗｇが大きければ、寄生容量Ｃｇｄ，Ｃｇｓも大きくなる。
このＦＥＴ増幅回路のゲインＡｖは、次の式で表される。
【０００９】
【数３】
ここで相互コンダクタンスｇｍは、ゲート・ソース間電圧Ｖｇｓがしきい値Ｖｔｈ以上の強反転領域では、
【００１１】
【数４】
で表される。入力周波数応答特性ｆｃ（ｉｎ）は、
【００１３】
【数５】
出力周波数応答特性ｆｃ（ｏｕｔ）は、
【００１５】
【数６】
で表される。
このＦＥＴ増幅回路の全体の周波数応答特性Ｖｏｕｔ／Ｖｉｎは、角周波数ωを用いて、
【００１７】
【数７】
となる。
次にミラー効果を考える。ミラー効果とは、図７に示す回路において、−Ａｖのゲインを持つ増幅器の入出力間に接続されたコンデンサＣの容量が、等価的に大きくみえる現象をいう。増幅器の入力インピーダンスが極めて大きく、増幅器の入力電流が無視できるとすると、図７（ａ）の入力電流ＩｉｎはすべてコンデンサＣに流れるため、次式が成り立つ。
【００１９】
【数８】
【数９】
ここｖｉｎは入力電圧、Ｑはコンデンサの蓄積電荷、ｖｃａｐはコンデンサの両端電圧である。したがって、この回路を入力側から見たとき、図７（ｂ）に示すように、入力側に並列に、（１＋｜Ａｖ｜）Ｃの容量のコンデンサが存在するように見える。出力側の容量は（１＋１／｜Ａｖ｜）Ｃに見える。
図６の回路に置き直すと、回路の入力容量Ｃｉｎと、出力容量Ｃｏｕｔは、次式で表される。
【００２２】
【数１０】
【数１１】
（１０）式、（１１）式を、それぞれ（５）式、（６）式、（７）式に代入すると、以下のようになる。
【００２５】
【数１２】
【数１３】
【数１４】
（１２）式によれば、ミラー効果のため、増幅回路の入力周波数応答特性ｆｃ（ｉｎ）が低下し、このため、 （１４）式の全体の周波数応答特性Ｖｏｕｔ／Ｖｉｎは劣化する。負荷抵抗Ｒｌｏａｄを大きくして増幅回路のゲインを伸ばす場合、周波数応答特性はさらに劣化していく。
そこで、図８に示すようなカスコード接続が用いられる。
このカスコード型増幅回路は、ＦＥＴ１、ＦＥＴ２、電流源３０、入力抵抗Ｒｉｎ、負荷抵抗Ｒｌｏａｄを備えている。ＦＥＴ１のゲートは入力抵抗Ｒｉｎを通して入力端子３１に接続される。ＦＥＴ１のソースは電流源３０に接続され、ＦＥＴ１のドレインとＦＥＴ２のソース間はダイレクトに接続される。ＦＥＴ２のドレインは、出力端子３２につながるとともに、出力抵抗Ｒｏｕｔを通して電源ＶＤＤに接続されている。ＦＥＴ２のゲートには、バイアス回路（図示せず）からゲートバイアス電圧が供給される。
【００２９】
このカスコード型増幅回路のミラー効果を考慮した等価回路は、図９のように表される。この等価回路において、ＦＥＴ１のゲート・ソース間抵抗をＲｇｓ、ゲート・ソース間寄生容量をＣｇｓ１、ゲート・ドレイン間寄生容量をＣｇｄ１、出力側の負荷駆動電流源をｇｍＶ１で表している。ｇｍはＦＥＴ１の相互コンダクタンスである。ＦＥＴ２のゲート・ドレイン間寄生容量をＣｇｄ２で表す。ＦＥＴ２のドレイン・ソース間寄生抵抗をＲｄｓで表す。なお、この等価回路において、Ｃｇｓ１／ｇｍＣｇｄ１はＣｇｄ１に比べて無視できるほど小さくなるため、無視することにすれば、このカスコード型増幅回路の入力容量Ｃｉｎと出力容量Ｃｏｕｔは、
【００３０】
【数１５】
【数１６】
となる。（１５）式、（１６）式を、それぞれ（５）式、（６）式、（７）式に代入すると、以下のようになる。
【００３３】
【数１７】
【数１８】
【数１９】
前記（１７）式を（１２）式と比べると、カスコード接続は、入力容量の低減により、入力周波数応答特性ｆｃ（ｉｎ）の改善に有効であることがわかる。
【００３７】
【特許文献１】特開平５−２９１８４７号公報
【００３８】
【発明が解決しようとする課題】
しかし、（１８）式と（１３）式とを比較すれば、出力周波数応答特性ｆｃ（ｏｕｔ）の改善には、図８のＦＥＴ２に図５のＦＥＴと同じトランジスタを用いる限り、効果がないことが分かる。
前記（１８）式のＣｇｄ２は、ＦＥＴ２のゲート・ドレイン間寄生容量であるので、ゲート・ドレイン間寄生容量の小さなＦＥＴ２を用いれば、出力周波数応答特性ｆｃ（ｏｕｔ）が改善されることが分かる。
【００３９】
そこで、本発明は、出力周波数応答特性ｆｃ（ｏｕｔ）が従来よりも改善され、高周波特性、応答特性に優れたカスコード型増幅回路を実現することを目的とする。
【００４０】
【課題を解決するための手段】
本発明のカスコード型増幅回路は、ゲートに入力信号が印加される第１のＦＥＴと、ゲートに所定のゲートバイアス電圧が印加される第２のデプリーション型のＦＥＴと、電流源と、負荷とを備え、前記電流源と、前記第１のＦＥＴのドレイン・ソース間と、前記第２のデプリーション型のＦＥＴのドレイン・ソース間と、前記負荷とが直列に接続されたカスコード型増幅回路である（請求項１）。
【００４１】
この構成のカスコード型増幅回路は、第１のＦＥＴと負荷との間にデプリーション型のＦＥＴを接続することによって、負荷電流を高速でスイッチングできるとともに、周波数特性及び応答性よく負荷を駆動することができる。
前記第１のＦＥＴのゲート幅をＷｇ１、前記第２のデプリーション型のＦＥＴのゲート幅をＷｇ２と表記すると、
Ｗｇ２＜Ｗｇ１
の関係があることが望ましい（請求項２）。
【００４２】
この構成によれば、第２のＦＥＴのゲート幅Ｗｇ２が小さくなっているので、ゲート・ドレイン間寄生容量を減らすことができ、増幅回路の出力周波数応答特性ｆｃ（ｏｕｔ）を高周波側に伸ばすことができる。したがって、全体の周波数応答特性も改善することができる。
この場合、第２のＦＥＴとしてデプリーション型のＦＥＴを用いたところに意味がある。デプリーション型のＦＥＴの場合、エンハンスメント型のＦＥＴとゲート幅が同じで、同じバイアス（Ｖｇｓ）条件では、ドレイン電流が過大に流れてしまう。言い換えれば、ゲート幅を小さくすれば、ドレイン電流を同じにできる。
【００４３】
本発明は、この特徴を利用して、カスコード接続用のＦＥＴにゲート幅を小さくしたデプリーション型を用いて、バイアス条件の設計を基本的に変えずに、ゲート・ドレイン間寄生容量を小さくすることに成功したのである。
前記第１のＦＥＴは、デプリーション型、エンハンスメント型のどちらを用いてもよいが、エンハンスメント型ＦＥＴであれば（請求項３）、ゲート電圧のしきい値が０付近にあるので、大入力信号が入ってきたとき、オンオフ制御しやすくなるという利点がある。
【００４４】
前記ゲート幅Ｗｇ２を選ぶときの基準は、ゲート幅Ｗｇ１のエンハンスメント型のＦＥＴのゲートに前記「所定のゲートバイアス電圧」を印加したときに流れるドレイン電流と同じドレイン電流が流れるように選定すれば（請求項４）、エンハンスメント型のＦＥＴを用いたときとで、バイアス条件を変えずに済むので、ＩＣの設計が容易になる。
前記第１、第２のＦＥＴがＧａＡｓをチャンネル材料とするショットキーＦＥＴであってもよい（請求項５）。
【００４５】
また、本発明のカスコード型増幅回路は、前記請求項１〜５記載のカスコード型増幅回路と同じ構造のカスコード型増幅回路を相補的に並べて差動増幅回路の構成にしたものである（請求項６〜１０）。その作用は非差動型と同じである。
【００４６】
【発明の実施の形態】
以下、本発明の実施の形態を、添付図面を参照しながら詳細に説明する。
―第１の実施形態―
図１は、本発明のカスコード型増幅回路の一例を示す。このカスコード型増幅回路は、半導体レーザ駆動回路の出力段に用いられる。
このカスコード型増幅回路に使用しているＦＥＴのタイプは、ＧａＡｓをチャンネル材料とするショットキーＦＥＴである。
【００４７】
このカスコード型増幅回路は、エンハンスメント型のＦＥＴ１、デプリーション型のＦＥＴ２、及び電流源を構成するＦＥＴ５を備えている。さらに、このカスコード型増幅回路は、入力端子１１、出力端子１２、入力抵抗Ｒｉｎ、出力抵抗Ｒｏｕｔ、バイアス電圧生成回路１３及び参照電圧生成回路１４を備えている。出力端子１２には、半導体レーザ（図示せず）が接続される。
ＦＥＴ２においては、ドレイン端子が出力端子１２及び出力抵抗Ｒｏｕｔに接続され、そのソース端子がＦＥＴ１のドレイン端子に接続されている。出力抵抗Ｒｏｕｔの一端は、電源ＶＤＤに接続される。ＦＥＴ２のゲート端子は、バイアス電圧生成回路１３に接続されている。バイアス電圧生成回路１３は、所定のゲートバイアス電圧Ｖｂｉａｓを生成して、ＦＥＴ２のゲート端子に印加する。
【００４８】
ＦＥＴ１においては、入力抵抗Ｒｉｎがゲート端子に接続されている。半導体レーザ増幅回路の前段からの電圧信号が、入力端子１１、入力抵抗Ｒｉｎを通じてこのゲート抵抗に供給される。ＦＥＴ１のソース端子には、電流源であるＦＥＴ５が接続されている。
ＦＥＴ５においては、参照電圧生成回路１４がゲート端子に接続されている。参照電圧生成回路１４は、半導体レーザに供給する電流の大きさを制御するための参照電圧Ｖｒｅｆを生成して、この電圧をＦＥＴ５のゲート端子へ供給する。
【００４９】
ここで、ＦＥＴ２として、そのゲート幅が、ＦＥＴ１のゲート幅よりも小さなものが用いられている。そのゲート幅の選定基準については、後述する。
以上のカスコード型増幅回路の動作を説明する。ＦＥＴ５は、参照電圧生成回路１４から参照電圧Ｖｒｅｆを受けて電流Ｉ０を生成する。ＦＥＴ２は、電流Ｉ０を流すため、バイアス電圧生成回路１３からゲート電圧Ｖｂｉａｓの供給受ける。ＦＥＴ１は入力信号Ｖｉｎに応答して、電流Ｉ０の変調電流を生成する。
【００５０】
図２は、図１の回路の小信号解析用等価回路である。この等価回路は、［従来の技術］で説明した図９と同じであり、その符号も説明したものであるから、重複した説明は省略する。出力周波数応答特性ｆｃ（ｏｕｔ）は、
【００５１】
【数２０】
であらわされる。この式から、この出力周波数応答特性ｆｃ（ｏｕｔ）を高周波側に延ばすには、ＦＥＴ２のゲート・ドレイン間寄生容量Ｃｇｄ２を低減することが効果的である。
そこで、本発明では、ＦＥＴ２のゲート幅Ｗｇ２を、ＦＥＴ１のゲート幅Ｗｇ１よりも狭く設定している。
図３は、ＦＥＴの基本構造を示す斜視図である。このＦＥＴは、ＧａＡｓをチャンネル材料とするショットキーゲートＦＥＴである。ＦＥＴは、半絶縁性基板２１、半絶縁性基板２１の上面に形成された活性層２２、活性層２２の上に設けられたソース電極２３、ゲート電極２４及びドレイン電極２５を備えている。
【００５３】
半絶縁性基板２１は、ＧａＡｓからなり、ＦＥＴの基体となる。活性層２２はｎ型半導体であり、半絶縁性基板２１の上に気相成長法あるいはイオン注入法などにより形成される。ソース電極２３及びドレイン電極２５は、ＡｕＧｅ合金等からなり、活性層２２の上に所定の間隔をおいて形成される。ゲート電極２４は、ソース電極２３及びドレイン電極２５の互いに向かい合う辺に平行な方向を長手方向として柱状に形成される。また、活性層２２内には、ゲート電極２４に印加される電圧に応じて空乏層２６が形成される。ゲート電極２４に印加する電圧を変化させると、空乏層２６の状態が変化する。これによりドレイン電極２５からソース電極２３に流れる電流が変化する。この電流は、ゲート電極２４のゲート幅Ｗｇに比例し、ゲート長Ｌｇに反比例する。
【００５４】
ゲート・ドレイン間寄生容量Ｃｇｄは、すでに述べたように、
【００５５】
【数２１】
で表されるので、Ｃｇｄは、ゲート長Ｌｇを一定とすると、ゲート幅Ｗｇに比例する関係となる。つまり、ゲート幅Ｗｇが小さなほどゲート・ドレイン間寄生容量Ｃｇｄは小さくなる。したがって、ゲート幅Ｗｇを小さくできれば、Ｃｇｄは小さくなり、出力周波数応答特性ｆｃ（ｏｕｔ）を高域まで延ばすことができる。
本発明では、ＦＥＴ２として、デプリーション型のＦＥＴを用いているので、ゲートゲートバイアス電圧が０でもドレイン電流が流れる。同じゲートバイアス電圧をエンハンスメント型のＦＥＴ及びデプリーション型のＦＥＴの各ゲート端子に印加したときには、デプリーション型のＦＥＴのドレイン電流が、エンハンスメント型のＦＥＴのドレイン電流よりも大きくなる。
【００５７】
一方、ドレイン電流は、前述したとおりゲート電極のゲート幅Ｗｇに比例する。したがって、デプリーション型のＦＥＴ２のゲート幅は、負荷を駆動するのに必要なドレイン電流を流せるように決定されるが、エンハンスメント型のＦＥＴ１のゲート幅より小さくすることができる。
特に、半導体レーザなどを駆動する時には、大きな負荷電流が必要であり、図８で説明したような従来のカスコード型増幅回路では、ゲート幅Ｗｇを大きく設計する必要がある。この結果、ゲート・ドレイン間寄生容量Ｃｇｄは大きくなる。これに対して、本実施形態によるカスコード型増幅回路では、大きな負荷電流が必要なときでも、前記した構成によって、ゲート・ドレイン間寄生容量Ｃｇｄを小さくすることができる。よって、本実施形態は、大電流が流れる半導体レーザ増幅回路の高速化に特に有効である。
【００５８】
―第２の実施形態―
図４は、本発明のカスコード型差動増幅回路の一例を示す。このカスコード型差動増幅回路は、半導体レーザ駆動回路等に用いられる。
このカスコード型差動増幅回路に使用しているＦＥＴは、ＧａＡｓをチャンネル材料とするショットキーＦＥＴである。
このカスコード型差動増幅回路は、エンハンスメント型のＦＥＴ１，３、デプリーション型のＦＥＴ２，４、及び電流源を構成するＦＥＴ５を備えている。さらに、このカスコード型差動増幅回路は、入力端子１１ａ、相補信号である入力信号を受ける入力端子１１ｂ、２つの出力端子１２ａ，１２ｂ、第１、第２の入力抵抗Ｒｉｎ、第１、第２の出力抵抗Ｒｏｕｔ、バイアス電圧生成回路１３及び参照電圧生成回路１４を備えている。出力端子１２ａ，１２ｂのいずれかには、半導体レーザ（図示せず）等が接続される。
【００５９】
ＦＥＴ２においては、ドレイン端子が出力端子１２ａ及び第１の出力抵抗Ｒｏｕｔに接続され、そのソース端子がＦＥＴ１のドレイン端子に接続されている。第１の出力抵抗Ｒｏｕｔの一端は、電源ＶＤＤに接続される。ＦＥＴ２のゲート端子は、バイアス電圧生成回路１３に接続されている。バイアス電圧生成回路１３は、所定のゲートバイアス電圧Ｖｂｉａｓを生成して、ＦＥＴ２のゲート端子に印加する。
【００６０】
ＦＥＴ４においては、ドレイン端子が出力端子１２ｂ及び第２の出力抵抗Ｒｏｕｔに接続され、そのソース端子がＦＥＴ３のドレイン端子に接続されている。第２の出力抵抗Ｒｏｕｔの一端は、電源ＶＤＤに接続される。ＦＥＴ４のゲート端子は、バイアス電圧生成回路１３に接続されている。バイアス電圧生成回路１３は、所定のゲートバイアス電圧Ｖｂｉａｓを生成して、ＦＥＴ４のゲート端子に印加する。
【００６１】
ＦＥＴ３においては、第１の入力抵抗Ｒｉｎがゲート端子に接続されている。増幅回路の前段からの電圧信号が、入力端子１１ｂ、第２の入力抵抗Ｒｉｎを通してゲート端子に供給される。ＦＥＴ３のソース端子には、共通の電流源であるＦＥＴ５が接続されている。
ＦＥＴ５においては、参照電圧生成回路１４がゲート端子に接続されている。参照電圧生成回路１４は、半導体レーザに供給する電流の大きさを制御するための参照電圧Ｖｒｅｆを生成して、この電圧をＦＥＴ５のゲート端子へ供給する。
【００６２】
ここで、ＦＥＴ２，４は、そのゲート幅が、ＦＥＴ１，３のゲート幅よりも小さなものが用いられている。
以上のカスコード型差動増幅回路の動作を説明する。ＦＥＴ５は、参照電圧生成回路１４から参照電圧Ｖｒｅｆを受けて電流Ｉ０を生成する。ＦＥＴ２，４は、電流Ｉ０を流すため、バイアス電圧生成回路１３からゲートバイアス電圧Ｖｂｉａｓの供給受ける。ＦＥＴ１，３は入力信号Ｖｉｎの差分に応答して、電流Ｉ０の変調電流を生成する。この変調電流は、出力端子１２ａ，１２ｂの差分電圧変化として現われ、いずれかの出力端子１２ａ，１２ｂに接続された半導体レーザを変調駆動する。
【００６３】
このカスコード型差動増幅回路においても、ＦＥＴ２，４をデプリーション型とし、ＦＥＴ２，４のゲート幅Ｗｇを、ＦＥＴ１，３のゲート幅Ｗｇよりも狭く設定している。
デプリーション型のＦＥＴ２，４のゲート幅は、負荷を駆動するのに必要なドレイン電流を流せるように決定されるが、デプリーション型のＦＥＴのドレイン電流は、同じバイアス条件ではエンハンスメント型のＦＥＴより大きいので、前述したとおりゲート電極のゲート幅Ｗｇを小さくできる。したがって、本実施形態においても、ＦＥＴ２，４のゲート・ドレイン間寄生容量Ｃｇｄを小さくすることができ、半導体レーザを良好な応答性で駆動することができる。よって、本実施形態は、大電流が流れる半導体レーザ増幅回路の高速化に特に有効である。
【００６４】
以上で、本発明の実施の形態を説明したが、本発明の実施は、前記の形態に限定されるものではない。例えば、図１、図４の回路において、ＦＥＴの極性をｎチャンネルからｐチャンネルにして電源極性を反転させた実施も可能である。また、ＧａＡｓＦＥＴ以外にＳｉＭＯＳＦＥＴやバイポーラトランジスタなどを用いてもよい。また、本発明のカスコード型増幅回路は、半導体レーザ増幅回路の出力段に用いてもよいが、出力段以外の段に用いることも可能である。その他、本発明の範囲内で種々の変更を施すことが可能である。
【００６５】
【発明の効果】
以上のように本発明によれば、エンハンスメント型のＦＥＴと出力端子との間に、デプリーション型のＦＥＴをカスコード接続することによって、出力周波数応答特性を高周波側に伸ばすことができる。したがって、全体の周波数応答特性も改善することができる。応答性もよくなり、高速スイッチング動作が可能となる。
【図面の簡単な説明】
【図１】本発明のカスコード型増幅回路の一例を示す回路図である。
【図２】図１の回路の小信号解析用等価回路である。
【図３】ＦＥＴの基本構造を示す斜視図である。
【図４】本発明のカスコード型差動増幅回路の一例を示す回路図である。
【図５】従来のＦＥＴ増幅回路の回路図である。
【図６】図５のＦＥＴ増幅回路の小信号等価回路図である。
【図７】ミラー効果の説明図である。
【図８】従来のカスコード型ＦＥＴ増幅回路の回路図である。
【図９】カスコード型増幅回路のミラー効果を考慮した等価回路である。
【符号の説明】
１１ 入力端子
１１ａ，ｂ 入力端子
１２ 出力端子
１２ａ，ｂ 出力端子
１３ バイアス電圧生成回路
１４ 参照電圧生成回路
２１ 半絶縁性基板
２２ 活性層
２３ ソース電極
２４ ゲート電極
２５ ドレイン電極
３０ 電流源
３１ 入力端子
３２ 出力端子
Ｃｇｓ ゲート・ソース間寄生容量
Ｃｇｄ ゲート・ドレイン間寄生容量
Ｌｇ ゲート長
Ｒｉｎ 入力抵抗
Ｒｄｓ ドレイン・ソース間抵抗
Ｒｏｕｔ 出力抵抗
Ｒｉｎ 入力抵抗
Ｒｌｏａｄ 負荷抵抗
Ｒｇｓ ＦＥＴのゲート・ソース間抵抗
Ｗｇ ゲート幅
Claims (10)
- ゲートに入力信号が印加される第１の電界効果トランジスタと、 ゲートに所定のゲートバイアス電圧が印加される第２の電界効果トランジスタと、電流源と、負荷とを備え、
前記電流源と、前記第１の電界効果トランジスタのドレイン・ソース間と、前記第２のデプリーション型の電界効果トランジスタのドレイン・ソース間と、前記負荷とが直列に接続され、
第２の電界効果トランジスタがデプリーション型であることを特徴とするカスコード型増幅回路。 - 前記第１の電界効果トランジスタのゲート幅をＷｇ１、前記第２のデプリーション型の電界効果トランジスタのゲート幅をＷｇ２と表記すると、
Ｗｇ２＜Ｗｇ１
の関係がある請求項１記載のカスコード型増幅回路。 - 前記第１の電界効果トランジスタがエンハンスメント型の電界効果トランジスタである請求項１又は請求項２記載のカスコード型増幅回路。
- 前記ゲート幅Ｗｇ２は、ゲート幅Ｗｇ１のエンハンスメント型の電界効果トランジスタのゲートに前記「所定のゲートバイアス電圧」を印加したときに流れるドレイン電流と同じドレイン電流が流れるように選ばれている、請求項１〜請求項３のいずれかに記載のカスコード型増幅回路。
- 前記第１、第２の電界効果トランジスタがＧａＡｓをチャンネル材料とするショットキー電界効果トランジスタであることを特徴とする請求項１〜請求項４のいずれかに記載のカスコード型増幅回路。
- ゲートに第１の入力信号が印加される第１の電界効果トランジスタと、前記第１の入力信号に対する相補信号である第２の入力信号が印加される第３の電界効果トランジスタと、ゲートに所定のゲートバイアス電圧が印加される第２の電界効果トランジスタと、ゲートに所定のゲートバイアス電圧が印加される第４の電界効果トランジスタと、電流源と、第１の負荷と、第２の負荷とを備え、
前記第１の電界効果トランジスタのドレイン・ソース間と、前記第２のデプリーション型の電界効果トランジスタのドレイン・ソース間と、前記第１の負荷とが直列に接続され、
前記第３の電界効果トランジスタのドレイン・ソース間と、前記第４のデプリーション型の電界効果トランジスタのドレイン・ソース間と、前記第２の負荷とが直列に接続され、
前記電流源が前記直列に接続された２つの回路に共通に接続され、
前記第２の電界効果トランジスタがデプリーション型であることを特徴とするカスコード型増幅回路。 - 前記第１の電界効果トランジスタのゲート幅をＷｇ１、前記第２のデプリーション型の電界効果トランジスタのゲート幅をＷｇ２と表記すると、
Ｗｇ２＜Ｗｇ１
の関係があり、
前記第３の電界効果トランジスタのゲート幅をＷｇ３、前記第４のデプリーション型の電界効果トランジスタのゲート幅をＷｇ４と表記すると、
Ｗｇ４＜Ｗｇ３
の関係がある請求項６記載のカスコード型増幅回路。 - 前記第１、第３の電界効果トランジスタのいずれか一方又は双方がエンハンスメント型の電界効果トランジスタである請求項６又は請求項７記載のカスコード型増幅回路。
- 前記ゲート幅Ｗｇ２は、ゲート幅Ｗｇ１のエンハンスメント型の電界効果トランジスタのゲートに前記「所定のゲートバイアス電圧」を印加したときに流れるドレイン電流と同じドレイン電流が流れるように選ばれ、
前記ゲート幅Ｗｇ４は、ゲート幅Ｗｇ３のエンハンスメント型の電界効果トランジスタのゲートに前記「所定のゲートバイアス電圧」を印加したときに流れるドレイン電流と同じドレイン電流が流れるように選ばれている請求項６〜請求項８のいずれかに記載のカスコード型増幅回路。 - 前記第１から第４までの電界効果トランジスタがＧａＡｓをチャンネル材料とするショットキー電界効果トランジスタであることを特徴とする請求項６〜請求項９のいずれかに記載のカスコード型増幅回路。
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Cited By (3)
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|---|---|---|---|---|
| KR100657821B1 (ko) | 2004-12-02 | 2006-12-14 | 한국전자통신연구원 | 동적 바이어스를 갖는 내부 병렬 삼중 캐스코드 전력증폭기 |
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| KR100875201B1 (ko) | 2007-04-04 | 2008-12-19 | 한국과학기술원 | 진폭 변조를 위한 캐스코드 구조의 전력 증폭기 |
-
2002
- 2002-11-27 JP JP2002344326A patent/JP2004180015A/ja active Pending
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| WO2008111491A1 (ja) * | 2007-03-10 | 2008-09-18 | Nagoya Industrial Science Research Institute | ３次相互変調歪補償増幅器とそれを有する低雑音増幅器 |
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