KR100657821B1 - 동적 바이어스를 갖는 내부 병렬 삼중 캐스코드 전력증폭기 - Google Patents

Abstract

본 발명은 고주파 특성을 저하시키지 않으면서 딥 서브마이크론 트랜지스터의 항복전압이 낮은 문제를 해결하여 전력이득 및 출력전력을 높이고, 입출력 정합상태 및 선형성을 저하시키지 않으면서 저출력 모드에서의 효율성을 증가시킬 수 있는 전력 증폭기를 제공하기 위한 것으로, 이를 위해 본 발명에서는 입력신호를 입력받아 증폭하는 제1 트랜지스터와, 상기 제1 트랜지스터와 직렬접속되어 직류 바이어스 전압에 의해 동작되는 제2 트랜지스터로 이루어진 캐스코드와, 상기 캐스코드와 출력단 사이에 접속되어 동적 바이어스에 의해 동작되며, 상기 제2 트랜지스터를 통해 전달된 신호를 재증폭하여 상기 출력단으로 출력하는 제3 트랜지스터와, 상기 출력단과 접지전압원 사이에 직렬접속된 제1 및 제2 캐패시터로 이루어지며, 상기 제1 및 제2 캐패시터를 통해 상기 출력단으로 출력되는 출력신호를 분배하여 상기 제3 트랜지스터의 게이트로 상기 동적 바이어스를 공급하는 전압 분배부를 포함하는 전력 증폭기를 제공한다.

전력 증폭기, 삼중 캐스코드, 동적 바이어스

Description

동적 바이어스를 갖는 내부 병렬 삼중 캐스코드 전력 증폭기{A TRIPLE CASCODE POWER AMPLIFIER OF INNER PARALLEL STRUCTURE WITH DYNAMIC BIAS TECHNIQUE}

도 1은 일반적인 캐스코드 구성을 갖는 전력 증폭기를 도시한 회로도.

도 2는 도 1에 도시된 전력 증폭기를 이용하여 병렬 구성한 전력 증폭기의 동작원리를 설명하기 위하여 도시한 블록도.

도 3은 본 발명의 제1 실시예에 따른 전력 증폭기를 도시한 회로도.

도 4는 본 발명의 제2 실시예에 따른 전력 증폭기를 도시한 회로도.

도 5a 및 도 5b는 도 4에 도시된 제2 실시예에 따른 전력 증폭기의 최대 출력모드에서의 동작특성을 설명하기 위하여 도시한 회로도.

도 6a 및 도 6b는 도 4에 도시된 제2 실시예에 따른 전력 증폭기의 최저 출력모드에서의 동작특성을 설명하기 위하여 도시한 회로도.

도 7는 본 발명의 제3 실시예에 따른 전력 증폭기를 도시한 회로도.

<도면의 주요 부분에 대한 부호의 설명>

11, 21, 31, 41, 71 : 입력 정합 회로망

12, 24, 25, 32, 42, 72 : 출력 정합 회로망

22, 23 : 전력 증폭기

26 : 공통 정합 회로망

43 : 3비트 제어신호 생성부

76 : 검출부

73 : 전압 공급부

74, 75 : 스위칭부

본 발명은 전력 증폭기에 관한 것으로, 특히 RF(Radio Frequency)를 이용한 무선 통신에서 딥-서브마이크론(deep-submicron) 기술에 적합한 전력 증폭기에 관한 것이다.

지난 수년 간 기술의 급속한 발전에 기인하여 무선통신에 사용되는 각종 칩(chip)들을 CMOS(Complementary Metal Oxide Semiconductor) 공정을 이용하여 저비용으로 제작하는 것이 가능하게 되었으며, 그 성능 또한 기존의 III-V족 화합물 반도체를 이용하여 제작된 칩들과 비교하여 볼 때 거의 동일한 성능을 얻을 수 있게 되었다.

최근에는 CMOS 제조공정의 발달로 인하여 CMOS 트랜지스터의 채널 길이를 계 속 축소시킬 수 있게 되었다. 이러한 이유로 인해, 고주파 성능 또한 지속적으로 개선시킬 수 있을 것으로 기대되어져 왔다. 그러나, CMOS 트랜지스터의 채널 길이가 감소할 수록 트랜지스터의 게이트 산화막 두께가 얇아질 수 밖에 없고, 이로 인하여 게이트와 드레인 간의 항복전압(Breakdown Voltage, BV)이 낮아지는 문제가 발생하게 되었다.

한편, 전력 증폭기의 드레인 출력단에서의 전압 스윙(swing)은 대략 공급전압의 2배(선형증폭기; 클래스(class) A, AB, B) 혹은 3배 이상(스위칭 전력증폭기; 클래스 E)이 된다. 따라서, CMOS 공정기술의 발달로 인해 트랜지스터의 최소 채널 길이가 감소할 수록 전력 증폭기에 사용할 수 있는 직류(Direct Current) 공급전압의 크기는 제한 받을 수 밖에 없다. 이로 인하여 고출력 전력 증폭기를 설계하기가 더욱 어려워지게 된다.

이러한 문제를 해결하기 위한 일환으로, 최소 채널 길이를 갖는 트랜지스터를 이용하여 전력 증폭기를 구현하지 않고, 즉 이러한 트랜지스터는 전력 증폭기 외에 다른 회로에 사용하고, 입출력용 트랜지스터를 이용하여 전력 증폭기를 구현하는 방법이 제안되었다. 그러나, 입출력용 트랜지스터를 이용하여 전력 증폭기를 구현하는 경우에는 이용 가능한 직류 공급전압을 증가시켜 출력 전력(output power)을 증가시킬 수 있는 이점은 있으나, 입출력용 트랜지스터가 비교적 두꺼운 게이트 산화막으로 이루어져 있기 때문에 전력 이득 등과 같은 고주파 특성이 감소하는 문제가 발생하게 된다.

또한, 이용 가능한 직류 공급전압을 증가시켜 출력 전력을 증가시킬 방법으 로는 전력 증폭기를 캐스코드(cascode) 구조로 구현하는 방법이 있다. 도 1에 도시된 바와 같이, 캐스코드 구조의 경우, 공통 게이트(common gate) 구성 트랜지스터(M2)와 공통 소오스(common source) 구성 트랜지스터(M1)가 직렬접속된 구조를 갖는다.

공통 게이트 트랜지스터(M2)는 직류 공급전압원(VDD)과 접속된 인턱터(Ld)와 공통 소오스 트랜지스터(M1) 사이에 접속된다. 또한, 게이트로는 직류 공급전압원(VDD)으로부터 직류전압이 공급된다. 그리고, 공통 소오스 트랜지스터(M1)는 공통 게이트 트랜지스터(M2)와 접지전압원 사이에 접속된다. 또한, 게이트로는 입력 정합 회로망(11)을 통해 임피던스 매칭(impedance matching)된 RF 입력신호(Vs)가 입력된다. 한편, 공통 게이트 트랜지스터(M2)의 드레인과 접속된 출력단에는 출력 정합 회로망(12)이 연결된다. 출력 정합 회로망(12)은 인턱터(Ld)와 공통 게이트 트랜지스터(M1)의 드레인이 접속된 출력단으로 출력되는 출력신호를 임피던스 매칭한다.

이러한 구조에서는 교류신호인 입력신호(Vs)의 크기가 커질수록 공통 게이트 트랜지스터(M2)의 게이트와 드레인 간의 전압이 공통 소오스 트랜지스터(M1)의 게이트와 드레인 간의 전압보다 커지게 된다. 이에 따라, 공통 게이트 트랜지스터(M2)에 항복현상이 발생하게 된다. 이러한 문제를 해결하기 위해, 공통 게이트 트랜지스터(M2)를 입출력 트랜지스터로 대체하는 시도가 이루어지고 있으나, 역시 고주파 특성이 저하되는 문제가 발생하여 그 실효성은 매우 적다. 따라서, 최소 채널 길이를 갖는 트랜지스터를 사용하면서도 높은 전력이득 등과 같은 좋은 고주파 특 성을 얻음과 동시에 게이트와 드레인 간의 낮은 항복전압 문제를 해결해야 할 필요성이 대두되고 있다.

한편, 최근 무선통신 환경에서는 높은 데이터 전송속도와 주파수 대역의 효율적인 사용을 위해서 위상변조와 크기 변조를 동시에 하는 QPSK(Quadrature Phase Shift Keying), QAM(Quadrature Amplitude Modulation), CDMA(Code Division Multiple Access) 등과 같은 변조방식을 많이 이용한다. 이 경우 선형성이 매우 중요한 요소가 되고, 선형 전력 증폭기는 선형성과 효율성 간의 트레이드 오프(tradeoff) 관계 때문에 흔히 클래스 AB 모드에서 동작한다. 그런데, 선형 증폭기의 효율성은 증폭기의 출력이 최대일 때 최대가 되고, 출력이 낮아질수록 효율은 급격히 감소한다. 결과적으로, 선형성 때문에 최대 출력에서 수dB 내지 10dB까지 백오프(backoff)시켜 사용해야 하는 통신환경에서는 전력 증폭기의 효율성이 크게 저하된다.

이러한 문제를 해결하기 위해 종래에는 저출력 모드에서 바이어스 전압을 낮춤으로써 바이어스 전류를 감소시켜 효율을 크게 하는 방법과, 고출력과 저출력 전력 증폭기를 병렬로 연결하여 각 모드에 따라 동작시키는 방법이 제안되었다. 저출력 모드에서 바이어스 전압을 낮추어 직류 전력소모를 낮추는 경우 전력 증폭기의 효율은 증가 하지만 바이어스 전압이 낮아지면서 선형성이 나빠지는 문제점이 있다.

도 2에 도시된 바와 같이, 각 모드에 따른 전력 증폭기를 병렬로 연결하는 경우, 각각 별도의 출력 정합 회로망(24, 25) 또는 전송선로가 요구된다. 우선, 출 력 정합 회로망으로 전송선로를 이용할 경우에는 각 모드가 독립적으로 동작 할 수 있어 이상적이지만, 전송선로를 집적화해야 하는 문제가 뒤따른다. 그리고, 수동소자로 출력 정합 회로망을 구성할 경우에는 각 모드 전력 증폭기(22, 23)를 서로 분리(isolation)시키는데 어려움이 있으며, 또한 출력파워 및 효율이 감소하는 문제가 발생된다. 또한, 각 모드 전력 증폭기(22, 23)의 온/오프(On/Off) 상태에 따라 전력 증폭기의 입출력 임피던스가 변화하여 입출력 정합 상태가 변동하게 된다. 이러한 입출력 임피던스의 변화를 보상하기 위해 추가적인 정합 회로를 사용하기도 하지만, 이것으로 인해 출력 및 효율이 더 감소하게 되고, 비용 또한 증가하게 된다.

따라서, 본 발명은 상기한 문제점을 해결하기 위하여 제안된 것으로서, 고주파 특성을 저하시키지 않으면서 딥 서브마이크론 트랜지스터의 항복전압이 낮은 문제를 해결하여 전력이득 및 출력전력을 높일 수 있는 전력 증폭기를 제공하는데 그 목적이 있다.

또한, 본 발명은 입출력 정합상태 및 선형성을 저하시키지 않으면서 저출력 모드에서의 효율성을 증가시킬 수 있는 전력 증폭기를 제공하는데 다른 목적이 있다.

상기 목적을 달성하기 위한 일측면에 따른 본 발명은, 입력신호를 입력받아 증폭하는 제1 트랜지스터와, 상기 제1 트랜지스터와 직렬접속되어 직류 바이어스 전압에 의해 동작되는 제2 트랜지스터로 이루어진 캐스코드와, 상기 캐스코드와 출력단 사이에 접속되어 동적 바이어스에 의해 동작되며, 상기 제2 트랜지스터를 통해 전달된 신호를 재증폭하여 상기 출력단으로 출력하는 제3 트랜지스터와, 상기 출력단과 접지전압원 사이에 직렬접속된 제1 및 제2 캐패시터로 이루어지며, 상기 제1 및 제2 캐패시터를 통해 상기 출력단으로 출력되는 출력신호를 분배하여 상기 제3 트랜지스터의 게이트로 상기 동적 바이어스를 공급하는 전압 분배부를 포함하되, 상기 제1 캐패시터는 상기 출력단과 상기 제3 트랜지스터의 게이트 사이에 접속되고, 상기 제2 캐패시터는 상기 제3 트랜지스터의 게이트와 접지전압원 사이에 접속된 전력 증폭기를 제공한다.

또한, 상기 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 각각 입력신호를 입력받아 증폭하기 위하여 N개의 트랜지스터가 병렬접속된 증폭부와, 상기 증폭부와 직렬접속되어 캐스코드 구성을 형성하고, 상기 증폭부의 N개의 트랜지스터와 각각 직렬접속된 N개의 트랜지스터가 병렬로 접속된 동작하는 스위칭부와, 상기 스위칭부와 출력단 사이에 접속되어 동적 바이어스에 의해 동작되어 상기 스위칭부를 통해 전달된 신호를 재증폭하여 상기 출력단으로 출력하는 동적 바이어스 트랜지스터와, 상기 출력단과 접지전압원 사이에 직렬접속된 제1 및 제2 캐패시터로 이루어지며, 상기 제1 및 제2 캐패시터를 통해 상기 출력단으로 출력되는 출력신호를 분배하여 상기 동적 바이어스 트랜지스터의 게이트로 상기 동적 바이어스를 공급하는 전압 분배부를 포함하되, 상기 제1 캐패시터는 상기 출력단과 상기 동적 바이어스 트랜지스터의 게이트 사이에 접속되고, 상기 제2 캐패시터는 상기 동적 바이어스 트랜지스터의 게이트와 접지전압원 사이에 접속된 전력 증폭기를 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 한편, 이하에서, 설명되는 도면부호 중 서로 동일한 도면부호는 동일한 기능을 수행하는 동일 요소이다.

실시예1

도 3은 본 발명의 제1 실시예에 따른 전력 증폭기를 설명하기 위하여 도시한 회로도이다.

도 3에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 전력 증폭기는 캐패시터(Cb1, Cb2)로 이루어진 분배기에 의해 동적 바이어스를 갖는 3중 캐스코드 구조로 이루어진다. 3중 캐스코드 구조는 공통 소오스 구성 트랜지스터(M1), 공통 게이트 구성 트랜지스터(M2) 및 동적 바이어스를 갖는 트랜지스터(M3)가 직렬접속되어 이루어진다. 이하에서는, 설명의 편의를 위해 공통 소오스 구성 트랜지스터(M1)를 공통 소오스 트랜지스터라 하고, 공통 게이트 구성 트랜지스터(M2)를 공통 게이트 트랜지스터라 하며, 동적 바이어스를 갖는 트랜지스터(M3)를 동적 바이어스 트랜지스터라 한다.

3중 캐스코드 중 첫번째 단인 공통 소오스 트랜지스터(M1)는 소오스가 접지전압원과 접속되고, 드레인이 공통 게이트 구조 트랜지스터(M2)의 소오스와 접속되며, 게이트가 입력 정합 회로망(31)과 접속된다. 이러한 구성을 통해 입력 정합 회로망(31)을 통해 임피던스 매칭된 입력신호(Vs)를 게이트를 통해 입력받아 증폭하 여 출력한다. 한편, 공통 소오스 트랜지스터(M1)의 게이트 바이어스 회로는 도 3에는 도시되지 않았다.

두번째 단인 공통 게이트 트랜지스터(M2)는 소오스가 공통 소오스 트랜지스터(M1)의 드레인과 접속되고, 드레인이 동적 바이어스 트랜지스터(M3)의 소오스와 접속된다. 이러한 공통 게이트 트랜지스터(M2)는 게이트로 입력되는 제어신호(Vct)에 따라 동작되어 공통 소오스 트랜지스터(M1)의 드레인과 동적 바이어스 트랜지스터(M3)의 소오스를 전기적으로 접속시켜주는 스위칭 소자로 기능한다. 여기서, 제어신호(Vct)는 하이레벨(HIGH level) 또는 로우레벨(LOW level)을 갖는 전압신호이다.

세번째 단인 동적 바이어스 트랜지스터(M3)는 드레인이 인턱터(Ld)를 통해 직류 전압공급원(VDD)과 접속되는 동시에 출력 정합 회로망(32)을 통해 증폭기의 부하(load)(R_L)와 접속된다. 또한, 게이트는 비교적 높은 저항(Rb)을 통해 직류 공급전압원(VDD)과 접속되는 동시에 캐패시터(Cb2)를 통해 접지전압원과 접속된다. 그리고, 이러한 접속 구조를 갖는 드레인과 게이트는 캐패시터(Cb1)를 통해 상호 접속된다.

캐패시터(Cb1, Cb2)의 분배에 의해 동적 바이어스 트랜지스터(M3)의 게이트로는 동적 바이어스가 공급된다. 캐패시터(Cb1, Cb2)에 의한 동적 바이어스는 공정변화 및 온도변화에 대하여 안정적인 바이어스를 제공한다. 캐패시터 소자의 경우, 공정변화에 의해 20% 정도 변화할 수도 있으며, 일반적으로 많은 열이 발생하는 전 력 증폭기에서 온도에 따라 그 값이 변하게 될 수도 있다. 하지만, 본 발명의 제1 실시예서와 같이 2개의 캐패시터(Cb1, Cb2)를 상호 매우 근접하게 위치시키는 경우, 공정 및 온도에 따라 캐패시터의 절대값은 변해도 두개의 캐패시턴스(capacitance)의 비율은 거의 변하지 않아 안정된 동적 바이어스를 제공할 수 있다.

캐패시터(Cb1, Cb2)의 캐패시턴스 비율과 공통 게이트 드랜지스터(M2)의 게이트 바이어스를 적절히 조절하여 3개의 트랜지스터(M1, M2, M3)의 게이트와 드레인 간의 전압을 동일하게 구성할 수 있으며, 이를 통해 항복현상의 발생을 방지할 수 있다. 따라서, 더 높은 직류 공급전압을 사용하는 것이 가능하여 더큰 출력전력을 얻을 수 있다. 또한, 동일 출력전력에 대해 동적 바이어스 트랜지스터(M3)의 드레인에서 더 큰 전압 스윙(swing)을 갖기 때문에 출력 전류가 작아지게 되고, 그 만큼 증폭기 및 정합 회로의 기생성분 들에 의한 전력 소모가 감소하여 효율이 높아지게 된다.

한편, 공통 게이트 트랜지스터(M2)의 게이트는 제어신호(Vct)를 통해 스위칭 소자로 동작가능하므로, TDMA(Time Division Multiple Access) 방식에서 전력 증폭기의 바이어스를 온/오프(ON/OFF)하는 대신에 공통 게이트 트랜지스터(M2) 게이트의 스위칭 동작을 통해 전력 증폭기를 온/오프시킬 수 있다. 이 경우, 바이어스를 스위칭하는 것에 비해 전력 증폭기의 셋틀링 타임(settling time)이 짧아지는 이점이 있다.

실시예2

도 4는 본 발명의 제2 실시예에 따른 전력 증폭기를 설명하기 위하여 도시한 회로도로서, 본 발명의 제1 실시예에 따른 전력 증폭기의 3중 캐스코드 구조를 병렬로 구현한 일례이다.

도 4에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 전력 증폭기는 제1 실시예의 구성에 공통 게이트 트랜지스터(M2a 내지 M2c)와 공통 소오스 트랜지스터(M1a 내지 M1c)가 병렬로 각각 3개씩 접속된 구성을 갖는다. 여기서, 병렬접속된 트랜지스터의 갯수는 3개이나, 이는 설명의 편의를 위함이지 그 갯수는 적절히 조정될 수 있다.

제2 실시예에 따른 전력 증폭기는 제1 실시예에 따른 전력 증폭기의 장점을 그대로 가져가면서, 저출력 모드에서의 전력효율을 높이기 위한 구성으로서, 3개의 트랜지스터가 병렬로 연결된 캐스코드 브랜치(branch)들이 동적 바이어스를 갖는 하나의 큰 동적 바이어스 트랜지스터(M3)에 직렬 연결되어 3중 캐스코드 회로를 구성한다.

3비트 제어신호 생성부(43)로부터 제공되는 3비트 제어신호(Vct0 내지 Vct2)를 이용하여 각 출력모드에 따라 전력 증폭기의 바이어스 전류를 조절하게 된다. 여기서, 바이어스 전류 조절은 각 캐스코드 브랜치를 3비트 제어신호(Vct0 내지 Vct2)를 이용하여 온/오프시킴으로써 이루어진다. 바이어스 전압은 여전히 선형영역 내에서 유지되고, 전력 증폭기의 유효폭(effective width)을 조절하여 바이어스 전류를 조절함으로써 기존의 바이어스 전압 조절방식에 비해 월등한 선형성을 갖게 된다.

저출력 모드에서는 3비트 제어신호(Vct0 내지 Vct2)를 이용하여 3개의 캐스코드 브랜치, 즉 공통 게이트 트랜지스터(M2a 내지 M2c) 중 일부만을 동작시킴으로써 직류 전력소모를 감소시킬 수 있으며, 이를 통해 전력효율을 크게 증대시킬 수 있다. 각 캐스코드 브랜치의 온/오프 동작은 각 브랜치단을 구성하는 공통 게이트 트랜지스터(M2a 내지 M2c)의 온/오프 동작을 통해서 이루어지고, 이러한 온/오프 동작에 관계없이 각 브랜치단을 이루는 공통 소오스 트랜지스터(M1a 내지 M1c)와 동적 바이어스 트랜지스터(M3)는 동일한 바이어스를 유지하게 된다. 따라서, 각 출력모드에 따라 캐스코드 브랜치를 온/오프시켰을 때, 전력 증폭기 코어의 입출력 임피던스의 변화는 매우 작다. 그 결과, 입출력 정합은 모든 출력모드에 대하여 양호한 상태를 유지할 수 있게 된다. 즉, 본 발명에서는 각 출력모드에 따라 신호를 병렬로 증폭하는 병렬 증폭기의 형태를 구성하고 있지만, 병렬 구조를 증폭기 내부에 구현함으로써 각 출력모드의 스위칭에서 발생하는 문제점을 해결할 수 있다. 여기서, 캐스코드 브랜치의 온/오프 상태는 트랜지스터(M2a 내지 M2c)의 동작 상태에 따라 각 캐스코드 브랜치단에서 형성되는 전류경로의 상태를 의미한다. 즉, 온 상태는 전류경로가 형성된 것을 의미하고, 오프 상태는 전류경로가 차단된 것을 의미한다. 이하에서 캐스코드 브랜치의 온/오프에 대해 언급되는 경우 이와 같은 의미로 이해해도 무방하다.

또한, 제2 실시예에 따른 전력 증폭기에서는 바이어스 전류에 따라 출력 정합 회로망(42)을 통해 동적 바이어스 트랜지스터(M3)의 드레인 단에서 바라본 임피 던스를 가변시킨다. 즉, 출력 정합 회로망(42)을 통해 임피던스를 가변시킨다. 예컨대, 바이어스 전류가 가장 작은 경우 동적 바이어스 트랜지스터(M3)의 드레인 단에서 바라본 임피던스가 가장 크게 가변하고, 바이어스 전류가 가장 큰 경우에는 임피던스가 가장 낮도록 가변한다. 여기서, 바이어스 전류가 가장 작은 경우에는 트랜지스터(M2a 내지 M2c) 중 어느 하나의 트랜지스터만 턴-온 경우이다. 물론, 턴-온되는 트랜지스터는 다른 트랜지스터에 비해 가장 작은 폭을 갖는다. 또한, 바이어스 전류가 가장 큰 경우에는 모든 트랜지스터(M2a 내지 M2c)가 턴-온된 상태이다.

한편, 도 4에 도시된 본 발명의 제2 실시예에 따른 전력 증폭기는 하나의 실시예로서, 3개의 병렬 캐스코드 브랜치를 구성하고 있지만, 이것은 필요에 따라 N개로 확장될 수 있다. 또한 각 브랜치를 구성하는 트랜지스터의 폭의 비율도 임의의 값으로 설정될 수 있다.

이하에서는, 도 5a 및 도 5b, 도 6a 및 도 6b를 참조하여 도 4에 도시된 본 발명의 제2 실시예에 따른 전력 증폭기의 각 출력모드에서의 동작특성에 대해 설명하기로 한다.

먼저, 고출력 모드에서의 동작특성을 도 5a 및 도 5b를 참조하여 설명하기로 한다.

도 5a에 도시된 바와 같이, 고출력 모드에서는 3비트 제어신호(Vct0 내지 Vct2)가 모두 논리 하이레벨('1')로 설정된다. 이에 따라, 공통 게이트 트랜지스터(M2a 내지 M2c)가 모두 턴-온되어 동적 바이어스 트랜지스터(M3)와 각 공통 소오스 트랜지스터(M1a 내지 M1c)는 각각의 공통 게이트 트랜지스터(M2a 내지 M2c)를 통해 접속된다. 결국, 3개의 모든 캐스코드 브랜치가 온 상태를 유지하게 되어 고출력을 얻을 수 있다.

도 5b는 도 5a에 도시된 고출력 모드에서 전력 증폭기의 입력 임피던스 및 전류 분포를 도시한 도면으로서, 동도면을 참조하면, 각 캐스코드 브랜치의 공통 게이트 트랜지스터(M2a 내지 M2c)와 공통 소오스 트랜지스터(M1a 내지 M1c)의 폭이 각각 2²W, 2¹W, 2⁰W를 갖는 경우 동적 바이어스 트랜지스터(M3)의 소오스를 흐르는 전류는 이에 대응하여 동일한 비율로 분배된다. 예컨대, 도 5b에 도시된 바와 같이, 동적 바이어스 트랜지스터(M3)를 통해 흐르는 전류가 7Id인 경우 트랜지스터(M2a)의 드레인 전류는 4Id가 되고, 트랜지스터(M2b)의 드레인 전류는 2Id가 되며, 트랜지스터(M2c)의 드레인 전류는 1Id가 된다.

제2 실시예에 따른 전력 증폭기의 코어의 임피던스는 주로 첫번째 단의 트랜지스터의 게이트와 소오스 간의 캐패시턴스(Cgs)와 게이트와 드레인 간의 캐패시턴스(Cgd)로 결정된다. 즉, 입력 캐패시턴스는 하기의 수학식1과 같이 나타낼 수 있다.

상기 수학식1에서, 'N'은 병렬 캐스코드 브랜치의 개수, 즉 트랜지스터의 개 수이고, 'Cgs'는 2⁰W 의 트랜지스터 폭을 갖는 캐스코드 브랜치의 첫번째 단의 게이트와 소오스 간의 캐패시턴스이며, 'Cgd'는 게이트와 드레인 간의 캐패시턴스이다. 또한, 'Av1'는 캐스코드 브랜치의 첫번째 단의 게이트와 드레인 간의 전압이득이다.

한편, 저출력 모드에서의 동작특성을 도 6a 및 도 6b를 참조하여 설명하기로 한다.

도 6a에 도시된 바와 같이, 저출력 모드에서는 3비트 제어신호(Vct0 내지 Vct2) 중 제어신호(Vct0)를 제외한 모든 제어신호(Vct1, Vct2)는 모드 논리 로우레벨('0')로 설정된다. 이에 따라, 공통 게이트 트랜지스터(M2a 내지 M2c) 중 공통 게이트 트랜지스터(M2c)만 턴-온되고, 턴-온된 공통 게이트 트랜지스터(M2c)를 통해 동적 바이어스 트랜지스터(M3)와 공통 소오스 트랜지스터(M1c)만 접속된다. 결국, 3개의 캐스코드 브랜치 중 첫번째 캐스코드 브랜치만 온 상태를 유지하게 되어 저출력을 얻게 된다.

도 6b는 도 6a에 도시된 저출력 모드에서 전력 증폭기의 입력 임피던스 및 전류 분포를 도시한 도면으로서, 전류는 트랜지스터(M2c)의 동작에 의해 온 상태를 유지하는 캐스코드 브랜치를 통해서만 흐른다. 그렇지만, 동작되지 않은 트랜지스터(M2a, M2b)에 의해 오프 상태를 유지하는 캐스코드 브랜치의 공통 소오스 트랜지스터(M1a, M1b)는 여전히 동일한 바이어스 상태에 있어 트랜지스터 채널이 형성된다. 형성된 채널을 통해 첫번째 단의 드레인은 접지에 연결된다. 따라서, 입력 캐 패시턴스는 하기의 수학식2와 같이 나타낼 수 있다.

수학식1과 수학식2를 비교하여 볼 때, 최대 고출력 모드에서의 입력 캐패시턴스와 최소 저출력 모드에서의 입력 캐패시턴스의 변화율은 하기의 수학식3과 같이 나타낼 수 있다.

캐스코드 구조에서 밀러효과(Miller effect)는 크지 않고, 'Cgs'에 대해 'Cgd'의 값의 크기가 크지 않으므로, 각 출력모드에 따른 입력 캐패시턴스의 변화율은 아주 작다. 따라서, 각 출력모드에 따른 입력 정합상태는 계속 양호한 상태로 유지된다.

전력 증폭기의 세번째 단의 트랜지스터는 각 출력모드에 관계없이 일정한 바이어스를 유지하고 있으므로, 출력 임피던스 또한 입력 임피던스와 유사하게 해석될 수 있고, 그 변화율 또한 아주 작다. 그 결과 각 출력모드에 따른 출력 정합상태는 계속 양호한 상태로 유지된다.

실시예3

도 7은 본 발명의 제3 실시예에 따른 전력 증폭기를 설명하기 위하여 도시한 회로도이다. 여기서, 본 발명의 제3 실시예에 따른 동적 바이어스 전류 및 동적 바이어스 전압을 갖는 전력 증폭기는 도 4에 도시된 제2 실시예에 따른 전력 증폭기의 변형예이다.

도 7에 도시된 바와 같이, 제3 실시예에 따른 전력 증폭기는 도 4에 도시된 전력 증폭기에서 입력신호(Vs)의 크기를 검출하기 위한 검출부(76)와, 검출부(76)의 제어신호에 따라 직류 공급전압의 크기를 조절하는 전압 공급부(73)를 더 포함한다.

바이어스 측면에서, 세번째 단을 구성하는 동적 바이어스 트랜지스터(M3)의 직류 바이어스는 동적 공급전압과 동일하게 결정되고, 이 직류전압을 중심으로 출력신호의 크기에 따른 동적 바이어스가 캐패시터(Cb1, Cb2) 분배기에 의해 결정된다. 두번째 단의 직류 바이어스는 저항(Rb1, Rb2)의 임피던스 비에 의해 결정된다. 이처럼 각 바이어스가 캐패시터(Cb1, Cb2)의 캐패시턴스 비와 저항(Rb1, Rb2)의 임피던스 비에 의해 결정되므로, 공정변화 및 온도변화에 대하여 안정적인 바이어스를 제공한다.

각 캐스코드 브랜치는 스위칭 소자(74, 75)에 의해 전류 경로가 차단 또는 형성된다. 여기서, 스위칭 소자(74, 75)는 MOS 트랜지스터를 이용하여 적절히 구성할 수도 있다.

캐스코드 브랜치의 세번째 단을 구성하는 동적 바이어스 트랜지스터(M3)의 게이트는 게이트 저항(Rg1)과 접속된다. 그리고, 두번째 단을 구성하는 트랜지스터 (M2a, M2b)의 게이트는 교류 접지를 위한 캐패시터(C1, C2)가 각각 연결되고, 스위칭 소자(74, 75)에 따라 각각 게이트 저항(Rg2)과 접지전압원 중 어느 하나와 연결된다. 또한, 첫번째 단을 구성하는 트랜지스터(M1a, M1b)의 게이트는 각각 입력 정합 회로망(71)과 접속된다.

한편, 제3 실시예에 따른 전력 증폭기는 입력신호(Vs)에 따라 전압 공급부(73)를 통해 공급전압을 적절히 제공받기 위하여 검출부(76)를 사용할 수도 있고, 기저대역(baseband) DSP(Digital Signal Processor)로부터 제어신호를 입력받아 공급전압을 단계적으로 조절할 수 있다. 이때, DSP로부터의 제어신호는 캐스코드 브랜치의 스위칭 소자(74, 75)의 제어신호와 함께 사용할 수도 있다. 이처럼, 입력신호(Vs)의 크기에 따라 공급전압의 크기가 조절되고, 조절된 공급전압은 저항(Rb1, Rb2)의 임피던스 비에 의해 두번째 및 세번째 단을 구성하는 각 트랜지스터(M2a, M2b, M3)의 게이트로 조절된 직류 바이어스를 제공한다. 한편, 도 4에 도시된 제2 실시예에 따른 전력 증폭기의 캐스코드 브랜치의 온/오프를 통해 바이어스 전류를 조절하게 된다.

상기에서 설명한 바와 같이, 본 발명의 바람직한 실시예들에서는 바이어스 전압 및 바이어스 전류 중 적어도 어느 하나의 바이어스를 조절하여 전력 증폭기의 전체적인 전력효율을 극대화 할 수 있다. 이와 동시에, 바이어스 전압 및 바이어스 전류의 조절은 선형성과 입출력 정합상태을 저하시키지는 않으면서 전력효율을 극대화 할 수 있다. 한편, 본 발명의 바람직한 실시예에서는 싱글형 전력 증폭기에 대해서만 기술되어 있으나, 이는 설명의 편의를 위한 것으로 도 3 및 도 4에 도시 된 본 발명의 전력 증폭기 2개를 대칭적으로 접속심켜 차동형 전력 증폭기를 구현할 수도 있다.

본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.

이상에서 설명한 바와 같이, 본 발명에 의하면, 3개의 트랜지스터가 직렬접속된 3중 캐스코드 구조로 전력 증폭기를 구성하고, 캐패시터 분배기를 이용하여 3개의 트랜지스터 각각의 게이트와 드레인 간의 전압을 동일하게 조절함으로써 전력이득과 같은 고주파 특성이 좋은 최소 채널 길이의 크기를 갖는 표준 트랜지스터를 그대로 사용하면서도 항복현상이 발생되는 문제없이 좀더 큰 직류 공급전압을 사용하는 것이 가능하다. 이를 통해 더 큰 출력전력을 얻을 수 있다.

또한, 본 발명에 의하면, 캐스코드 구조를 구성하는 동적 바이어스 트랜지스터의 동적 바이어스 회로로 캐패시터 분배기를 사용하여 공정변화 및 온도변화에 대한 안정적인 바이어스를 제공하는 것이 가능하여 공정변화 및 온도변화에 따른 동적 바이어스 분배비율이 달라짐으로써 유발될 수 있는 항복문제를 예방할 수 있다.

또한, 본 발명에 의하면, 캐스코드 구조를 구성하는 동적 바이어스 트랜지스 터와 공통 소오스 트랜지스터 간에 스위칭 소자로 기능하는 공통 게이트 트랜지스터를 구성하고, 이를 통해 전력 증폭기의 동작을 제어함으로써 바이어스 전압으로 동작을 제어하는 것에 비해 전력 증폭기의 셋틀링 타임(settling time)을 감소시킬 수 있다.

또한, 본 발명에 의하면, 캐스코드 구조에서 각 단을 병렬로 접속하여 캐스코드 브랜치 구조를 형성하고, 브랜치 구조를 이루는 트랜지스터의 유효폭을 조절함으로써 저출력 모드에서 직류전류를 감소시키므로, 선형성을 저하시키지 않으면서 전력 증폭기의 효율을 증대시킬 수 있다. 또한, 각 출력모드에 따라 각 병렬신호의 증폭 경로를 온/오프 스위칭 동작을 통해 제어함으로써 입출력 정합상태가 각 모드에 따라 일정하게 양호한 상태로 유지될 수 있다. 입력신호에 따라 바이어스 전압과 바이어스 전류를 조절하여 전력증폭기의 효율을 최적화할 수 있다.

Claims (27)

1. 입력신호를 입력받아 증폭하는 제1 트랜지스터와, 상기 제1 트랜지스터와 직렬접속되어 직류 바이어스 전압에 의해 동작되는 제2 트랜지스터로 이루어진 캐스코드;

   상기 캐스코드와 출력단 사이에 접속되어 동적 바이어스에 의해 동작되며, 상기 제2 트랜지스터를 통해 전달된 신호를 재증폭하여 상기 출력단으로 출력하는 제3 트랜지스터; 및

   상기 출력단과 접지전압원 사이에 직렬접속된 제1 및 제2 캐패시터로 이루어지며, 상기 제1 및 제2 캐패시터를 통해 상기 출력단으로 출력되는 출력신호를 분배하여 상기 제3 트랜지스터의 게이트로 상기 동적 바이어스를 공급하는 전압 분배부를 포함하되,

   상기 제1 캐패시터는 상기 출력단과 상기 제3 트랜지스터의 게이트 사이에 접속되고, 상기 제2 캐패시터는 상기 제3 트랜지스터의 게이트와 접지전압원 사이에 접속된 전력 증폭기.
2. 삭제
3. 삭제
4. 제 1 항에 있어서,

   상기 동적 바이어스는 상기 제1 및 제2 캐패시터의 캐패시턴스 비에 따라 결정되는 전력 증폭기.
5. 제 1 항에 있어서,

   상기 입력신호를 임피던스 매칭하기 위하여 상기 입력신호가 입력되는 입력단과 상기 제1 트랜지스터의 게이트 사이에 접속된 입력 정합 회로망을 더 포함하는 전력 증폭기.
6. 제 1 항 또는 제 5 항에 있어서,

   상기 출력단의 출력신호를 임피던스 매칭하기 위하여 상기 출력신호가 출력 되는 출력단과 외부 부하단 사이에 접속된 출력 정합 회로망을 더 포함하는 전력 증폭기.
7. 제 1 항에 있어서,

   상기 제1 트랜지스터는 공통 소오스 구성 트랜지스터로 이루어진 전력 증폭기.
8. 제 1 항 또는 제 7 항에 있어서,

   상기 제2 트랜지스터는 공통 게이트 구성 트랜지스터로 이루어진 전력 증폭기.
9. 제 1 항, 제 5 항 및 제 7 항 중 어느 하나의 항에 있어서,

   상기 제3 트랜지스터는 인턱더를 통해 직류 공급전압원과 접속되고, 저항소자를 통해 게이트로 상기 직류 공급전압원으로부터 직류전압을 공급받는 전력 증폭기.
10. 각각 입력신호를 입력받아 증폭하기 위하여 N개의 트랜지스터가 병렬접속된 증폭부;

    상기 증폭부와 직렬접속되어 캐스코드 구성을 형성하고, 상기 증폭부의 N개의 트랜지스터와 각각 직렬접속된 N개의 트랜지스터가 병렬로 접속된 동작하는 스위칭부;

    상기 스위칭부와 출력단 사이에 접속되어 동적 바이어스에 의해 동작되어 상기 스위칭부를 통해 전달된 신호를 재증폭하여 상기 출력단으로 출력하는 동적 바이어스 트랜지스터; 및

    상기 출력단과 접지전압원 사이에 직렬접속된 제1 및 제2 캐패시터로 이루어지며, 상기 제1 및 제2 캐패시터를 통해 상기 출력단으로 출력되는 출력신호를 분배하여 상기 동적 바이어스 트랜지스터의 게이트로 상기 동적 바이어스를 공급하는 전압 분배부를 포함하되,

    상기 제1 캐패시터는 상기 출력단과 상기 동적 바이어스 트랜지스터의 게이트 사이에 접속되고, 상기 제2 캐패시터는 상기 동적 바이어스 트랜지스터의 게이트와 접지전압원 사이에 접속된 전력 증폭기.
11. 제 10 항에 있어서,

    상기 스위칭부의 N개의 트랜지스터는 N개의 제어신호에 의해 각각 독립적으로 동작되고, 이를 통해 각 출력모드마다 유효채널폭과 바이어스 전류가 제어되는 전력 증폭기.
12. 삭제
13. 제 10 항 또는 제 11 항에 있어서,

    상기 동적 바이어스는 상기 제1 및 제2 캐패시터의 캐패시턴스 비에 따라 결정되는 전력 증폭기.
14. 제 10 항에 있어서,

    상기 입력신호를 임피던스 매칭하기 위하여 상기 입력신호가 입력되는 입력단과 상기 증폭부의 N개의 트랜지스터의 게이트 사이에 접속된 입력 정합 회로망을 더 포함하는 전력 증폭기.
15. 제 10 항, 제 11 항 및 제 14 항 중 어느 하나의 항에 있어서,

    상기 출력단의 출력신호를 임피던스 매칭하기 위하여 상기 출력신호가 출력 되는 출력단과 외부 부하단 사이에 접속된 출력 정합 회로망을 더 포함하는 전력 증폭기.
16. 제 10 항, 제 11 항 및 제 14 항 중 어느 하나의 항에 있어서,

    상기 증폭부의 N개의 트랜지스터는 각각 공통 소오스 구성 트랜지스터로 이루어진 전력 증폭기.
17. 제 10 항에 있어서,

    상기 스위칭부의 N개의 트랜지스터는 각각 공통 게이트 구성 트랜지스터로 이루어진 전력 증폭기
18. 제 10 항 또는 제 17 항에 있어서,

    상기 증폭부 및 상기 스위칭부의 N개의 트랜지스터의 채널폭은 2⁰ 내지 2^(N-1)W을 갖는 전력 증폭기.
19. 제 18 항에 있어서,

    상기 스위칭부의 동작에 따라 총 2^N-1 단계의 서로 다른 직류 바이어스 전류를 갖는 전력 증폭기.
20. 제 10 항, 제 11 항, 제 14 항 및 제 17 항 중 어느 하나의 항에 있어서,

    상기 출력단의 출력신호를 임피던스 매칭하기 위하여 상기 출력신호가 출력되는 출력단과 외부 부하단 사이에 접속된 출력 정합 회로망을 더 포함하되, 상기 출력 정합 회로망은 상기 동적 바이어스 트랜지스터에 흐르는 바이어스 전류의 크기에 따라 상기 동적 바이어스 트랜지스터의 출력단에서 바라보는 임피던스를 가변시키는 전력 증폭기.
21. 제 10 항, 제 11 항, 제 14 항 및 제 17 항 중 어느 하나의 항에 있어서,

    상기 입력신호의 크기에 따라 상기 스위칭부의 동작을 통해 상기 직류 바이어스 전류 중 어느 하나의 바이어스 전류를 선택하는 전력 증폭기.
22. 제 10 항, 제 11 항, 제 14 항 및 제 17 항 중 어느 하나의 항에 있어서,

    상기 N개의 제어신호는 기저대역폭 DSP로부터 제공되는 디지털 신호인 전력 증폭기.
23. 제 10 항, 제 11 항, 제 14 항 및 제 17 항 중 어느 하나의 항에 있어서,

    상기 동적 바이어스 트랜지스터는 인턱더를 통해 직류 공급전압원과 접속되고, 저항소자를 통해 게이트로 상기 직류 공급전압원으로부터 직류전압을 공급받는 전력 증폭기.
24. 제 10 항, 제 11 항, 제 14 항 및 제 17 항 중 어느 하나의 항에 있어서,

    상기 입력신호를 검출하고, 상기 입력신호의 크기에 따라 서로 다른 제어신호를 출력하는 검출부;

    상기 검출부의 제어신호에 따라 직류 공급전압의 크기를 조절하여 출력하는 전압 공급부; 및

    상기 전압 공급부와 접지전압원 사이에 접속되어 상기 전압 공급부로부터 공급되는 상기 직류 공급전압을 일정 비율로 분배하여 상기 동적 바이어스 트랜지스터와 상기 스위칭부의 N개의 트랜지스터의 각 게이트로 공급하는 제1 및 제2 바이어스 저항

    을 더 포함하는 전력 증폭기.
25. 제 24 항에 있어서,

    상기 동적 바이어스 트랜지스터와 상기 스위칭부의 N개의 트랜지스터의 각 게이트로 입력되는 직류 바이어스 전압은 상기 전압 공급부로부터 공급되는 상기 직류 공급전압과 상기 제1 및 제2 바이어스 저항의 비에 의해 결정되는 전력 증폭기.
26. 제 25 항에 있어서,

    상기 전압 공급부와 상기 동적 바이어스 트랜지스터의 게이트 사이에 접속된 제1 게이트 저항;

    상기 제1 및 제2 바이어스 저항이 접속된 부위에 일단이 접속된 제2 게이트 저항; 및

    상기 제2 게이트 저항과 상기 스위칭부의 N개의 트랜지스터의 각 게이트 사이를 접속시키는 N개의 스위칭 소자

    를 더 포함하는 전력 증폭기.
27. 제 26 항에 있어서,

    상기 N개의 스위칭 소자는 각각 3로 스위치로서, 제1 단은 상기 제2 게이트 저항과 접속되고, 제2 단은 상기 스위칭부의 N개의 트랜지스터의 각 게이트와 접지전압원과 접속된 캐패시터와 접속되며, 제3 단은 접지전압원과 접속되는 전력 증폭기.

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