KR100851702B1 - 고주파 가변이득 증폭장치 - Google Patents

Abstract

본 발명은 고주파 가변이득 증폭장치의 신호바이패스 회로에 설치하는 고주파 스위칭소자에 있어서 오프상태 시의 아이솔레이션 변동을 방지할 수 있도록 하는 것이다.

고주파 가변이득 증폭장치(1A)의 신호바이패스 회로(20)는, 게이트가 전압제어단자(P3)와 접속되며, 드레인이 증폭회로(10)의 입력단자와 입력측 콘덴서(11) 사이에 접속되고, 소스가 바이패스회로용 콘덴서(21)를 통해 증폭회로(10)의 출력단자와 접속된 고주파 스위칭소자(22)를 갖는다. 고주파 스위칭소자(22)의 드레인과 소스 사이에는, 고주파 스위칭소자(22)와 병렬 접속된 아이솔레이션 변동 방지용 저항기(23)가 구성된다.

고주파 가변이득 증폭장치, 신호바이패스 회로, 전압제어단자

Description

고주파 가변이득 증폭장치{RF VARIABLE GAIN AMPLIFYING DEVICE}

도 1은 본 발명의 제 1 실시예에 관한 고주파 가변이득 증폭장치를 나타낸 회로도.

도 2는 본 발명의 제 1 실시예에 관한 고주파 가변이득 증폭장치에 있어서 증폭회로의 일례를 나타낸 회로도.

도 3은 본 발명의 제 1 실시예에 관한 고주파 가변이득 증폭장치에 이용하는 고주파 스위칭소자의 일례를 나타낸 모식적 구성단면도.

도 4는 본 발명 제 1 실시예의 제 1 변형예에 관한 고주파 가변이득 증폭장치에 있어서 증폭회로의 일례를 나타낸 회로도.

도 5는 본 발명 제 1 실시예의 제 2 변형예에 관한 고주파 가변이득 증폭장치를 나타낸 회로도.

도 6은 본 발명 제 1 실시예의 제 3 변형예에 관한 고주파 가변이득 증폭장치를 나타낸 회로도.

도 7은 본 발명의 제 2 실시예에 관한 고주파 가변이득 증폭장치를 나타낸 회로도.

도 8은 종래의 π형 감쇠기를 나타낸 회로도.

도 9는 종래의 고주파 가변이득 증폭장치를 나타낸 회로도.

* 도면의 주요 부분에 대한 부호의 설명 *

1A, 1B, 1C, 1D : 고주파 가변이득 증폭장치

P1 : 입력단자 P2 : 출력단자

P3 : 전압제어단자 P4 : 입력노드

P5 : 출력노드 P6, 13 : 전원단자

10A, 10B : 증폭회로 11 : 입력측 콘덴서

12 : 출력측 콘덴서 14 : 초크코일

15, 105 : 바이패스 콘덴서 20 : 신호바이패스 회로

21 : 바이패스회로용 콘덴서 22 : 고주파 스위칭소자

23 : 저항기 24 : 제 1 스트립선로

25 : 제 2 스트립선로 26 : 변동방지용 저항기

101 : 제 1 바이폴라트랜지스터 102, 209, 23a : 제 1 저항기

103, 210, 23b : 제 2 저항기 104 : 제 2 바이폴라트랜지스터

106 : 제 1 DC스위치 107 : 제 3 바이폴라트랜지스터

108, 211 : 제 3 저항기 109 : 제 2 DC스위치

151 : 제 4 바이폴라트랜지스터 152 : 제 5 바이폴라트랜지스터

153 : 제 2 바이패스 콘덴서 154 : 제 4 저항기

155 : 제 5 저항기 156 : 제 3 DC스위치

157 : 제 6 저항기 158A : 제 6 바이폴라트랜지스터

158B : 제 7 바이폴라트랜지스터 159 : 제 7 저항기

160 : 제 3 바이패스 콘덴서 161 : 제 4 DC스위치

201 : 반도체기판 202 : 트렌치분리부

203 : n형 웰(제 2 웰) 204 : p형 웰(제 1 웰)

205 : 드레인층 206 : 소스층

207 : 게이트절연막 208 : 게이트전극

P1a : 제 1 입력단자 P2a : 제 1 출력단자

10a : 제 1 증폭회로 11a : 제 1 입력측 콘덴서

12a : 제 1 출력측 콘덴서 14a : 제 1 초크코일

20a : 제 1 신호바이패스 회로 21a : 제 1 바이패스회로용 콘덴서

22a : 제 1 고주파 스위칭소자 26a : 제 1 변동방지용 저항기

P1b : 제 2 입력단자 P2b : 제 2 출력단자

10b : 제 2 증폭회로 11b : 제 2 입력측 콘덴서

12b : 제 2 출력측 콘덴서 14b : 제 2 초크코일

20b : 제 2 신호바이패스 회로 21b : 제 2 바이패스회로용 콘덴서

22b : 제 2 고주파 스위칭소자 26b : 제 2 변동방지용 저항기

27, 28 : 제 2 감쇠용 저항기 30, 31 : π형 감쇠기

본 발명은 고주파 가변이득 증폭장치에 관하며, 특히 이득절환용 스위칭소자 의 오프 시 아이솔레이션이 높고 또 안정된 고주파 가변이득 증폭장치에 관한 것이다.

휴대용전화기로 대표되는 무선통신시스템에 있어서 수신기기의 첫단 증폭회로는, 미약신호를 수신할 경우에 저 잡음성 및 고 이득특성이 요구되며, 대신호를 수신할 경우에는 저 왜곡성 및 저 이득특성이 요구된다. 특히 최근 이동체통신에서는 기지국과 이동국간의 거리에 따라 수신 시의 전계강도가 크게 변화되므로, 수신기기에는 큰 동적범위(dynamic range)가 필요해지며, 그 결과 수신 선단부의 저잡음 증폭회로에는 이득제어기능이 요구된다.

이와 같은 이득제어기능을 갖는 증폭회로의 일례로서 일특개평 10-173453호 공보에 기재된 고주파 가변이득 증폭장치가 있다.

도 9는 상기 공보에 개시된 고주파 가변이득 증폭장치로서, 복수 단 증폭회로 중 1 단의 증폭회로를 나타낸다.

도 9에 나타낸 바와 같이 고주파 가변이득 증폭장치(300)는, 증폭회로(310)와, 이 증폭회로(310)의 신호바이패스 회로 개폐를 행하는 전계효과 트랜지스터(FET)로 이루어진 고주파 스위칭소자(320Q)로 구성된다.

증폭회로(310)와 입력노드(Ti) 및 출력노드(To) 사이에는 직류차단용 콘덴서(Ci 및 Co)가 각각 직렬로 접속된다.

증폭회로(310)는 소스 접지접속 FET로 된 증폭소자(311)를 포함하며, 그 게이트에는 입력정합회로(312)를 거쳐 입력노드(Ti)로부터의 고주파신호가 공급됨과 동시에, 저항기(313)를 통하여 소정의 게이트 바이어스전압(Vgg)이 공급된다. 증 폭소자(311)의 드레인은 출력정합회로(315)를 거쳐 출력노드(To)로 증폭신호를 출력함과 동시에, 드레인바이어스 공급회로(316)를 거쳐 절환스위치회로(305)와 접속된다.

절환스위치회로(305)는 전원전압(Vdd)의 공급선과 접속되는 제 1 입력노드(a)와, 접지되는 제 2 입력노드(g)를 가지며, 이들 노드(a 및 g)의 절환은, 송신전력 제어정보 또는 수신신호의 신호레벨에 따라 동작하는 급전제어회로(307)에 의하여 실행된다.

고주파 스위칭소자(320Q)로는 공핍형 FET가 이용되며, 그 드레인은 직류차단용 콘덴서(303c)를 통해 입력노드(Ti)와 접속되고, 그 소스는 증폭소자(311)의 드레인과 접속되며, 그 게이트는 저항기(306)를 통해 그라운드에 접속된다.

이와 같이 구성된 종래의 고주파 가변이득 증폭장치(300)는, 급전제어회로(307)로부터의 제어에 의하여, 절환스위치회로(305)가 제 1 입력노드(a)와 접속되는 동안은 이 절환스위치회로(305)를 통해 증폭회로(310)로 전원전압(Vdd)이 공급되어 이 증폭회로(310)가 동작상태로 된다. 이 때 절환스위치회로(305)를 통하여 인가되는 전원전압(Vdd)이, 제어신호로서 고주파 스위칭소자(320Q)에 공급되어 이 고주파 스위칭소자(320Q)의 게이트 소스간 전압이 낮아지고, 이 고주파 스위칭소자(320Q)가 오프상태로 되므로, 신호바이패스 회로의 접속이 개방상태로 된다. 이 개방상태에서는, 출력노드(To)의 출력 고주파신호 신호레벨이 증폭회로(310)의 이득량만큼 입력노드(Ti)의 입력 고주파신호 신호레벨보다 높은, 즉 고이득 동작모드로 된다.

역으로, 절환스위치회로(305)가 제 2 입력노드(g)로 절환된 경우에는 증폭회로(310)에 전원전압(Vdd)의 공급이 중단되므로, 이 증폭회로(310)의 동작이 정지됨과 동시에 절환스위치회로(305)를 통하여 접지전위가 제어신호로서 공급되므로 고주파 스위칭소자(320Q)가 온상태로 되어 신호바이패스 회로가 접속상태로 된다. 이 신호바이패스 회로의 접속상태에서는 출력노드(To)의 출력 고주파신호 신호레벨이, 고주파 스위칭소자(320Q) 삽입에 의한 손실과 입력노드(Ti)의 임피던스 부정합에 의한 손실과의 합계 손실만큼, 입력노드(Ti)의 고주파신호 신호레벨보다 낮은, 즉 저이득 동작모드로 된다.

따라서 입력노드(Ti)로 입력되는 고주파신호의 신호레벨이 소정 레벨보다 낮은 경우에는 고이득 동작모드로 바꾸고, 입력노드(Ti)로 입력되는 고주파신호의 신호레벨이 소정 레벨보다 높은 경우에는 저이득 동작모드로 바꿈으로써, 동적범위가 큰 고주파신호에 대응 가능한 고주파 증폭장치를 실현할 수 있다.

그러나 상기 종래의 고주파 가변이득 증폭장치는 절환스위치회로(305)가 제 1 입력노드(a)로 바뀌었을 경우의 고이득 동작모드 시 고주파 스위칭소자(320Q)의 드레인이 플로팅상태로 되고 이 플로팅상태의 잔류전하값에 의하여 드레인전위가 변동하며, 이 드레인의 전위변동에 의하여 고주파 스위칭소자(320Q) 오프상태의 아이솔레이션이 변동된다는 문제가 있다.

본 발명은 상기 종래의 문제를 해결하고, 신호바이패스 회로에 구성하는 고주파 스위칭소자에 있어서 오프상태 시의 아이솔레이션 변동을 방지할 수 있도록 하는 것을 목적으로 한다.

상기 목적을 달성하기 위하여 본 발명은, 고주파 가변이득 증폭장치에 있어서 신호바이패스 회로용 스위칭소자의 전극을 플로팅상태로 하지 않는 구성으로 한다.

구체적으로 본 발명에 관한 제 1 고주파 가변이득 증폭장치는 증폭회로와, 증폭회로와 병렬 접속된 스위칭소자와, 증폭회로 및 스위칭소자와 병렬 접속된 저항기를 구비하고, 증폭회로는 스위칭소자가 온상태의 경우에 동작하지 않고, 스위칭소자가 오프상태의 경우에 동작하며, 스위칭소자의 입력단자 전위 및 출력단자 전위는 스위칭소자가 오프상태의 경우보다 온상태의 경우 쪽이 낮다.

제 1 고주파 가변이득 증폭장치에 의하면, 증폭회로 및 스위칭소자에 대하여 병렬로 접속된 저항기를 구비하기 때문에, 스위칭소자가 오프상태이고 증폭회로가 온상태, 즉 이득이 높은 상태(고이득 동작모드 시)라도 스위칭소자의 전극이 플로팅상태로 되지 않으므로, 아이솔레이션이 변동하는 일이 없으며, 더욱이 스위칭소자에 의한 아이솔레이션이 커진다. 한편, 스위칭소자가 온상태이며 증폭회로가 오프상태, 즉 이득이 낮은 상태(저이득 동작모드 시)의 경우에는 스위칭소자의 온 시, 삽입 손실이 작아진다.

제 1 고주파 가변이득 증폭장치에 있어서, 증폭회로가 바이폴라트랜지스터를 가지며, 바이폴라트랜지스터의 베이스에 증폭회로의 입력신호가 입력되고, 바이폴라트랜지스터의 콜렉터로부터 증폭회로의 출력신호가 출력되는 것이 바람직하다. 이와 같은 구성으로 증폭회로의 오프 시에 콜렉터전류를 거의 0으로 하기 위하여 베이스전위를 거의 0으로 하면, 증폭회로가 온상태(스위칭소자가 오프상태)의 경우보다 증폭회로가 오프상태(스위칭소자가 온상태) 쪽이 스위칭소자의 입력단자 전위 및 출력단자 전위를 확실하게 낮출 수 있다.

제 1 고주파 가변이득 증폭장치에 있어서, 증폭회로가 제 1 바이폴라트랜지스터와, 에미터가 제 1 바이폴라트랜지스터의 콜렉터와 접속된 제 2 바이폴라트랜지스터를 가지며, 제 1 바이폴라트랜지스터의 베이스에 증폭회로의 입력신호가 입력되고, 제 2 바이폴라트랜지스터의 콜렉터로부터 증폭회로의 출력신호가 출력되는 것이 바람직하다. 이와 같이 하면, 제 1 및 제 2 바이폴라트랜지스터가 캐스코드(cascode)접속이 되므로, 보다 높은 주파수를 갖는 입력신호의 증폭을 실행할 수 있다. 더구나 제 2 바이폴라트랜지스터의 베이스 전위를 거의 0으로 하면, 제 1 바이폴라트랜지스터에 강전계의 신호가 입력되더라도, 제 2 바이폴라트랜지스터가 동작하는 일이 없다.

따라서 이 경우에 제 2 바이폴라트랜지스터의 베이스 전위는, 스위칭소자가 오프상태의 경우보다 온상태의 경우 쪽이 낮은 것이 바람직하며, 이로써 제 1 바이폴라트랜지스터의 콜렉터 전위가 전원전압값보다 낮아지므로, 저이득 동작모드 시의 출력신호의 왜곡레벨을 저감할 수 있다.

제 1 고주파 가변이득 증폭장치에 있어서, 증폭회로의 입력단자와 스위칭소자 사이에는 스트립선로가 구성되는 것이 바람직하다. 이와 같이 하면, 스트립선로의 특성 임피던스 또는 선로길이 등을 적당한 값으로 설정함으로써 증폭회로의 입력 임피던스 값을 바꿀 수 있기 때문에, 고이득 동작모드 시와 저이득 동작모드 시의 입출력 임피던스 값을 가깝게 할 수 있으므로, 고이득 및 저이득 양 동작모드 시에 입출력단자에서의 임피던스 부정합에 의한 손실을 저감할 수 있다.

제 1 고주파 가변이득 증폭장치에 있어서, 증폭회로의 출력단자와 스위칭소자 사이에 스트립선로가 구성되는 것이 바람직하다.

또 제 1 고주파 가변이득 증폭장치에 있어서, 증폭회로의 입력단자와 스위칭소자 사이에 코플래너선로(coplanar waveguide)가 구성되는 것이 바람직하다.

또는 제 1 고주파 가변이득 증폭장치에 있어서, 증폭회로의 출력단자와 스위칭소자 사이에 코플래너선로가 구성되는 것이 바람직하다.

또 제 1 고주파 가변이득 증폭장치에 있어서, 증폭회로의 입력단자와 스위칭소자 사이에 인덕터(inductor)소자가 구성되는 것이 바람직하다.

또는 제 1 고주파 가변이득 증폭장치에 있어서, 증폭회로의 출력단자와 스위칭소자 사이에 인덕터소자가 구성되는 것이 바람직하다.

제 1 고주파 가변이득 증폭장치에 있어서, 스위칭소자의 후단에 상기 스위치소자와 직렬로 접속되는 저항기를 더 구비하는 것이 바람직하다. 이와 같이 하면 스위칭소자에 의한 삽입손실의 차이를 저감할 수 있으므로, 입력되는 고주파신호의 동적범위를 확대할 수 있다.

제 1 고주파 가변이득 증폭장치에 있어서, 스위칭소자가 반도체기판에 형성된 게이트전극 및 제 1 도전형 소스드레인층을 갖는 전계효과트랜지스터로 구성되며, 소스드레인층은 반도체기판의 제 2 도전형 제 1 웰에 형성되고, 이 제 1 웰은 반도체기판의 제 1 도전형 제 2 웰에 형성되는 것이 바람직하다. 이와 같이 하면, 제 1 웰과 제 2 웰과의 사이 및 제 2 웰과 반도체기판과의 사이에 역바이어스전압을 각각 인가함으로써, pn접합에 의한 공핍층이 생겨 각 웰 및 반도체기판이 아이솔레이션되므로, 스위칭소자가 온상태의 경우에, 입력되는 고주파신호가 반도체기판으로 누출됨에 의한 입력신호의 손실을 저감할 수 있다.

이 경우, 게이트전극과 전압제어 노드와의 사이, 제 1 웰과 접지노드와의 사이 및 제 2 웰과 전원전압 노드와의 사이에는 각각 저항기가 구성되는 것이 바람직하다. 이와 같이 하면, 입력되는 고주파신호가 게이트전극, 제 1 웰 및 제 2 웰로부터 고주파접지로 누출됨에 의한 입력신호의 손실을 저감할 수 있다.

또는 이 경우, 게이트전극과 전압제어 노드와의 사이, 제 1 웰과 접지노드와의 사이 및 제 2 웰과 전원전압 노드와의 사이에는 각각 인덕터소자가 구성되는 것이 바람직하다.

본 발명에 관한 제 2 고주파 가변이득 증폭장치는, 제 1 입력신호 및 제 2 입력신호를 각각 수취하는 제 1 증폭회로 및 제 2 증폭회로와, 제 1 증폭회로 및 제 2 증폭회로와 각각 병렬로 접속된 제 1 스위칭소자 및 제 2 스위칭소자와, 제 1 증폭회로 및 제 1 스위칭소자와 병렬 접속된 제 1 저항기와, 제 2 증폭회로 및 제 2 스위칭소자와 병렬로 접속된 제 2 저항기를 구비하며, 제 1 증폭회로는 제 1 스위칭소자가 온상태의 경우 동작하지 않고 제 1 스위칭소자가 오프상태의 경우에 동작하며, 제 2 증폭회로는 제 2 스위칭소자가 온상태의 경우 동작하지 않고 제 2 스위칭소자가 오프상태의 경우에 동작하고, 제 1 스위칭소자의 입력단자 전위 및 출력단자 전위는 제 1 스위칭소자가 오프상태의 경우보다 온상태의 경우 쪽이 낮으 며, 제 2 스위칭소자의 입력단자 전위 및 출력단자 전위는 제 2 스위칭소자가 오프상태의 경우보다 온상태의 경우 쪽이 낮다.

본 발명의 제 2 고주파 가변이득 증폭장치는 차동증폭형의 회로구성을 취하므로, 제 1 증폭회로 및 제 2 증폭회로가 온상태이며 제 1 스위칭소자 및 제 2 스위칭소자가 오프상태로 되는 고이득 동작모드 시에는, 제 1 스위칭소자 및 제 2 스위칭소자의 오프 시 아이솔레이션이 커진다. 또 제 1 증폭회로 및 제 2 증폭회로가 오프상태이며 제 1 스위칭소자 및 제 2 스위칭소자가 온상태로 되는 저이득 동작모드 시에는, 제 1 스위칭소자 및 제 2 스위칭소자의 온 시 삽입손실이 작아진다.

본 발명의 제 2 고주파 가변이득 증폭장치에 있어서, 제 1 증폭회로의 출력단자와 제 1 스위칭소자 사이에는 제 3 저항기가 구성되며, 제 2 증폭회로의 출력단자와 제 2 스위칭소자 사이에는 제 4 저항기가 구성되고, 제 3 저항기 및 제 4 저항기의 입력단자 끼리의 사이에는 제 5 저항기가 구성되며, 제 3 저항기 및 제 4 저항기의 출력단자 끼리 사이에는 제 6 저항기가 구성되는 것이 바람직하다. 이와 같이 하면 제 3 저항기, 제 4 저항기, 제 5 저항기 및 제 6 저항기가 π형 감쇠기를 구성하므로, 저이득 동작모드 시에 입력되는 고주파신호를 감쇠 시킬 수 있다. 그 위에 저이득동작의 변동이 저감된다. 또 π형 감쇠기로 입출력 임피던스 값을 조정할 수 있어, 고이득 동작모드 시와 저이득 동작모드 시와의 입출력 임피던스 값을 가깝게 할 수 있으므로, 양 동작모드 시에 있어서 입출력단자의 임피던스 부정합에 의한 손실을 저감할 수 있다.

본 발명의 제 2 고주파 가변이득 증폭장치에 있어서, 제 1 증폭회로 및 제 2 증폭회로는 각각 바이폴라트랜지스터를 가지며, 제 1 증폭회로 바이폴라트랜지스터의 베이스에 이 제 1 증폭회로의 입력신호가 입력됨과 동시에 그 콜렉터로부터 제 1 증폭회로의 출력신호가 출력되고, 제 2 증폭회로 바이폴라트랜지스터의 베이스에 이 제 2 증폭회로의 입력신호가 입력됨과 동시에 그 콜렉터로부터 제 2 증폭회로의 출력신호가 출력되는 것이 바람직하다. 이와 같이 하면, 제 1 증폭회로 및 제 2 증폭회로가 온상태(제 1 및 제 2 스위칭소자가 오프상태)의 경우보다 오프상태(제 1 및 제 2 스위칭소자가 온상태)의 쪽이 제 1 스위칭소자 및 제 2 스위칭소자의 입력단자 전위 및 출력단자 전위를 확실하게 낮출 수 있다.

본 발명의 제 2 고주파 가변이득 증폭장치에 있어서, 제 1 증폭회로가, 제 1 바이폴라트랜지스터와, 에미터가 제 1 바이폴라트랜지스터의 콜렉터와 접속된 제 2 바이폴라트랜지스터를 가지며, 제 1 바이폴라트랜지스터의 베이스에 제 1 증폭회로의 입력신호가 입력되며, 제 2 바이폴라트랜지스터의 콜렉터로부터 제 1 증폭회로의 출력신호가 출력되고, 제 2 증폭회로가 제 3 바이폴라트랜지스터와, 에미터가 제 3 바이폴라트랜지스터의 콜렉터와 접속된 제 4 바이폴라트랜지스터를 가지며, 제 3 바이폴라트랜지스터의 베이스에 제 2 증폭회로의 입력신호가 입력되며, 제 4 바이폴라트랜지스터의 콜렉터로부터 제 2 증폭회로의 출력신호가 출력되는 것이 바람직하다.

이 경우, 제 2 바이폴라트랜지스터의 베이스 전위는 제 1 스위칭소자가 오프상태의 경우보다 온상태의 경우 쪽이 낮으며, 제 4 바이폴라트랜지스터의 베이스 전위는 제 2 스위칭소자가 오프상태의 경우보다 온상태의 경우 쪽이 낮은 것이 바람직하다.

본 발명의 제 2 고주파 가변이득 증폭장치에 있어서, 제 1 증폭회로의 입력단자와 제 1 스위칭소자와의 사이 및 제 2 증폭회로의 입력단자와 제 2 스위칭소자와의 사이에는 각각 스트립선로가 구성되는 것이 바람직하다.

본 발명의 제 2 고주파 가변이득 증폭장치에 있어서, 제 1 증폭회로의 출력단자와 제 1 스위칭소자와의 사이 및 제 2 증폭회로의 출력단자와 제 2 스위칭소자와의 사이에는 각각 스트립선로가 구성되는 것이 바람직하다.

또는 본 발명의 제 2 고주파 가변이득 증폭장치에 있어서, 제 1 증폭회로의 입력단자와 제 1 스위칭소자와의 사이 및 제 2 증폭회로의 입력단자와 제 2 스위칭소자와의 사이에 각각 코플래너선로가 구성되는 것이 바람직하다.

또한 본 발명의 제 2 고주파 가변이득 증폭장치에 있어서, 제 1 증폭회로의 출력단자와 제 1 스위칭소자와의 사이 및 제 2 증폭회로의 출력단자와 제 2 스위칭소자와의 사이에 각각 코플래너선로가 구성되는 것이 바람직하다.

또 본 발명의 제 2 고주파 가변이득 증폭장치에 있어서, 제 1 증폭회로의 입력단자와 제 1 스위칭소자와의 사이 및 제 2 증폭회로의 입력단자와 제 2 스위칭소자와의 사이에 각각 인덕터소자가 구성되는 것이 바람직하다.

또한 본 발명의 제 2 고주파 가변이득 증폭장치에 있어서, 제 1 증폭회로의 출력단자와 제 1 스위칭소자와의 사이 및 제 2 증폭회로의 출력단자와 제 2 스위칭소자와의 사이에 각각 인덕터소자가 구성되는 것이 바람직하다.

본 발명의 제 2 고주파 가변이득 증폭장치에 있어서, 제 1 스위칭소자 및 제 2 스위칭소자는, 각각이 반도체기판에 형성된 게이트전극 및 제 1 도전형 소스드레인층을 갖는 전계효과 트랜지스터로 구성되며, 각 소스드레인층은 반도체기판의 제 2 도전형 제 1 웰에 형성되고, 이 제 1 웰은 반도체기판의 제 1 도전형 제 2 웰에 형성되는 것이 바람직하다.

이 경우, 게이트전극과 전압제어 노드와의 사이, 제 1 웰과 접지노드와의 사이 및 제 2 웰과 전원전압 노드와의 사이에는 각각 저항기가 구성되는 것이 바람직하다.

또 이 경우, 게이트전극과 전압제어 노드와의 사이, 제 1 웰과 접지노드와의 사이 및 제 2 웰과 전원전압 노드와의 사이에는 각각 인덕터소자가 구성되는 것이 바람직하다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.

(실시예)

(제 1 실시예)

본 발명의 제 1 실시예에 대하여 도면을 참조하면서 설명하기로 한다.

도 1은 본 발명의 제 1 실시예에 관한 고주파 가변이득 증폭장치의 회로구성을 나타낸다.

도 1에 나타낸 바와 같이 제 1 실시예에 관한 고주파 가변이득 증폭장치(1A)는, 직류차단용 입력측 콘덴서(11)를 통하여 입력단자(P1)와 접속되며 또 직류차단 용 출력측 콘덴서(12)를 통하여 출력단자(P2)와 접속된 증폭회로(10)와, 입력측 콘덴서(11)와 출력측 콘덴서(12) 사이에 증폭회로(10)와 병렬로 접속된 신호바이패스 회로(20)와, 한끝이 약 3V의 전원전압(Vcc)을 공급하는 전원단자(13)와 접속되고 다른 끝이 증폭회로(10)의 출력단자와 출력측 콘덴서(12) 사이에 접속된 초크코일(14)을 갖는다. 또 전원단자(13)에는 접지된 바이패스콘덴서(15)가 접속된다.

신호바이패스 회로(20)는 게이트가 전압제어단자(P3)와 접속되고, 드레인이 입력측 콘덴서(11)와 증폭회로(10) 입력단자 사이에 접속되며, 소스가 직류차단용 바이패스회로용 콘덴서(21)를 통해 증폭회로(10) 출력단자와 출력측 콘덴서(12)사이에 접속된 n채널 FET로 구성된 고주파 스위칭소자(22)와, 고주파 스위칭소자(22)의 드레인과 소스 사이에 이 고주파 스위칭소자(22)와 병렬 접속된 아이솔레이션 변동 방지용 저항기(23)로 구성된다.

여기서, 본원명세서에 있어서 전압제어단자(P3) 등의 단자는 패드전극과 같은 단자와, 배선 내 소자의 접속점인 노드도 포함한다.

도 2는 제 1 실시예에 관한 증폭회로(10A) 회로구성의 일례를 나타낸다.

도 2에 나타낸 바와 같이 증폭회로(10A)는 에미터가 접지되고 베이스가 입력측 콘덴서(11)로부터의 입력신호를 수취하는 입력노드(P4)와 접속되며, 콜렉터가 출력측 콘덴서(12)로 출력신호를 송출하는 출력노드(P5)와 접속된 제 1 바이폴라트랜지스터(101)를 갖는다. 이 제 1 바이폴라트랜지스터(101)는 고주파 가변이득 증폭장치(1A)로 입력되는 고주파신호를 증폭한다.

제 1 바이폴라트랜지스터(101)의 베이스는, 서로 직렬 접속된 제 1 저항기(102) 및 제 2 저항기(103)를 개재하고 제 2 바이폴라트랜지스터(104)의 베이스와 접속된다.

제 2 바이폴라트랜지스터(104)의 에미터는 접지 되어있으며, 그 콜렉터와 에미터 사이에는 바이패스콘덴서(105)와, 예를 들어 n채널 FET로 구성된 제 1 DC스위치(106)가 각각 병렬 접속된다. 또 제 2 바이폴라트랜지스터(104)의 콜렉터는 제 3 바이폴라트랜지스터(107)의 베이스와 접속됨과 동시에, 서로 직렬 접속된 제 3 저항기(108), 및 예를 들어 p채널 FET로 구성된 제 2 DC스위치(109)를 통해 전원단자(P6)와 접속된다.

제 3 바이폴라트랜지스터(107)의 콜렉터는 전원단자(P6)와 접속되며, 그 에미터는 제 1 저항기(102) 및 제 2 저항기(103)의 공통 접속부와 접속된다.

이하, 상기와 같이 구성된 제 1 실시예에 관한 고주파 가변이득 증폭장치(1A)의 동작에 대하여 도 1 및 도 2를 참조하면서 설명하기로 한다.

(고이득 동작모드)

우선, 입력되는 고주파신호의 수신레벨이 소정 값보다 낮은 경우에는 고이득 동작모드로 된다. 즉 도 1에 나타낸 전압제어단자(P3)의 전압 값이 거의 0V로 된다. 또 도 2에 나타낸 증폭회로(10A)에서, 제 1 DC스위치(106)가 오프상태이며 제 2 DC스위치(109)가 온상태로 되므로, 제 1 바이폴라트랜지스터(101)의 베이스바이어스전압은 약 0.7V로 된다.

이로써 도 1에 나타낸 고주파 스위칭소자(22)의 드레인도, 도 2에 나타낸 입 력노드(P4)와 같은 전위의 약 0.7V로 되고, 또 그 소스도 저항기(23)를 통해 고주파 스위칭소자(22)의 드레인과 접속되므로, 약 0.7V로 된다. 따라서 증폭회로(10A)는 제 1 바이폴라트랜지스터(101)의 베이스전압이 약 0.7V로 되어 온상태로 되는 한편, 고주파 스위칭소자(22)는 게이트와 0V로 고정된 백게이트 사이의 전압이 거의 0V로 되어 오프상태로 된다.

(저이득 동작모드)

다음으로, 입력되는 고주파신호의 수신레벨이 소정 값보다 높은 경우에는, 예를 들어 증폭회로(10A)가 포화상태로 되는 것을 억제하므로, 저이득 동작모드로 된다. 즉, 도 1에 나타낸 전압제어단자(P3)의 전압 값이 전원전압(Vcc)이 된다. 또 도 2에 나타낸 증폭회로(10A)에서 제 1 DC스위치(106)가 온상태이며 제 2 DC스위치(109)가 오프상태로 되므로, 제 1 바이폴라트랜지스터(101)의 베이스바이어스전압은 거의 0V로 된다.

이로써 고주파 스위칭소자(22)의 드레인도, 도 2에 나타낸 입력노드(P4)와 같은 전위의 약 0V로 되고, 또 그 소스도 저항기(23)를 개재하고 고주파 스위칭소자(22)의 드레인과 접속되므로, 거의 0V로 된다. 따라서 증폭회로(10A)는 제 1 바이폴라트랜지스터(101)의 베이스전압이 약 0V로 되어 오프상태로 되는 한편, 고주파 스위칭소자(22)는 그 게이트와 백게이트 사이의 전압이 약 Vcc로 되어 온상태로 된다.

제 1 실시예에 의하면 고주파 가변이득 증폭장치(1A)에 있어서 고주파 스위칭소자(22)의 드레인과 소스가 저항기(23)를 개재하고 접속되므로, 고주파 스위칭 소자(22)의 드레인과 소스 모두 플로팅상태로 되지 않는다. 이 때문에 고이득 동작모드 시라도 소스 또는 드레인의 전위가 변동하지 않으며, 따라서 고주파 스위칭소자(22)의 오프 시 아이솔레이션이 안정된다.

더욱이 고이득 동작모드의 경우에는, n채널 FET로 구성된 고주파 스위칭소자(22)의 드레인 및 소스 전위가 약 0.7V로 되므로, 0V의 경우에 비해 고주파 스위칭소자(22)의 오프 시 아이솔레이션이 커진다.

또 고주파 스위칭소자(22)가 실리콘(Si)으로 된 반도체기판에 형성된 경우에는, 드레인 및 소스 전위가 약 0.7V이면, 0V의 경우에 비해 드레인 및 소스와 반도체기판 사이의 플로팅용량이 저감되므로 고주파 가변이득 증폭장치(1A)의 잡음특성이 개선된다.

한편, 저이득 동작모드의 경우에는 고주파 스위칭소자(22)의 드레인 및 소스의 전위가 거의 0V로 되므로, 0.7V의 경우에 비해 고주파 스위칭소자(22)가 온일 때의 직렬기생저항 값이 작아지므로, 이 고주파 스위칭소자(22)의 삽입손실도 작아진다.

또 저항기(23)의 저항 값을 적당한 값으로 설정하면, 회로의 소자 수를 늘릴 필요없이 고이득 동작모드 시의 발진 방지가 가능해진다.

또한 제 1 실시예에 관한 고주파 가변이득 증폭장치(1A)는, 도 1에 나타낸 바와 같이 전원전압(Vcc)을 접지전위로 바꾸지 않는 구성을 취하는 것을 특징으로 한다. 통상, 전원전압(Vcc)의 공급선과 접지 사이에는 잡음방지 등을 위해 바이패스콘덴서(15)가 삽입되며, 전원전압(Vcc)을 접지전위로 바꾸어 증폭회로(10)의 출 력전위가 변화됨으로써 고이득으로부터 저이득으로 동작모드를 바꿀 경우에, 바이패스콘덴서(15)의 영향으로 동작모드의 절환을 신속하게 실행할 수 없다는 문제를 갖고 있다. 그러나 제 1 실시예에 관한 고주파 가변이득 증폭장치(1A)는 전원단자(13)의 전원전압(Vcc)을 접지전위로 바꾸지 않으므로, 동작모드의 절환시간을 짧게 할 수 있다.

이상 설명한 바와 같이 제 1 실시예에 의하면, 신호바이패스 회로(20)에 포함되는 고주파 스위칭소자(22)의 드레인과 소스가 아이솔레이션 변동방지용 저항기(23)를 개재하고 접속되기 때문에, 고주파 스위칭소자(22)의 드레인 및 소스 전위가 고이득 동작모드 시에는 약 0.7V로 되며 저이득 동작모드 시에는 거의 0V로 되므로, 고주파 스위칭소자(22)의 드레인 또는 소스가 플로팅상태로 되지 않는다.

그 결과 고이득 동작모드에서 고주파 스위칭소자(22)의 오프 시 아이솔레이션이 커지므로, 고이득 동작모드에서의 고주파 가변이득 증폭장치의 잡음특성이 개선된다. 또 저이득 동작모드에서는 고주파 스위칭소자(22)의 삽입손실이 작아질 뿐만 아니라, 회로의 소자 수를 더욱 늘릴 필요없이 고이득 동작모드 시의 발진을 방지할 수 있다.

여기서, 고주파 스위칭소자(22)의 바람직한 구성을 도 3에 나타낸다.

도 3은 본 발명의 제 1 실시예에 관한 고주파 가변이득 증폭장치(1A)에 이용하기에 바람직한 고주파 스위칭소자(22)의 단면구성을 모식적으로 나타낸다.

도 3에 나타낸 바와 같이 고주파 스위칭소자(22)는, 예를 들어 p형 실리콘으로 된 반도체기판(201)에 선택적으로 형성된 트렌치분리부(202)로 구획되어 이루어 진 소자형성영역에 형성된다.

반도체기판(201)의 소자형성영역에는, n형 웰(203)과 이 n형 웰(203)에 둘러싸인 p형 웰(204)이 형성된다.

p형 웰(204)에는, 서로 간격을 두고 드레인층(205) 및 소스층(206)이 형성되며, p형 웰(204)상의 드레인층(205)과 소스층(206) 사이의 영역에는 산화실리콘으로 된 게이트절연막(207)을 개재하고 폴리실리콘으로 된 게이트전극(208)이 형성된다.

드레인층(205)은 도 1에 나타낸 입력측 콘덴서(11)로부터의 입력신호를 수취하는 입력노드(P7)와 접속되며, 소스층(206)은 도 1에 나타낸 출력측 콘덴서(12)로 출력신호를 출력하는 출력노드(P8)와 접속된다.

게이트전극(208)은 제 1 저항기(209)를 통해 전압제어단자(P3)와 접속되며, n형 웰(203)은 제 2 저항기(210)를 통해 전원전압단자와 접속된다.

또 반도체기판(201)은 접지됨과 동시에 p형 웰(204)은 제 3 저항기(211)를 통해 접지된다.

상기와 같이 구성된 고주파 스위칭소자(22)는 n형 웰(203)과 p형 웰(204) 사이에 역 바이어스전압이 인가되므로, n형 웰(203)과 p형 웰(204)의 계면으로 이루어지는 pn접합에 의한 공핍층이 발생하여, n형 웰(203)과 p형 웰(204)은 기판면에 대하여 서로 수직방향으로 서로 절연분리된다. 또한 반도체기판(201)과 n형 웰(203) 사이에도 역 바이어스전압이 인가되므로, 반도체기판(201)과 n형 웰(203)의 계면으로 이루어지는 pn접합에 의한 공핍층이 발생하여, 반도체기판(201)과 n형 웰(203)은 서로 절연분리된다.

따라서 고주파 스위칭소자(22)가 온상태의 경우, 입력노드(P7)로 입력된 고주파신호가, 드레인층(205), 소스층(206) 및 드레인층(205)과 소스층(206) 사이에 형성되는 채널영역으로부터 반도체기판(201)으로 누출됨으로써 발생하는 입력신호의 손실을 저감할 수 있으며, 그 결과, 저이득 동작모드 시에서의 고주파 스위칭소자(22)에 의한 삽입손실을 저감할 수 있다.

또한 상기와 같은, 이른바 삼중 웰구조를 이용함으로써 고주파 스위칭소자(22)가 오프상태의 경우라도, 입력노드(P7)로 입력된 고주파신호가 드레인층(205)을 거쳐 발생하는 반도체기판(201)으로의 입력신호 누출을 저감할 수 있다. 그 결과 고이득 동작모드 시에 있어서, 도 1에 나타낸 입력단자(P1)로 입력되는 고주파신호의 일부가, 고주파 스위칭소자(22)의 삽입손실로 됨에 의한 잡음특성의 열화를 저감할 수 있다.

여기서, 제 1 저항기(209), 제 2 저항기(210) 및 제 3 저항기(211) 대신에 각각 인덕터소자를 이용해도 된다.

(제 1 실시예의 제 1 변형예)

이하, 본 발명 제 1 실시예의 제 1 변형예에 대하여 도면을 참조하면서 설명하기로 한다.

도 4는 본 발명 제 1 실시예의 제 1 변형예에 관한 고주파 가변이득 증폭장치에 이용하는 증폭회로 회로구성의 일례를 나타낸다. 도 4에서, 도 2에 나타낸 구성요소와 같은 구성요소에는 동일부호를 부여함으로써 그 설명을 생략한다.

제 1 변형예에 관한 증폭회로(10B)는, 입력되는 고주파신호의 증폭소자가 캐스코드(cascode) 접속되는 것을 특징으로 한다. 즉, 에미터가 접지된 제 1 바이폴라트랜지스터(101)와, 에미터가 제 1 바이폴라트랜지스터(101)의 콜렉터와 접속되며 베이스가 접속되고, 콜렉터가 출력노드(P5)와 접속된 제 4 바이폴라트랜지스터(151)가 직렬 접속된다.

제 4 바이폴라트랜지스터(151)의 베이스는 제 5 바이폴라트랜지스터(152)의 에미터와 접속되고, 또 제 2 바이패스콘덴서(153)를 통해 접지된다.

제 5 바이폴라트랜지스터(152)는 콜렉터가 전원단자(P6)와 접속되며, 베이스가, 서로 직렬 접속된 제 4 저항기(154) 및 제 5 저항기(155)의 공통접속부와 접속된다.

제 4 저항기(154)의 공통접속부와 반대쪽의 단자는 제 3 DC스위치(156)를 통해 전원단자(P6)와 접속된다. 제 5 저항기(155)의 공통접속부와 반대쪽의 단자는 제 6 바이폴라트랜지스터(158A)와 접속된다.

제 6 바이폴라트랜지스터(158A)는 콜렉터와 베이스가 서로 접속되고 또 이 베이스가 제 7 바이폴라트랜지스터(158B)의 베이스와 접속되며, 에미터가 제 6 저항기(157)를 통해 접지된다.

제 7 바이폴라트랜지스터(158B)는 제 6 바이폴라트랜지스터(158A)와 전류밀러회로를 구성하며, 그 콜렉터는 제 4 바이폴라트랜지스터(151)의 베이스 및 제 5 바이폴라트랜지스터(152)의 에미터와 접속되고, 그 에미터는 제 7 저항기(159)를 통해 접지된다.

또 제 6 바이폴라트랜지스터(158A)의 콜렉터는, 서로 병렬 접속된 제 3 바이패스콘덴서(160) 및 제 4 DC스위치(161)에 의하여 접지된다.

이하, 상기와 같이 구성된 증폭회로(10B)의 동작에 대하여 설명하기로 한다.

(고이득 동작모드)

도 1에 나타낸 전압제어단자(P3)의 전위가 거의 0V로 되며, 도 4에 나타낸 증폭회로(10B)에 있어서, 제 1 DC스위치(106) 및 제 4 DC스위치(161)가 오프상태이고 또 제 2 DC스위치(109) 및 제 3 DC스위치(156)가 온상태로 된다.

제 4 바이폴라트랜지스터(151)의 베이스바이어스전압(Vb4)은, 제 4 저항기(154), 제 5 저항기(155) 및 제 6 저항기(157)의 각 저항 값을 R4, R5, R6으로 하면, 다음 수학식 1로 주어진다.

Vb4＝(Vcc-0.7)(R5＋R6)/(R4＋R5＋R6)

이로써, 제 1 실시예와 마찬가지로 도 1에 나타낸 증폭회로(10)는 온상태로 되며, 신호바이패스 회로(20)의 고주파 스위칭소자(22)는 오프상태로 된다.

(저이득 동작모드)

다음으로, 저이득 동작모드에서는, 도 1에 나타내는 전압제어단자(P3)의 전압값이 전원전압(Vcc)으로 된다. 그리고 도 4에 나타내는 증폭회로(10B)에서, 제 1 DC스위치(106) 및 제 4 DC스위치(161)가 온 상태이고, 또 제 2 DC스위치(109) 및 제 3 DC스위치(156)가 오프 상태가 된다. 이 때문에 제 4 바이폴라트랜지스터(151)의 베이스 바이어스전압(Vb4)은 거의 0V로 된다.

또 제 1 실시예와 마찬가지로, 제 1 DC스위치(106)가 닫힘으로써 제 1 바이폴라트랜지스터(101)의 베이스전압이 거의 0V로 되므로, 증폭회로(10B)는 오프 상태로 된다. 한편 고주파 스위칭소자(22)는 그 게이트와 백 게이트 사이의 전압이 약 Vcc로 되어 온 상태로 된다.

상술한 제 1 실시예에서는 저이득 동작모드의 경우에도, 제 1 바이폴라트랜지스터(101)의 콜렉터로, 도 1에 나타낸 전원단자(13)로부터 전원전압(Vcc)이 공급된다. 이 때문에 입력단자(P1)로 강전계신호가 입력될 경우, 제 1 바이폴라트랜지스터(101)의 베이스로부터 에미터로 DC전류가 흐르면, 이 제 1 바이폴라트랜지스터(101)의 콜렉터로부터 에미터로도 전류가 흘러버린다. 그 결과, 제 1 바이폴라트랜지스터(101)에 의해 왜곡된 신호가 출력단자(P2)로 출력돼버린다.

그러나 제 1 변형예에 관한 증폭회로(10B)는 제 1 바이폴라트랜지스터(101) 및 제 4 바이폴라트랜지스터(151)로 구성된 캐스코드 구성으로 하고, 또 저이득 동작모드 시에 제 4 바이폴라트랜지스터(151)의 베이스 바이어스전압(Vb4)을 거의 0V로 함으로써, 입력단자(P1)로 강전계신호가 입력될 경우의, 제 1 바이폴라트랜지스터(101) 및 제 4 바이폴라트랜지스터(151)를 흐르는 전류를 저감시켜, 출력단자(P2)로 출력되는 왜곡신호의 출력레벨을 저감할 수 있다.

여기서 고주파 스위칭소자(22)로 도 3에 나타낸 MOSFET를 이용하는 것이 바람직하다.

(제 1 실시예의 제 2 변형예)

이하 본 발명의 제 1 실시예의 제 2 변형예에 대하여 도면을 참조하면서 설명하기로 한다.

도 5는 본 발명의 제 1 실시예의 제 2 변형예에 관한 고주파 가변이득 증폭장치의 회로구성을 나타낸다. 도 5에 있어서, 도 1에 나타낸 구성요소와 같은 구성요소에는 동일부호를 부여함으로써 그 설명을 생략한다.

도 5에 나타낸 바와 같이 제 2 변형예에 관한 고주파 가변이득 증폭장치(1B)는 신호바이패스회로(20)에서의 고주파 스위칭소자(22)의 드레인과 입력측 콘덴서(11) 사이에 제 1 스트립선로(24)가 구성되고, 소스와 바이패스회로용 콘덴서(21) 사이에 제 2 스트립선로(25)가 구성되는 것을 특징으로 한다.

여기서 증폭회로(10)로는 도 2에 나타낸 증폭회로(10A) 또는 도 4에 나타낸 증폭회로(10B)를 이용하면 된다.

종래의 고주파 가변이득 증폭장치는 일반적으로 고이득 동작모드 시와 저이득 동작모드 시의 입력임피던스 값과 출력임피던스 값이 크게 다른 경우가 있다. 한편, 본 발명의 제 2 변형예에 관한 고주파 가변이득 증폭장치(1B)는 제 1 스트립선로(24) 및 제 2 스트립선로(25)의 특성임피던스 값, 선로길이 또는 바이패스회로용 콘덴서(21)의 용량 값을 바꿈으로써, 고주파 스위칭소자(22)의 입력임피던스 값을 바꿀 수 있다.

이로써 고이득 동작모드 시와 저이득 동작모드 시의 입력임피던스 값과 출력임피던스 값을 가깝게 할 수 있으므로, 양쪽 동작모드 시에 있어서, 입력단자(P1) 및 출력단자(P2)에서의 임피던스 부정합에 의한 손실을 저감할 수 있다.

따라서 제 2 변형예에 의하면, 신호바이패스 회로(20)에 구성한 제 1 스트립선로(24) 및 제 2 스트립선로(25)의 특성임피던스, 선로길이 또는 바이패스회로용 콘덴서(21)의 용량 값에 적당한 값을 설정함으로써, 간단한 구성으로 고이득 동작모드 시와 저이득 동작모드 시의 임피던스 부정합에 의한 손실을 저감할 수 있다.

여기서, 고주파 스위칭소자(22)로 도 3에 나타낸 MOSFET를 이용하는 것이 바람직하다.

또 제 1 스트립선로(24) 및 제 2 스트립선로(25)는 어느 한쪽이라도 된다. 또한 스트립선로 대신에 코플레너선로를 이용해도 되고, 또 고주파선로 대신에 인덕터소자를 이용해도 된다.

(제 1 실시예의 제 3 변형예)

이하, 본 발명 제 1 실시예의 제 3 변형예에 대하여 도면을 참조하면서 설명하기로 한다.

도 6은 본 발명 제 1 실시예의 제 3 변형예에 관한 고주파 가변이득 증폭장치의 회로구성을 나타낸다. 도 6에 있어서, 도 1에 나타낸 구성요소와 같은 구성요소에는 동일부호를 보여함으로써 그 설명을 생략한다.

도 6에 나타낸 바와 같이 제 3 변형예에 관한 고주파 가변이득 증폭장치(1C)는 신호바이패스 회로(20)에서의 고주파 스위칭소자(22)의 소스와 바이패스회로용 콘덴서(21) 사이에, 예를 들어 폴리실리콘으로 이루어지고 저항 값이 20Ω~50Ω 정도의 변동방지용 저항기(26)가 구성되는 것을 특징으로 한다.

여기서, 제 3 변형예에서도 증폭회로(10)로는 도 2에 나타낸 증폭회로(10A) 또는 도 4에 나타낸 증폭회로(10B)를 이용하면 된다.

종래의 고주파 가변이득 증폭장치는 일반적으로, 입력되는 고주파신호의 동적범위를 넓히기 위하여, 고주파 스위칭소자(22)를 구성하는 FET 크기를 작게 해서 삽입손실을 크게 함으로써, 저이득 동작모드 시의 감쇠량을 크게 한다. 그러나 FET의 온 저항값은 제조에 따른 차이가 크므로, 삽입손실의 차이도 커진다.

본 발명의 제 3 변형예에 관한 고주파 가변이득 증폭장치(1C)는 제조 시의 차이가 비교적 작은 폴리실리콘으로 된 저항기 등을 고주파 스위칭소자(22)에 직렬로 접속되며, 이로써 이 고주파 스위칭소자(22)의 삽입손실 차이가 저감되므로, 수신 가능한 고주파신호의 동적범위를 더욱 넓힐 수 있다.

이와 같이 제 3 변형예에 의하면, 신호바이패스 회로(20)에 직렬로 구성한 변동방지용 저항기(26)에 적당한 저항 값을 설정함으로써, 간단한 구성으로, 수신 가능한 고주파신호의 동적범위를 더욱 넓힐 수 있다.

여기서, 고주파 스위칭소자(22)로 도 3에 나타낸 MOSFET를 이용하는 것이 바람직하다.

또 제 1 바이폴라트랜지스터(101), 제 2 바이폴라트랜지스터(104), 제 3 바이폴라트랜지스터(107), 제 4 바이폴라트랜지스터(151) 및 제 5 바이폴라트랜지스터(152)는 모두 FET와 치환 가능하다.

또한 변동방지용 저항기(26)는 고주파 스위칭소자(22)와 입력측 콘덴서(11) 사이에 구성시켜도 된다.

(제 2 실시예)

이하, 본 발명 제 2 실시예에 대하여 도면을 참조하면서 설명하기로 한다.

도 7은 본 발명 제 2 실시예에 관한 고주파 가변이득 증폭장치의 회로구성을 나타낸다. 도 7에서, 도 6에 나타낸 구성요소와 같은 구성요소에는 동일부호를 부여함으로써 그 설명을 생략한다.

제 2 실시예에 관한 고주파 가변이득 증폭장치(1D)는 제 1 실시예의 제 3 변형예에 관한 한 쌍의 고주파 가변이득 증폭장치(1C)를 포함하는 차동증폭회로 구성으로 하며, 또 제 1 신호바이패스 회로(20a) 및 제 2 신호바이패스 회로(20b)에 특징을 준다.

도 7에 나타낸 바와 같이, 제 1 증폭회로(10a)는 제 1 입력측 콘덴서(11a)를 통해 제 1 입력단자(P1a)와 접속되며, 제 1 출력측 콘덴서(12a)를 통해 제 1 출력단자(P2a)와 접속된다.

마찬가지로, 제 2 증폭회로(10b)는 제 2 입력측 콘덴서(11b)를 통해 제 2 입력단자(P1b)와 접속되며, 제 2 출력측 콘덴서(12b)를 통해 제 2 출력단자(P2b)와 접속된다.

여기서, 제 1 입력단자(P1a)와 제 2 입력단자(P1b)에는 진폭이 서로 동일하며 위상이 180° 어긋난 고주파신호가 입력된다. 마찬가지로, 제 1 출력단자(P2a)와 제 2 출력단자(P2b)로부터, 진폭이 서로 동일하며 위상이 180° 비틀어진 고주파신호가 출력된다.

제 1 신호바이패스 회로(20a)에서 제 1 고주파 스위칭소자(22a) 및 제 1 저항기(23a)는, 제 1 증폭회로(10a)의 출력측에 구성된 제 1 바이패스회로용 콘덴서(21a)를 개재하고 제 1 증폭회로(10a)와 병렬 접속된다. 또 제 1 변동방지용 저항기(26a)는, 제 1 고주파 스위칭소자(22a)의 소스와 제 1 바이패스회로용 콘덴서(21a) 사이에 직렬 접속된다.

제 2 신호바이패스 회로(20b)에서도 제 2 고주파 스위칭소자(22b) 및 제 2 저항기(23b)는, 제 2 증폭회로(10b)의 출력측에 구성된 제 2 바이패스회로용 컨덴서(21b)를 개재하고 제 2 증폭회로(10b)와 병렬 접속된다. 또 제 2 변동방지용 저항기(26b)는 제 2 고주파 스위칭소자(22b)의 소스와 제 2 바이패스회로용 콘덴서(21b) 사이에 직렬 접속된다.

전원단자(13)는 제 1 초크코일(14a)을 통해 제 1 증폭회로(10a)의 출력측에 접속됨과 동시에, 제 2 초크코일(14b)을 통해 제 2 증폭회로(10b)의 출력측에 접속된다.

또한 제 1 변동방지용 저항기(26a) 및 제 2 변동방지용 저항기(26b)는, 고주파 스위칭소자(22a, 22b)의 각 드레인측 단자끼리 제 1 감쇠용 저항기(27)에 의하여 접속되고 또 그 반대쪽 단자끼리 제 2 감쇠용 저항기(28)에 의하여 접속되며, 이들 각 저항기(26a, 26b, 27, 28)가 π형 감쇠기(30)를 구성함으로써, 저이득 동작모드 시에 입력되는 고주파신호를 감쇠시킬 수 있다.

여기서 제 1 증폭회로(10a) 및 제 2 증폭회로(10b)로는, 도 2에 나타낸 증폭회로(10A) 또는 도 4에 나타낸 증폭회로(10B)를 이용하면 된다.

이하, 상기와 같이 구성된 고주파 가변이득 증폭장치(1D)의 동작에 대하여 설명하기로 한다.

제 1 실시예에서 설명한 바와 같이 고이득 동작모드의 경우에는, 제 1 증폭회로(10a) 및 제 2 증폭회로(10b)가 온상태로 되며, 전압제어단자(P3)의 전위가 거의 0V로 되어 신호바이패스 회로(20A)의 제 1 고주파 스위칭소자(22a) 및 제 2 고주파 스위칭소자(22b)가 오프상태로 된다.

또 저이득 동작모드의 경우에는, 제 1 증폭회로(10a) 및 제 2 증폭회로(10b)가 오프상태로 되며, 전압제어단자(P3)의 전위가 Vcc로 되어 제 1 신호바이패스 회로(20a)의 제 1 고주파 스위칭소자(22a), 및 제 2 신호바이패스 회로(20b)의 제 2 고주파 스위칭소자(22b)가 온상태로 된다. 더욱이 저이득 동작모드 시에는 차동형식의 π형 감쇠기(30)에 의하여, 입력되는 고주파신호가 더욱 감쇠된다.

여기서 도 8에 나타낸 바와 같이 차동형식이 아닌 π형 감쇠기(31)는 제 1 저항기(R1)와 이 제 1 저항기(R1)의 양 단자에 한쪽 단자가 각각 접속되며, 다른 쪽 단자가 각각 접지된 제 2 저항기(R2) 및 제 3 저항기(R3)로 구성된다.

일반적으로 도 8에 나타낸 π형 감쇠기(31)는 감쇠량과 입출력임피던스 값을 동시에 조절할 수 있는 우수한 감쇠기이지만, 차동형식이 아닌 고주파 가변이득 증폭장치의 고주파 스위칭소자(22)에 직렬로 π형 감쇠기(31)를 이용한 경우, 고이득 동작모드 시에 π형 감쇠기(31)의 각 저항기(R2, R3)를 통하여 신호전류가 접지로 흐르기 때문에 소비전류가 커져버린다.

그래서 제 2 실시예에서는 회로구성을 차동형식으로 하고 π형 감쇠기(30)의 그라운드를 가상접지 점으로 함으로써, π형 감쇠기(30)에 의한 신호전류 누출을 방지한다.

이와 같이 제 2 실시예는 제 1 실시예의 제 3 변형예에 관한 고주파 가변이득 증폭장치와 마찬가지로, 수신 가능한 고주파신호의 동적범위가 넓어질 뿐만 아니라, 차동형 π형 감쇠기(30)에 의하여 입출력임피던스 값을 조절할 수 있기 때문에, 고이득 동작모드 시와 저이득 동작모드 시의 입출력임피던스 값을 동등한 값에 가깝게 할 수 있으므로, 양 동작모드에서 각 입력단자(P1a, P1b) 및 각 출력단자(P2a, P2b)의 임피던스 부정합에 의한 손실을 저감할 수 있다.

이상 설명한 바와 같이 제 2 실시예에 의하면, 제 1 증폭회로(10a) 및 제 2 증폭회로(10b)를 차동형식으로 하고, 또 제 1 신호바이패스 회로(20a) 및 제 2 신호바이패스 회로(20b) 끼리를 접속하는 π형 감쇠기(30)를 구성함으로써, 간단한 구성으로, 수신 가능한 고주파신호의 동적범위를 더욱 넓힐 수 있으며, 고이득 동작모드 시와 저이득 동작모드 시의 임피던스 부정합에 의한 손실을 저감할 수 있다.

여기서, 고주파 스위칭소자(22)로 도 3에 나타낸 MOSFET를 이용하는 것이 바람직하다.

또 제 1 실시예의 제 2 변형예와 마찬가지로, 각 고주파 스위칭소자(22a, 22b)에 직렬로 스트립선로 또는 코플레너선로를 삽입해도 된다. 또한 고주파선로 대신에 인덕터소자를 이용해도 된다.

본 발명에 관한 고주파 가변이득 증폭장치에 의하면, 스위칭소자가 오프상태의 고이득 동작모드 시라도 스위칭소자의 전극이 플로팅상태로 되지 않으므로, 아 이솔레이션이 변동하는 일이 없고 또 스위칭소자에 의한 아이솔레이션이 커진다. 또 스위칭소자가 온상태의 저이득 동작모드 시에는 스위칭소자의 온 시 삽입손실을 작게 할 수 있다.

Claims (28)

1. 증폭회로와,

   상기 증폭회로와 병렬 접속된 스위칭소자와,

   상기 증폭회로 및 스위칭소자와 병렬 접속된 저항기를 구비하고,

   상기 증폭회로는 상기 스위칭소자가 온상태의 경우에 동작하지 않고, 상기 스위칭소자가 오프상태의 경우에 동작하며,

   상기 스위칭소자의 입력단자 전위 및 출력단자 전위는, 상기 스위칭소자가 오프상태의 경우보다 온상태의 경우 쪽이 낮은 것을 특징으로 하는 고주파 가변이득 증폭장치.
2. 제 1 항에 있어서,

   상기 증폭회로는 바이폴라트랜지스터를 가지며,

   상기 바이폴라트랜지스터의 베이스에 상기 증폭회로의 입력신호가 입력되며,

   상기 바이폴라트랜지스터의 콜렉터로부터 상기 증폭회로의 출력신호가 출력되는 것을 특징으로 하는 고주파 가변이득 증폭장치.
3. 제 1 항에 있어서,

   상기 증폭회로는 제 1 바이폴라트랜지스터와, 에미터가 상기 제 1 바이폴라트랜지스터의 콜렉터와 접속된 제 2 바이폴라트랜지스터를 가지며,

   상기 제 1 바이폴라트랜지스터의 베이스에 상기 증폭회로의 입력신호가 입력되고,

   상기 제 2 바이폴라트랜지스터의 콜렉터로부터 상기 증폭회로의 출력신호가 출력되는 것을 특징으로 하는 고주파 가변이득 증폭장치.
4. 제 3 항에 있어서,

   상기 제 2 바이폴라트랜지스터의 베이스 전위는, 상기 스위칭소자가 오프상태의 경우보다 온상태의 경우 쪽이 낮은 것을 특징으로 하는 고주파 가변이득 증폭장치.
5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,

   상기 증폭회로의 입력단자와 상기 스위칭소자 사이에는 스트립선로가 구성되는 것을 특징으로 하는 고주파 가변이득 증폭장치.
6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,

   상기 증폭회로의 출력단자와 상기 스위칭소자 사이에 스트립선로가 구성되는 것을 특징으로 하는 고주파 가변이득 증폭장치.
7. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,

   상기 증폭회로의 입력단자와 상기 스위칭소자 사이에는 코플레너선로가 구성 되는 것을 특징으로 하는 고주파 가변이득 증폭장치.
8. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,

   상기 증폭회로의 출력단자와 상기 스위칭소자 사이에 코플레너선로가 구성되는 것을 특징으로 하는 고주파 가변이득 증폭장치.
9. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,

   상기 증폭회로의 입력단자와 상기 스위칭소자 사이에는 인덕터소자가 구성되는 것을 특징으로 하는 고주파 가변이득 증폭장치.
10. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,

    상기 증폭회로의 출력단자와 상기 스위칭소자 사이에 인덕터소자가 구성되는 것을 특징으로 하는 고주파 가변이득 증폭장치.
11. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,

    상기 스위칭소자의 후단에 상기 스위치소자와 직렬로 접속되는 저항기를 더 구비하는 것을 특징으로 하는 고주파 가변이득 증폭장치.
12. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,

    상기 스위칭소자는 반도체기판에 형성된 게이트전극 및 제 1 도전형 소스드 레인층을 갖는 전계효과트랜지스터로 구성되며,

    상기 소스드레인층은 상기 반도체기판의 제 2 도전형 제 1 웰에 형성되고, 이 제 1 웰은 상기 반도체기판의 제 1 도전형 제 2 웰에 형성되는 것을 특징으로 하는 고주파 가변이득 증폭장치.
13. 제 12 항에 있어서,

    상기 게이트전극과 전압제어 노드와의 사이, 상기 제 1 웰과 접지노드와의 사이 및 상기 제 2 웰과 전원전압 노드와의 사이에는 각각 저항기가 구성되는 것을 특징으로 하는 고주파 가변이득 증폭장치.
14. 제 12 항에 있어서,

    상기 게이트전극과 전압제어 노드와의 사이, 상기 제 1 웰과 접지노드와의 사이 및 상기 제 2 웰과 전원전압 노드와의 사이에는 각각 인덕터소자가 구성되는 것을 특징으로 하는 고주파 가변이득 증폭장치.
15. 제 1 입력신호 및 제 2 입력신호를 각각 수취하는 제 1 증폭회로 및 제 2 증폭회로와,

    상기 제 1 증폭회로 및 제 2 증폭회로와 각각 병렬로 접속된 제 1 스위칭소자 및 제 2 스위칭소자와,

    상기 제 1 증폭회로 및 제 1 스위칭소자와 병렬 접속된 제 1 저항기와,

    상기 제 2 증폭회로 및 제 2 스위칭소자와 병렬 접속된 제 2 저항기와,

    상기 제 1 증폭회로는, 상기 제 1 스위칭소자가 온상태의 경우에 동작하지 않고 상기 제 1 스위칭소자가 오프상태의 경우에 동작하며,

    상기 제 2 증폭회로는, 상기 제 2 스위칭소자가 온상태의 경우에 동작하지 않고 상기 제 2 스위칭소자가 오프상태의 경우에 동작하고,

    상기 제 1 스위칭소자의 입력단자 전위 및 출력단자 전위는, 상기 제 1 스위칭소자가 오프상태의 경우보다 온상태의 경우 쪽이 낮으며,

    상기 제 2 스위칭소자의 입력단자 전위 및 출력단자 전위는, 상기 제 2 스위칭소자가 오프상태의 경우보다 온상태의 경우 쪽이 낮은 것을 특징으로 하는 고주파 가변이득 증폭장치.
16. 제 15 항에 있어서,

    상기 제 1 증폭회로의 출력단자와 상기 제 1 스위칭소자 사이에는 제 3 저항기가 구성되며, 상기 제 2 증폭회로의 출력단자와 상기 제 2 스위칭소자 사이에는 제 4 저항기가 구성되고,

    상기 제 3 저항기 및 제 4 저항기의 입력단자 끼리의 사이에는 제 5 저항기가 구성되며, 상기 제 3 저항기 및 제 4 저항기의 출력단자 끼리 사이에는 제 6 저항기가 구성되는 것을 특징으로 하는 고주파 가변이득 증폭장치.
17. 제 15 항 또는 제 16 항에 있어서,

    상기 제 1 증폭회로 및 제 2 증폭회로는 각각 바이폴라트랜지스터를 가지며,

    상기 제 1 증폭회로의 바이폴라트랜지스터 베이스에 이 제 1 증폭회로의 입력신호가 입력됨과 동시에 그 콜렉터로부터 상기 제 1 증폭회로의 출력신호가 출력되고,

    상기 제 2 증폭회로의 바이폴라트랜지스터 베이스에 이 제 2 증폭회로의 입력신호가 입력됨과 동시에 그 콜렉터로부터 상기 제 2 증폭회로의 출력신호가 출력되는 것을 특징으로 하는 고주파 가변이득 증폭장치.
18. 제 15 항 또는 제 16 항에 있어서,

    상기 제 1 증폭회로는 제 1 바이폴라트랜지스터와, 에미터가 상기 제 1 바이폴라트랜지스터의 콜렉터와 접속된 제 2 바이폴라트랜지스터를 가지며,

    상기 제 1 바이폴라트랜지스터의 베이스에 상기 제 1 증폭회로의 입력신호가 입력되며, 상기 제 2 바이폴라트랜지스터의 콜렉터로부터 상기 제 1 증폭회로의 출력신호가 출력되고,

    상기 제 2 증폭회로는 제 3 바이폴라트랜지스터와, 에미터가 상기 제 3 바이폴라트랜지스터의 콜렉터와 접속된 제 4 바이폴라트랜지스터를 가지며,

    상기 제 3 바이폴라트랜지스터의 베이스에 상기 제 2 증폭회로의 입력신호가 입력되며, 상기 제 4 바이폴라트랜지스터의 콜렉터로부터 상기 제 2 증폭회로의 출력신호가 출력되는 것을 특징으로 하는 고주파 가변이득 증폭장치.
19. 제 18 항에 있어서,

    상기 제 2 바이폴라트랜지스터의 베이스 전위는, 상기 제 1 스위칭소자가 오프상태의 경우보다 온상태의 경우 쪽이 낮으며,

    상기 제 4 바이폴라트랜지스터의 베이스 전위는, 상기 제 2 스위칭소자가 오프상태의 경우보다 온상태의 경우 쪽이 낮을 것을 특징으로 하는 고주파 가변이득 증폭장치.
20. 제 15 항 또는 제 16 항에 있어서,

    상기 제 1 증폭회로의 입력단자와 상기 제 1 스위칭소자와의 사이 및 상기 제 2 증폭회로의 입력단자와 상기 제 2 스위칭소자와의 사이에는 각각 스트립선로가 구성되는 것을 특징으로 하는 고주파 가변이득 증폭장치.
21. 제 15 항 또는 제 16 항에 있어서,

    상기 제 1 증폭회로의 출력단자와 상기 제 1 스위칭소자와의 사이 및 상기 제 2 증폭회로의 출력단자와 상기 제 2 스위칭소자와의 사이에 각각 스트립선로가 구성되는 것을 특징으로 하는 고주파 가변이득 증폭장치.
22. 제 15 항 또는 제 16 항에 있어서,

    상기 제 1 증폭회로의 입력단자와 상기 제 1 스위칭소자와의 사이 및 상기 제 2 증폭회로의 입력단자와 상기 제 2 스위칭소자와의 사이에는 각각 코플레너선 로가 구성되는 것을 특징으로 하는 고주파 가변이득 증폭장치.
23. 제 15 항 또는 제 16 항에 있어서,

    상기 제 1 증폭회로의 출력단자와 상기 제 1 스위칭소자와의 사이 및 상기 제 2 증폭회로의 출력단자와 상기 제 2 스위칭소자와의 사이에 각각 코플레너선로가 구성되는 것을 특징으로 하는 고주파 가변이득 증폭장치.
24. 제 15 항 또는 제 16 항에 있어서,

    상기 제 1 증폭회로의 입력단자와 상기 제 1 스위칭소자와의 사이 및 상기 제 2 증폭회로의 입력단자와 상기 제 2 스위칭소자와의 사이에는 각각 인덕터소자가 구성되는 것을 특징으로 하는 고주파 가변이득 증폭장치.
25. 제 15 항 또는 제 16 항에 있어서,

    상기 제 1 증폭회로의 출력단자와 상기 제 1 스위칭소자와의 사이 및 상기 제 2 증폭회로의 출력단자와 상기 제 2 스위칭소자와의 사이에 각각 인덕터소자가 구성되는 것을 특징으로 하는 고주파 가변이득 증폭장치.
26. 제 15 항 또는 제 16 항에 있어서,

    상기 제 1 스위칭소자 및 제 2 스위칭소자는 각각 반도체기판에 형성된 게이트전극 및 제 1 도전형 소스드레인층을 갖는 전계효과트랜지스터로 구성되며,

    상기 각 소스드레인층은 상기 반도체기판의 제 2 도전형 제 1 웰에 형성되고, 이 제 1 웰은 상기 반도체기판의 제 1 도전형 제 2 웰에 형성되는 것을 특징으로 하는 고주파 가변이득 증폭장치.
27. 제 26 항에 있어서,

    상기 게이트전극과 전압제어 노드와의 사이, 상기 제 1 웰과 접지노드와의 사이 및 상기 제 2 웰과 전원전압 노드와의 사이에는 각각 저항기가 구성되는 것을 특징으로 하는 고주파 가변이득 증폭장치.
28. 제 26 항에 있어서,

    상기 게이트전극과 전압제어 노드와의 사이, 상기 제 1 웰과 접지노드와의 사이 및 상기 제 2 웰과 전원전압 노드와의 사이에는 각각 인덕터소자가 구성되는 것을 특징으로 하는 고주파 가변이득 증폭장치.

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