WO2009110370A1 - 利得可変増幅器 - Google Patents

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Abstract

　複数の個別増幅器を有し、これら個別増幅回路のいずれか１つを切り替えて用いることにより、利得を可変制御する利得可変増幅器であって、利得可変増幅器(100)の入力端子からの入力信号を能動素子(M1)により増幅して出力する個別増幅器(11)と、入力信号を受動回路(ZC)により減衰させて減衰信号として出力する減衰器(14)と、仮想接地点提供回路(15)の入力端子と利得可変増幅器(100)の接地ノードとの間に設けられたアイソレーション用能動回路(MC)により、仮想接地点提供回路(15)の入力端子に対して仮想的な接地電位を提供する仮想接地点提供回路(15)とを備える。

Description

利得可変増幅器
　本発明は、増幅器に関し、特に増幅利得を可変制御できる利得可変増幅器に関する。
　一般に、無線受信機には、環境によってさまざまな強度の電波が入力されることが想定される。例えば、通信相手となる端末もしくは基地局との距離が近ければ受信電波の強度が高くなり、逆に距離が離れるほど受信電波の強度は小さくなる。
　このような状況に対応するため、通常、無線受信機の入力部には、アンテナで受信された無線信号を、最適な電力レベルに調整して次段に伝送するための利得可変増幅器が必要とされる。
　利得可変増幅器は、一般的に、本増幅器で発生する雑音、および歪みの電力に対する信号電力の比（以下、ＳＮＤＲという：Signal-to-Noise and Distortion Ratio）が最も大きくなるように増幅率を決定する。ＳＮＤＲは、以下の式（１）で表される。
Figure JPOXMLDOC01-appb-M000001
 　ここで、Ｓinは入力信号電力、Ｇは利得可変増幅器の増幅率、Ｎinは、入力雑音電力、Ｎaddは、本増幅器で発生する雑音、Ｎdistは、本増幅器で発生する歪みである。
　一般的に、歪みの発生量は、回路内部の信号電力の大きさに依存し、信号電力の大きさの２以上の累乗に比例して大きくなる性質がある一方、雑音の大きさは、信号電力の大きさには依存しない。
　入力信号が小さく、歪みの発生量が熱雑音に対して十分小さい場合、式（１）は、以下の式（２）として近似される。
Figure JPOXMLDOC01-appb-M000002
 　この式（２）から、増幅率Ｇを大きく設定することにより、ＳＮＤＲを高くすることができる。
　一方、入力信号電圧が大きく、歪みの発生量が雑音に対して十分大きくなっている場合は、式（１）は、以下の式（３）として近似される。
Figure JPOXMLDOC01-appb-M000003
 　本増幅器の歪みＮdistは、前述したように、増幅率Ｇの２以上の累乗に比例することを考慮すると、増幅率Ｇを小さく設定することでＳＮＤＲを高くすることができる。
　以上から、利得可変増幅器においては、入力信号電力が小さい場合は、増幅率を大きく調整し、逆に信号電力が大きい場合は、増幅率を小さく調整することで、入力信号電力の強度の範囲（ダイナミックレンジ）について、広くにわたって、ＳＮＤＲを高く保って、次段に信号伝送することができる。特に、数１００ＭＨｚ以上の、高周波帯利得可変増幅器においては、異なる増幅率を持った複数の増幅器を切替えることで、広ダイナミックレンジ化をはかるのが一般的である。
　このような利得可変増幅器に関する第１の構成例について説明する（例えば、Philip Quinlan, Patrick Crowley, Miguel Chanca, Sean Hudson, Bill Hunt, Kenneth Mulvaney, Guido Retz, Cormac E. O'Sullivan and Patrick Walsh, "A Multimode 0.3-200-kb/s Transceiver for the 433/868/915-MHz Bands in 0.25-μm CMOS", IEEE J. Solid-State Circuits, vol.39, pp.2297-2310, Dec. 2004など参照）。図１４は、利得可変増幅器に関する第１の構成例である。本構成例にかかる利得可変増幅器２００において、入力部に能動素子をそれぞれ有する、利得の異なる増幅器４１，４２が２つ並置されており、増幅器４１の増幅率は、増幅器４２の増幅率よりも大きい。これら増幅器４１，４２の出力端子はセレクタ４３に接続されている。セレクタ４３は、本増幅器のＳＮＤＲが高くなるよう、２つの増幅器４１，４２の出力のうちどちらか一方を選択し、次段に信号を伝達する。
　実際の無線受信機では、入力信号の電圧振幅が小さく、歪みの発生量が熱雑音の発生量に比較して小さい場合、セレクタ４３により増幅器４１を選択し、逆の場合には、セレクタ４３により増幅器４２を選択する。
　本構成例において、入力部に能動素子を設置する理由は、利得可変増幅器の最大利得を大きくするためである。前述した式（２）で示したように、信号電圧が小さい場合には、利得が大きいほどＳＮＤＲが高くなる。すなわち、最大利得を大きくとることは、ダイナミックレンジの下限値をさらに引き下げて、ダイナミックレンジが広くなることを意味する。
　利得可変増幅器に関する第２の構成例について説明する（例えば、特開２００６－３１１６２３号公報など参照）。図１５は、利得可変増幅器に関する第２の構成例である。本構成例にかかる利得可変増幅器２１０は、入力信号を増幅する増幅器５１と、入力段に減衰器５４が設置された増幅器５２とを並置した構成となっている。これら増幅器５１，５２の利得は等しく、いずれも入力部に能動素子を持っている。また、これら増幅器５１，５２には、制御回路５３が接続されており、増幅器５１，５２のいずれか一方のみを動作させることで、片方の増幅器の出力のみを取り出すことができる構成となっている。
　本構成例では、制御回路５３により増幅器５１を選択すると、利得可変増幅器２１０の利得は増幅器５１の利得そのものとなる一方、制御回路５３により増幅器５２の出力を選択すると、利得可変増幅器２１０の利得は増幅器５２の利得を減衰器５４の減衰率で割った値となる。本構成例では、制御回路５３により、増幅器５１，５２の動作状態を切替えることにより、第１の構成例と同様、利得を２段階に可変とすることができる。
　しかしながら、このような関連技術では、利得可変増幅器の電源電圧が低下すると、ダイナミックレンジが狭くなってしまうという問題点がある。
　無線受信機には、バッテリー寿命を延ばすために、消費電力を小さくすることが求められるため、消費電流の低減と平行して、電源の低電圧化も進められている。一方で、無線受信機に要求される入力信号電圧の最大値のスペックは、各無線規格で制定されているものであるため変わらない。よって、電源電圧の低電圧化が進むと、無線受信機の初段に配置される利得可変増幅器には、電源電圧より大きな振幅を持つ信号が入力される状況が発生する場合があると考えられる。
　前述した第１の構成例によれば、電源電圧より大きな振幅を持つ信号が入力される状況では、当然、利得を下げるため、出力として増幅器４２の出力を選択して、歪みの発生量を最小限に抑えることになる。しかしながら、増幅器４２の入力部は能動素子で構成されているため、本状況化では、入力部で大きな発生歪みが発生し、ＳＮＤＲは著しく劣化してしまう。
　一方、第２の構成例では、同じ状況下において、第１の構成例と同様、増幅器５２の出力を選択して歪みの発生量を最小限に抑えることになる。増幅器５２に入力される信号電圧については、手前の減衰器５４の減衰量を適当な値に設定しておくことで、十分小さな値に調整することができる。したがって、増幅器５２で発生する歪みは、本従来例に入力される信号電圧が電源電圧よりも大きくても十分に小さく抑えられ、ＳＮＤＲの劣化分を必要最小限に抑えることができる。また、減衰器５４は、能動素子に比較して非常に高い線形性を持つ受動素子で構成されているため、本減衰器５４では、歪みはほとんど発生しない。
　しかしながら、第２の構成例では、出力として選択されていない増幅器５１で発生した歪みが、利得可変増幅器２１０の接地端子を介して減衰器５４の信号パスにリークするため、結果としてＳＮＤＲが大きく劣化してしまう。
　一般的に、無線受信機を構成する集積回路（ＩＣ）内部の接地点は、理想的な接地特性を有する外部接地点に、ボンディングワイヤを介して接続される。ボンディングワイヤは、通常、数ｎＨのインダクタ成分を有している。このため、ＩＣ内部の接地ノード（以下、ＩＣ接地ノードと呼ぶ）は、高周波領域になるほど理想接地特性を維持することが困難となる。
　このような状況下では、特に数１００ＭＨｚ以上の無線信号を取り扱う無線受信機においては、受信機内部のあらゆる箇所で発生する雑音・歪みが、ＩＣ接地ノードを介して信号パスへ混入するようになる。ただし、無線受信機に入力される信号電圧が電源電圧以下の場合、雑音・歪みの発生量はそれほど大きくはなく、これが信号パスに混入されてもＳＮＤＲの劣化量は深刻な大きさとはならない。
　一方、無線受信機に入力される信号電圧が電源電圧を超えるほど大きくなり、本信号が減衰されないまま直接能動素子に入力された場合、歪みの発生量は著しく大きくなる。
　この際、第２の構成例の場合、増幅器５１の入力部の能動素子が、直接、入力端子に接続された構成となっているため、入力端子から大きな信号電圧が入力されると、本能動素子で大きな歪みが発生する。
　また、増幅器５２に入力される信号電圧は、その前段の減衰器５４により大幅に減衰されていることも手伝って、上記歪みが減衰されないまま増幅器５２の入力部にリークされると、ＳＮＤＲは著しく劣化する。特に、第２の構成例では、減衰器５４は受動素子のみで構成されているため、接地端子と信号パスのアイソレーションは低い。よって、前述した歪みは、減衰器５４の接地端子を介して大幅に減衰されないまま、増幅器５２の入力部にリークし、ＳＮＤＲの深刻な劣化を引き起こす。
　以上により、いずれの構成例においても、電源電圧より大きな振幅を持つ信号が入力された場合には、ＳＮＤＲが著しく劣化してしまう。よって、ダイナミックレンジについて、上限値が小さくなってしまうことによって、全体も狭くなってしまう。
　なお、ＳＮＤＲの上記劣化をさけるために、利得可変増幅器の入力端子に、直接能動素子を接続しない方法をとると、ダイナミックレンジを広く維持することができない。なぜならば、直接能動素子を接続しない構成では、利得可変増幅器の最大利得が小さくなり、前述した式（２）に示したように、信号電圧が小さい場合、ＳＮＤＲを劣化させてしまう。すなわち、ダイナミックレンジの下限値が大きくなってしまい、ダイナミックレンジ全体が狭くなってしまう。
　本発明はこのような課題を解決するためのものであり、電源電圧を越えるほどの大きな電圧振幅を持つ信号が入力されても、ＳＮＤＲを高く保って信号を出力できる利得可変増幅器を提供することを目的としている。
　このような目的を達成するために、本発明にかかる利得可変増幅器は、複数の個別増幅器を有し、これら個別増幅回路のいずれか１つを切り替えて用いることにより、利得を可変制御する利得可変増幅器であって、当該利得可変増幅器の入力端子から入力された入力信号を能動素子により増幅して出力する個別増幅器と、入力信号を受動回路により減衰させて減衰信号として出力する減衰器と、当該仮想接地点提供回路の入力端子と当該利得可変増幅器の接地ノードとの間に設けられたアイソレーション用能動回路を含み、このアイソレーション用能動回路により、当該利得可変増幅器の入力端子に接続された減衰器の受動回路に対して仮想的な接地電位を提供する仮想接地点提供回路とを備えている。
　本発明によれば、減衰器の接地端子が利得可変増幅器の接地ノードに直接接続された構成と比較して、減衰器の信号パスと利得可変増幅器の接地ノードとの間のアイソレーションを高く保つことができる。このため、減衰器以外の回路ブロックで発生した歪および雑音が、利得可変増幅器の接地ノードを経由して、減衰器の信号線に混入される量を小さくすることが可能となる。
　したがって、電源電圧よりも大きな信号電圧が入力されてもＳＮＤＲを高く保つことができ、低電圧下でも広いダイナミックレンジを実現することができ、ＳＮＤＲの深刻な劣化を回避することが可能となる。
図１は、本発明にかかる利得可変増幅器の基本構成を示す回路図である。 図２は、本発明の第１の実施形態にかかる利得可変増幅器の構成を示す回路図である。 図３は、図２の減衰器の構成例を示す回路図である。 図４は、図２の仮想接地点提供回路の構成例を示す回路図である。 図５は、図４の演算増幅器の構成例を示す回路図である。 図６は、本発明の第２の実施形態にかかる利得可変増幅器の仮想接地点提供回路の構成例を示す回路図である。 図７は、図６の電流源を示す構成例を示す回路図である。 図８は、本発明の第３の実施形態にかかる利得可変増幅器の構成を示す回路図である。 図９は、図８の減衰器の構成例を示す回路図である。 図１０は、図８の仮想接地点提供回路の構成例を示す回路図である。 図１１は、図１０の電流源を示す構成例を示す回路図である。 図１２は、本発明の第４の実施形態にかかる利得可変増幅器の仮想接地点提供回路の構成例を示す回路図である。 図１３は、本発明の第５の実施形態にかかる利得可変増幅器の構成を示す回路図である。 図１４は、利得可変増幅器に関する第１の構成例である。 図１５は、利得可変増幅器に関する第２の構成例である。
　次に、本発明の実施形態について図面を参照して説明する。
［本発明の基本構成］
　まず、図１を参照して、本発明にかかる利得可変増幅器１００の基本構成について説明する。図１は、本発明にかかる利得可変増幅器の基本構成を示す回路図である。
　この利得可変増幅器１００は、複数の個別増幅器を有し、これら個別増幅回路のいずれか１つを切替器で切り替えて用いることにより、利得を可変制御する機能を有しており、主な構成として、個別増幅器（第１の個別増幅器）１１、切替器１３、減衰器１４、および仮想接地点提供回路１５が設けられている。以下では、これら構成が同一半導体基板上に集積回路として構成されている場合を例として説明する。
　個別増幅器１１は、利得可変増幅器１００の入力端子ＩＮに制御端子が接続された能動素子Ｍ１を有し、入力端子ＩＮからの入力信号を能動素子Ｍ１（第１の能動素子）により増幅して出力する機能を有している。
　個別増幅器１２は、個別増幅器１１とともに複数の個別増幅器の１つを構成しており、入力端子ＩＮからの入力信号を個別増幅器１１とは異なる利得で増幅して出力する機能を有している。
　切替器１３は、個別増幅器１１，１２からの出力のいずれか１つを利得可変増幅器１００の出力端子ＯＵＴへ切替接続する機能を有している。
　減衰器１４は、入力端子ＩＮからの入力信号を受動回路ＺＣにより減衰させて減衰信号として出力する機能を有している。
　仮想接地点提供回路１５は、仮想接地点提供回路１５の入力端子と利得可変増幅器１００の接地ノードとの間に設けられたアイソレーション用能動回路ＭＣを含み、このアイソレーション用能動回路ＭＣにより、仮想接地点提供回路１５の入力端子に接続された減衰器１４の受動回路ＺＣに対して仮想的な接地電位を提供する機能を有している。
　このような構成により、減衰器１４の信号パスと利得可変増幅器１００の接地ノードとの間のアイソレーションを、このアイソレーション用能動回路ＭＣにより高く保つことができる。このことは、減衰器以外の回路ブロックで発生した歪および雑音において、ＩＣ接地ノードを経由して、減衰器の信号線に混入される量を小さくすることができることを意味している。すなわち、電源電圧よりも大きな信号電圧が入力されても、ＳＮＤＲが高く保たれることにより、低電圧下でも広いダイナミックレンジを実現することができる。
［第１の実施形態］
　次に、図２を参照して、本発明の第１の実施形態にかかる利得可変増幅器１１０について説明する。図２は、本発明の第１の実施形態にかかる利得可変増幅器の構成を示す回路図である。
　この利得可変増幅器１１０は、複数の個別増幅器を有し、これら個別増幅回路のいずれか１つを切替器で切り替えて用いることにより、利得を可変制御する機能を有しており、主な構成として、個別増幅器（第１の個別増幅器）１１、個別増幅器（第２の個別増幅器）１２、切替器１３、減衰器１４、および仮想接地点提供回路１５が設けられている。以下では、これら構成が同一半導体基板上に集積回路として構成されている場合を例として説明する。
　個別増幅器１１は、利得可変増幅器１１０の入力端子ＩＮに制御端子が接続された能動素子Ｍ１を有し、入力端子ＩＮからの入力信号を能動素子Ｍ１により増幅して出力する機能を有している。
　個別増幅器１２は、減衰器１４の出力端子に制御端子が接続された能動素子Ｍ２を有し、減衰器１４の出力端子からの減衰信号を能動素子Ｍ２により増幅して出力する機能を有している。
　切替器１３は、個別増幅器１１，１２からの出力のいずれか１つを利得可変増幅器１１０の出力端子ＯＵＴへ切替接続する機能を有している。
　減衰器１４は、入力端子ＩＮに接続された減衰器１４の入力端子と減衰器１４の接地端子との間に接続された受動回路ＺＣを含み、入力端子ＩＮからの入力信号を受動回路ＺＣにより減衰させて減衰器１４の出力端子から出力する機能を有している。
　仮想接地点提供回路１５は、減衰器１４の接地端子に接続された仮想接地点提供回路１５の入力端子と利得可変増幅器１１０の接地ノードとの間に設けられたアイソレーション用能動回路ＭＣを含み、このアイソレーション用能動回路ＭＣにより仮想接地点提供回路１５の入力端子に対して仮想的な接地電位を提供する機能を有している。
　すなわち、減衰器１４は、減衰器１４の入力端子、減衰器１４の接地端子、および減衰器の出力端子１４にそれぞれ接続された受動回路ＺＣを含み、仮想接地点提供回路１５から減衰器１４の接地端子に対して提供された仮想的な接地電位で受動回路ＺＣを動作させることにより、利得可変増幅器１１０の入力端子ＩＮからの入力信号を減衰させ、得られた減衰信号を減衰器１４の出力端子から出力する。
　また、個別増幅器１２は、減衰器１４の出力端子に制御端子が接続された能動素子Ｍ２を含み、減衰器１４の出力端子からの減衰信号を能動素子Ｍ２により増幅して出力する。
　このような構成により、減衰器１４の信号パスと利得可変増幅器１１０の接地ノードとの間のアイソレーションを、このアイソレーション用能動回路ＭＣにより高く保つことができる。このことは、減衰器以外の回路ブロックで発生した歪および雑音において、ＩＣ接地ノードを経由して、減衰器の信号線に混入される量を小さくすることができることを意味している。すなわち、電源電圧よりも大きな信号電圧が入力されても、ＳＮＤＲが高く保たれることにより、低電圧下でも広いダイナミックレンジを実現することができる。
　次に、図２を参照して、本発明の第１の実施形態にかかる利得可変増幅器１１０の構成例について詳細に説明する。
　図２の利得可変増幅器１１０において、個別増幅器１１は、Ｎ型のＭＯＳ電界効果トランジスタ（以下、ＭＯＳＦＥＴという）Ｍ１からなる能動素子単体で構成されている。この例では、ＭＯＳＦＥＴＭ１のうち、ゲート端子（制御端子）は利得可変増幅器１１０の入力端子ＩＮに接続され、ソース端子は利得可変増幅器１１０の接地ノードに接続され、ドレイン端子は切替器１３に接続されている。
　一方、個別増幅器１２は、Ｎ型のＭＯＳＦＥＴＭ２からなる能動素子単体で構成されている。この例では、ＭＯＳＦＥＴＭ２のうち、ゲート端子（制御端子）は減衰器１４の出力端子に接続され、ソース端子は利得可変増幅器１１０の接地ノードに接続され、ドレイン端子は切替器１３に接続されている。
　また、減衰器１４の入力端子は入力端子ＩＮに接続されている。これにより、入力端子ＩＮに入力された信号電圧は、個別増幅器１１へ直接入力されるとともに、減衰器１４により小さな信号電圧に減衰された後、個別増幅器１２へ入力される。
　切替器１３は、個別増幅器１１，１２に対応して設けられたスイッチ回路ＳＷ１，ＳＷ２からなる。スイッチ回路ＳＷ１の入力端子は、ＭＯＳＦＥＴＭ１のドレイン端子に接続され、スイッチ回路ＳＷ２の入力端子は、ＭＯＳＦＥＴＭ２のドレイン端子に接続されている。またこれらスイッチ回路ＳＷ１，ＳＷ２の出力端子は、利得可変増幅器１１０の出力端子ＯＵＴにそれぞれ接続されており、出力端子ＯＵＴと電源ノードとの間には負荷抵抗ＺLが接続されている。
　これにより、これらスイッチ回路ＳＷ１，ＳＷ２を利得可変増幅器１１０の外部から入力される利得制御信号（図示せず）に基づきＯＮ／ＯＦＦを制御することにより、個別増幅器１１，１２のうちのいずれか一方の出力が出力端子ＯＵＴから出力される。
　したがって、切替器１３により個別増幅器１１の出力を選択した場合、利得可変増幅器１１０の利得は個別増幅器１１の増幅率そのものとなり、個別増幅器１２の出力を選択した場合、利得可変増幅器１１０の利得は個別増幅器１２の増幅率を減衰器１４の減衰率で割った値となる。
　図２の利得可変増幅器１１０において、減衰器１４の接地端子は、仮想接地点提供回路１５の入力端子に接続されており、仮想接地点提供回路１５の接地端子は、利得可変増幅器１１０の接地ノードに接続されている。また、仮想接地点提供回路１５内部において、仮想接地点提供回路１５の入力端子と接地端子の間に、アイソレーション用能動回路ＭＣが接続された構成となっている。
　このような構成により、減衰器１４の信号パスと利得可変増幅器１１０の接地ノードとの間のアイソレーションを、このアイソレーション用能動回路ＭＣにより高く保つことができる。このことは、減衰器以外の回路ブロックで発生した歪および雑音において、ＩＣ接地ノードを経由して、減衰器の信号線に混入される量を小さくすることができることを意味している。すなわち、電源電圧よりも大きな信号電圧が入力時されても、ＳＮＤＲが高く保たれることにより、低電圧下でも広いダイナミックレンジを実現することができる。
　よって、電源電圧よりも高い振幅を持った信号電圧が入力されても、ＳＮＤＲの深刻な劣化を回避することが可能となる。
　次に、図３を参照して、本実施形態にかかる利得可変増幅器１１０の減衰器１４の具体的構成例について説明する。図３は、図２の減衰器の構成例を示す回路図である。
　図３の減衰器１４は、抵抗分割型減衰器を構成する受動回路ＺＣからなり、減衰器１４の入力端子と減衰器１４の接地端子の間には、２つの抵抗Ｒ１およびＲ２が直列に接続されており、減衰器１４の出力端子は、抵抗Ｒ１，Ｒ２の接続点に接続されている。
　この減衰器１４において、接地端子が理想接地ノードに接続された場合の減衰量ＡＴＴ１は、次の式（４）に示されるように、抵抗Ｒ２の抵抗値に対する、抵抗Ｒ１と抵抗Ｒ２の抵抗値の和で表される。
Figure JPOXMLDOC01-appb-M000004
　図２に示したように、減衰器１４の接地端子は、仮想接地点提供回路１５の入力端子に接続されている。この場合、減衰器１４の減衰量ＡＴＴ２は、次の式（５）に示すように、仮想接地点１の入力インピーダンスＺvinを含んだ形に書き直される。
Figure JPOXMLDOC01-appb-M000005
　このＺvinの値の大きさについて特に制限はない。ただし、Ｚvinを、抵抗Ｒ１・Ｒ２に比較して十分小さな値に設定することで、減衰量ＡＴＴ２は、減衰量ＡＴＴ１に、近似的に等しくなる。このことは、仮想接地点提供回路１５の入力端子は、減衰器１４にとって、仮想接地点になっていることを意味している。また、Ｚvinが周波数によって変動する場合には、所望の周波数範囲において、Ｚvinの絶対値が、抵抗Ｒ１およびＲ２に比較して十分小さくなるようにパラメータを設定することで、同周波数範囲における減衰量ＡＴＴ２の変動量を、小さくすることができる。
　次に、図４および図５を参照して、本実施形態にかかる利得可変増幅器１１０の仮想接地点提供回路１５の具体的構成例について説明する。図４は、図２の仮想接地点提供回路の構成例を示す回路図である。図５は、図４の演算増幅器の構成例を示す回路図である。
　図４の仮想接地点提供回路１５は、演算増幅器ＯＰ１から構成されたアイソレーション用能動回路ＭＣからなる。演算増幅器ＯＰ１は、次の式（６）に示すように、非反転入力端子ｉｎｐの電位Ｖoppと反転入力端子ｉｎｎの電位Ｖopnの電位差に比例した電流Ｉopoutを出力端子ｏｕｔから出力する回路である。Ａvは、演算増幅器の増幅率をあらわす比例定数である。
Figure JPOXMLDOC01-appb-M000006
　演算増幅器ＯＰ１の内部構成は、図５に示した差動増幅器を基にしており、非反転入力端子ｉｎｐおよび反転入力端子ｉｎｎは、内部で各々ＮＭＯＳＦＥＴのゲート端子に接続されているため、非反転入力端子ｉｎｎおよび反転入力端子ｉｎｐから、ＯＰ１内部へ直流電流は流れ込まない。
　仮想接地点提供回路１５内部においては、仮想接地点提供回路１５の入力端子が、演算増幅器ＯＰ１の反転入力端子ｉｎｎに接続され、バイアス電圧Ｖb1が非反転入力端子ｉｎｐに与えられる。この際、Ｖb1の接地端子は、利得可変増幅器１１０の接地ノードとは別個の接地ノードの接地電位ＧＮＤに接続されている。よって、Ｖb1は、利得可変増幅器１１０の接地ノードに発生する雑音や歪みの影響を受けない。
　また、演算増幅器ＯＰ１は、反転入力端子ｉｎｎが、自身の出力端子ｏｕｔに接続された負帰還構成をとっている。このため、仮想接地点提供回路１５の入力端子に何も接続されていない場合、演算増幅器ＯＰ１の出力電流は行き場を失うため０（ゼロ）となる。この際、前述した式（６）においてＩopoutが０となるため、反転入力端子ｉｎｎの電位Ｖopnは、非反転入力端子ｉｎｐに与えられたバイアス電位Ｖb1と等しくなる。
　一方、仮想接地点提供回路１５の入力端子に外部から電流Ｉinが供給された場合、演算増幅器ＯＰ１の帰還作用により、ＯＰ１の出力電流Ｉopoutが－Ｉinとなる。ここで、入力端子の電位について、Ｖbからのずれ分をＶinとして、Ｖb＋Ｖinと表すと、前述した式（６）において、ＶoppにＶb、ＶopnにＶb＋Ｖinを代入することで、ＶinとＩinの関係式は、次の式（７）のように表される。
Figure JPOXMLDOC01-appb-M000007
　この式（７）は、仮想接地点提供回路１５の入力インピーダンスが、１／Ａvであることを意味している。よって、Ａvを、十分大きな値に設定することで、入力インピーダンスの値を、減衰器１４を構成する抵抗素子Ｒ１およびＲ２のいずれの抵抗値に対しても十分小さな値に設定することができる。すなわち、仮想接地点提供回路１５の入力端子を、減衰器１４に対して仮想接地点とすることができる。仮想接地点提供回路１５の入力端子を仮想接地点とすると、仮想接地点提供回路１５の入力端子には、大きな電圧が入力されなくなる。このことは、仮想接地点提供回路１５では、ほとんど歪が発生しなくなることを意味している。したがって、大きな歪発生の回避の観点から、Ａvを大きな値に設定とすることが望ましい。
　図５に示すように、仮想接地点提供回路１５の入力端子は、最短経路として、演算増幅器ＯＰ１の反転入力端子ｉｎｎ、ＭＯＳＦＥＴＭ３のゲート端子－ソース端子、ＭＯＳＦＥＴＭ４のドレイン端子－ソース端子、ＯＰ１の接地端子ｇｎｄ、仮想接地点提供回路１５の接地端子という経路を介して、利得可変増幅器１１０の接地ノードに接続される。一方、ＭＯＳＦＥＴＭ４は、接地端子が接地端子ｇｎｄに接続されている電圧源Ｖcmによって飽和領域にバイアスされている。
　この際、飽和領域にバイアスされたＭＯＳＦＥＴにおけるドレイン端子－ソース端子間の電流Ｉdsは、一般的に次の式（８）のように表される。ここで、Ｖgはゲート電位、Ｖsはソース電圧、Ｖthは閾値、βはベータ係数であり、これらＶthおよびβはＭＯＳＦＥＴ固有の定数である。
Figure JPOXMLDOC01-appb-M000008
　ＭＯＳＦＥＴＭ４において、ゲート電位はＶb、ソース電位は利得可変増幅器１１０の接地ノードの電位すなわち０Ｖであるため、ＭＯＳＦＥＴＭ４のドレイン－ソース間電流ＩdsM4は、次の式（９）で表される。
Figure JPOXMLDOC01-appb-M000009
　一方、演算増幅器ＯＰ１において、接地端子ｇｎｄの電位がΔＶ変動した場合、ＭＯＳＦＥＴＭ４のソース端子の電位はΔＶ変動し、ゲート端子の電位はＶcm＋ΔＶとなる。したがって、ＭＯＳＦＥＴＭ４のドレイン－ソース端子間に流れる電流ＩdsM4は、式（８）のＶg、Ｖsに、各々Ｖcm＋ΔＶ、ΔＶを代入することにより求められる。この際、ΔＶが相殺されるため、式（９）の右辺と同じ値を得る。このことは、接地端子が外部回路で発生した雑音や歪みなどの影響によって変動しても、ＭＯＳＦＥＴＭ４のドレイン－ソース端子間の電流は変化しないことを意味している。
　演算増幅器ＯＰ１内部の全てのＭＯＳＦＥＴにおいてドレイン－ソース間に流れる電流は、ＭＯＳＦＥＴＭ４のドレイン－ソース間電流に比例することを考慮すると、以上のことは、演算増幅器ＯＰ１において、接地端子の変動は、ＯＰ１の出力電流特性に影響しないことを示している。引いては、仮想接地点提供回路１５の入力インピーダンスは、接地端子の変動を受けず、接地ノードに発生した雑音や歪は、減衰器１４の信号パスに、リークしないことを意味している。
　このように、本実施形態によれば、減衰器１４の接地端子が利得可変増幅器１１０の接地ノードに直接接続された構成と比較して、減衰器１４の信号パスと利得可変増幅器１１０の接地ノードとの間のアイソレーションを高く保つことができる。このため、減衰器１４以外の回路ブロックで発生した歪および雑音が、利得可変増幅器１１０の接地ノードを経由して、減衰器１４の信号線に混入される量を小さくすることが可能となる。
　したがって、電源電圧よりも大きな信号電圧が入力されてもＳＮＤＲを高く保つことができ、低電圧下でも広いダイナミックレンジを実現することができ、ＳＮＤＲの深刻な劣化を回避することが可能となる。
［第２の実施形態］
　次に、図６を参照して、本発明の第２の実施形態にかかる利得可変増幅器について説明する。図６は、本発明の第２の実施形態にかかる利得可変増幅器の仮想接地点提供回路の構成例を示す回路図である。
　第１の実施形態では、仮想接地点提供回路１５を演算増幅器ＯＰ１からなるアイソレーション用能動回路ＭＣで構成した場合を例として説明した。本実施形態では、仮想接地点提供回路１５を電流源ＣＳ１とＭＯＳＦＥＴＭ５とからなるアイソレーション用能動回路ＭＣで構成した場合について説明する。なお、仮想接地点提供回路１５以外の構成については、図２に示した第１の実施形態と同様であり、ここでの詳細な説明は省略する。
　図６の仮想接地点提供回路１５は、電流源ＣＳ１とＭＯＳＦＥＴＭ５とで構成されている。
　電流源ＣＳ１は、仮想接地点提供回路１５の入力端子と仮想接地点提供回路１５の接地端子との間に接続された能動回路ＭＣに相当する。ＭＯＳＦＥＴＭ５は、飽和領域にバイアスされたＮ型のＭＯＳＦＥＴからなり、ドレイン端子が利得可変増幅器１１０の電源ノードに接続され、ソース端子が仮想接地点提供回路１５の入力端子に接続され、ゲート端子が固定電圧源Ｖb2に接続されている。なお、Ｖb2の接地端子は、利得可変増幅器１１０の接地ノードとは別個の接地ノードの接地電位ＧＮＤに接続されている。よって、Ｖb2は、利得可変増幅器１１０の接地ノードに発生する雑音や歪みの影響を受けない。
　図７は、図６の電流源を示す構成例を示す回路図である。この電流源ＣＳ１は、飽和領域にバイアスされたＮ型のＭＯＳＦＥＴＭ６からなり、ゲート端子が電圧源Ｖb3に接続され、ソース端子が電流源ＣＳ１の出力端子を介して仮想接地点提供回路１５の接地端子に接続され、ドレイン端子が電流源ＣＳ１の入力端子を介して仮想接地点提供回路１５の入力端子に接続されている。また、電圧源Ｖb3の接地端子は、電流源ＣＳ１の出力端子に接続されている。
　これらＭＯＳＦＥＴＭ５とＭＯＳＦＥＴＭ６のサイズは同程度である。本実施形態にかかる仮想接地点提供回路１５の入力インピーダンスは、ＭＯＳＦＥＴＭ５のｇｍ値（相互コンダクタンス）であるｇｍM5と、ＭＯＳＦＥＴＭ６のドレインコンダクタンスの和について、逆数をとった値に等しい。飽和領域のＭＯＳ電解効果トランジスタにおいては、通常、ｇｍ値は、ドレインコンダクタンス値よりも、１００倍以上大きいため、仮想接地点提供回路１５の入力インピーダンスは、近似的にｇｍM5の逆数で表される。よって、このｇｍM5の逆数を、減衰器１を構成する受動素子のインピーダンス値より十分小さな値に設定することで、仮想接地点提供回路１５の入力端子を、減衰器１４に対して、仮想接地点とすることができる。
　また、仮想接地点提供回路１５の入力端子は、飽和領域にバイアスされたＭＯＳＦＥＴＭ６を介して、本利得可変増幅器１１０の接地ノードに接続されている。ここで、ＭＯＳＦＥＴＭ６のドレイン－ソース間の電流値は、接地端子の電位が他の回路ブロックなどで発生した歪みや雑音によって変動しても変化しない。その理由は、第１の実施形態において、演算増幅器ＯＰ１を構成するＭＯＳＦＥＴＭ４について述べた理由と同様である。
　このように、本実施形態においても、減衰器１４の接地端子が利得可変増幅器１１０の接地端子に直接接続された構成と比較して、減衰器１４の信号パスと利得可変増幅器１１０の接地ノードとの間のアイソレーションを高く保つことができる。このため、減衰器１４以外の回路ブロックで発生した歪および雑音が、利得可変増幅器１１０の接地ノードを経由して、減衰器１４の信号線に混入される量を小さくすることが可能となる。
　したがって、電源電圧よりも大きな信号電圧が入力されてもＳＮＤＲを高く保つことができ、低電圧下でも広いダイナミックレンジを実現することができ、ＳＮＤＲの深刻な劣化を回避することが可能となる。
［第３の実施形態］
　次に、図８を参照して、本発明の第３の実施形態にかかる利得可変増幅器１２０について説明する。図８は、本発明の第３の実施形態にかかる利得可変増幅器の構成を示す回路図であり、図２と同じまたは同等部分には同一符号を付してある。
　第１の実施形態では、個別増幅器１１と同様の個別増幅器１２を設けて、減衰器１４からの減衰信号を個別増幅器１２で増幅出力する場合を例として説明した。本実施形態の利得可変増幅器１２０では、仮想接地点提供回路１５のＭＯＳＦＥＴを、個別増幅器１２に代わる個別増幅器ＡＣ（第２の個別増幅器）として兼用する場合について説明する。
　利得可変増幅器１２０において、仮想接地点提供回路１５は、減衰器１４の出力端子に接続された仮想接地点提供回路１５の入力端子と利得可変増幅器１２０の接地ノードとの間に設けられたアイソレーション用能動回路ＭＣと、当該仮想接地点提供回路の入力端子に接続された個別増幅器ＡＣとを含み、アイソレーション用能動回路ＭＣにより、仮想接地点提供回路１５の入力端子に対して仮想的な接地電位を提供するとともに、個別増幅器ＡＣにより、減衰器１４の出力端子からの減衰信号を増幅して出力する機能を有している。
　減衰器１４は、入力端子ＩＮに接続された減衰器１４の入力端子と減衰器１４の出力端子との間に接続された受動回路ＺＣを含み、入力端子ＩＮからの入力信号を受動回路ＺＣにより減衰させて減衰器１４の出力端子から出力する機能を有している。
　切替器１３は、個別増幅器１１および個別増幅器ＡＣからの出力のいずれか１つを利得可変増幅器１２０の出力端子ＯＵＴへ切替接続する機能を有している。
　すなわち、減衰器１４は、減衰器１４の入力端子と減衰器１４の出力端子の間に接続された受動回路ＺＣを含み、減衰器１４の出力端子に対して仮想接地点提供回路１５から提供された仮想的な接地電位で受動回路ＺＣを動作させることにより、利得可変増幅器１２０の入力端子ＩＮからの入力信号を減衰させ、得られた減衰信号を減衰器１４の出力端子から出力する。
　また、個別増幅器１２は、減衰器１４の出力端子と仮想接地点提供回路１５の入力端子の接続点に制御端子が接続された能動素子Ｍ２を含み、減衰器１４の出力端子からの減衰信号を能動素子Ｍ２により増幅して出力する。
　このような構成により、減衰器１４の信号パスと利得可変増幅器１２０の接地ノードとの間のアイソレーションを、このアイソレーション用能動回路ＭＣにより高く保つことができる。このことは、減衰器以外の回路ブロックで発生した歪および雑音において、ＩＣ接地ノードを経由して、減衰器の信号線に混入される量を小さくすることができることを意味している。すなわち、電源電圧よりも大きな信号電圧が入力時されても、ＳＮＤＲが高く保たれることにより、低電圧下でも広いダイナミックレンジを実現することができる。
　次に、図８を参照して、本発明の第３の実施形態にかかる利得可変増幅器１２０の構成例について詳細に説明する。
　図８の利得可変増幅器１２０において、個別増幅器１１は、Ｎ型のＭＯＳ電界効果トランジスタ（以下、ＭＯＳＦＥＴという）Ｍ１からなる能動素子単体で構成されている。この例では、ＭＯＳＦＥＴＭ１のうち、ゲート端子（制御端子）は利得可変増幅器１２０の入力端子ＩＮに接続され、ソース端子は利得可変増幅器１２０の接地ノードに接続され、ドレイン端子は切替器１３に接続されている。
　また、減衰器１４の入力端子は入力端子ＩＮに接続されている。これにより、入力端子ＩＮに入力された信号電圧は、個別増幅器１１へ直接入力されるとともに、減衰器１４により小さな信号電圧に減衰された後、仮想接地点提供回路１５の個別増幅器ＡＣへ入力される。
　切替器１３は、個別増幅器１１，ＡＣに対応して設けられたスイッチ回路ＳＷ１，ＳＷ３からなる。スイッチ回路ＳＷ１の入力端子は、ＭＯＳＦＥＴＭ１のドレイン端子に接続され、スイッチ回路ＳＷ３の入力端子は、個別増幅器ＡＣの出力端子に接続されている。またこれらスイッチ回路ＳＷ１，ＳＷ３の出力端子は、利得可変増幅器１２０の出力端子ＯＵＴにそれぞれ接続されており、出力端子ＯＵＴと電源ノードとの間には負荷抵抗ＺLが接続されている。
　これにより、これらスイッチ回路ＳＷ１，ＳＷ３を利得可変増幅器１２０の外部から入力される利得制御信号（図示せず）に基づきＯＮ／ＯＦＦを制御することにより、個別増幅器１１，１２のうちのいずれか一方の出力が出力端子ＯＵＴから出力される。
　したがって、切替器１３により個別増幅器１１の出力を選択した場合、利得可変増幅器１２０の利得は個別増幅器１１の増幅率そのものとなり、個別増幅器ＡＣの出力を選択した場合、利得可変増幅器１２０の利得は個別増幅器ＡＣの増幅率を減衰器１４の減衰率で割った値となる。
　個別増幅器１１の電圧電流変換利得をＡmp1、減衰器１４の電圧・電流変換比をＡｍｐ＿ａｔｔ、仮想接地点提供回路１５の入出力端子間の電流増幅率をＡv2、負荷抵抗ＺLのインピーダンスをＺLとすると、個別増幅器１１の出力が選択されているとき、利得可変増幅器１２０の利得ＡvSW1ONは、次の式（１０）で表される。
Figure JPOXMLDOC01-appb-M000010
　逆に、仮想接地点提供回路１５の出力が選択されているとき、利得可変増幅器１２０の利得ＡvSW2ONは、次の式（１１）で表される。
Figure JPOXMLDOC01-appb-M000011
　本実施形態では、Ａmp1は、Ａv2とＡｍｐ＿ａｔｔの積より大きな値に設定されており、個別増幅器１１の出力を選択した場合、仮想接地点提供回路１５の出力を選択した場合と比較して、利得は高くなる。
　次に、図９を参照して、本実施形態にかかる利得可変増幅器１２０の減衰器１４の具体的構成例について説明する。図９は、図８の減衰器の構成例を示す回路図である。
　図９の減衰器１４は、抵抗Ｒ３単体からなる受動回路ＺＣで構成されており、入力端子および出力端子は、抵抗Ｒ３の両端に接続されている。
　仮想節点提供回路１５の入力インピーダンスをＺvin2とすると、図８において、本減衰器１４の入力端子から、同減衰器１４の内部を見込んだインピーダンスＺattは、次の式（１２）で表される。
Figure JPOXMLDOC01-appb-M000012
 　この式（１２）は、Ｚvin2がＲ３に対して十分小さな値の場合は、Ｚattは、近似的にＲ３となることを意味している。このことは、仮想接地点提供回路１５の入力端子は、仮想接地点であることを意味している。
　次に、図１０を参照して、本実施形態にかかる利得可変増幅器１２０の仮想接地点提供回路１５の具体的構成例について説明する。図１０は、図８の仮想接地点提供回路の構成例を示す回路図である。
　図１０の仮想接地点提供回路１５は、電流源ＣＳ２とＭＯＳＦＥＴＭ７とで構成されている。
　電流源ＣＳ２は、仮想接地点提供回路１５の入力端子と仮想接地点提供回路１５の接地端子との間に接続された能動回路ＭＣに相当する。ＭＯＳＦＥＴＭ７は、当該仮想接地点提供回路の入力端子に接続された個別増幅器ＡＣに相当する。
　ＭＯＳＦＥＴＭ７は、飽和領域にバイアスされたＮ型のＭＯＳＦＥＴからなり、ドレイン端子が仮想接地点提供回路１５の出力端子を介して切替器１３のスイッチ回路ＳＷ３に接続され、ソース端子が仮想接地点提供回路１５の入力端子に接続され、ゲート端子が固定電圧源Ｖb4に接続されている。なお、Ｖb4の接地端子は、利得可変増幅器１２０の接地ノードとは別個の接地ノードの接地電位ＧＮＤに接続されている。よって、Ｖb4は、利得可変増幅器１２０の接地ノードに発生する雑音や歪みの影響を受けない。
　図１１は、図１０の電流源を示す構成例を示す回路図である。この電流源ＣＳ２は、飽和領域にバイアスされたＮ型のＭＯＳＦＥＴＭ８からなり、ゲート端子が電圧源Ｖb3に接続され、ソース端子が電流源ＣＳ２の出力端子を介して仮想接地点提供回路１５の接地端子に接続され、ドレイン端子が電流源ＣＳ２の入力端子を介して仮想接地点提供回路１５の入力端子に接続されている。また、電圧源Ｖb5の接地端子は、電流源ＣＳ２の出力端子に接続されている。
　これらＭＯＳＦＥＴＭ７とＭＯＳＦＥＴＭ８のサイズは同程度である。本実施形態にかかる仮想接地点提供回路１５の入力インピーダンスは、ＭＯＳＦＥＴＭ７のｇｍ値（相互コンダクタンス）であるｇｍM7と、ＭＯＳＦＥＴＭ８のドレインコンダクタンスの和について、逆数をとった値に等しい。飽和領域のＭＯＳ電解効果トランジスタにおいては、通常、ｇｍ値は、ドレインコンダクタンス値よりも、１００倍以上大きいため、仮想接地点提供回路１５の入力インピーダンスは、近似的にｇｍM7の逆数で表される。よって、このｇｍM7の逆数を、減衰器１を構成する受動素子のインピーダンス値より十分小さな値に設定することで、仮想接地点提供回路１５の入力端子を、減衰器１に対して、仮想接地点とすることができる。
　また、仮想接地点提供回路１５の入力端子は、飽和領域にバイアスされたＭＯＳＦＥＴＭ８を介して、本利得可変増幅器１２０の接地ノードに接続されている。ここで、ＭＯＳＦＥＴＭ８のドレイン－ソース間の電流値は、接地端子の電位が他の回路ブロックなどで発生した歪みや雑音によって変動しても変化しない。その理由は、第１の実施形態において、演算増幅器ＯＰ１を構成するＭＯＳＦＥＴＭ４について述べた理由と同様である。
　また、切替器１３のスイッチ回路ＳＷ３がＯＮに制御された場合、ＭＯＳＦＥＴＭ７のドレイン端子は、利得可変増幅器１２０の電源ノードではなく、切替器１３のスイッチ回路ＳＷ３を介して、出力端子ＯＵＴと負荷抵抗ＺLとに接続される。これにより、減衰器１４から仮想接地点提供回路１５の入力端子へ入力された減衰信号が、ＭＯＳＦＥＭ７５により増幅され、出力端子ＯＵＴから出力される。
　この際、仮想接地点提供回路１５において、仮想接地点提供回路１５の入力端子から供給された電流は、そのまま出力端子から出力される。すなわち、仮想接地点提供回路１５の電流増幅率Ａv2は１である。また、減衰器１４の電圧・電流変換比をＡｍｐ＿ａｔｔは、減衰器１４の入力インピーダンスＺattの逆数で表される。Ｚattは、上の議論の中で、近似的にＲ３と見なすことができると述べた。このため、Ａｍｐ＿ａｔｔは、近似的に１／Ｒ３となる。
　よって、本実施形態において、出力として、仮想接地点提供回路１５の出力を選択した場合の利得ＡvSW3ONは、前述した式（１１）の右辺のＡv2およびＡｍｐ＿ａｔｔに、各々１および１／Ｒ３を代入することにより、次の式（１３）で表される。
Figure JPOXMLDOC01-appb-M000013
　このように、本実施形態においても、減衰器１４の接地端子が利得可変増幅器１２０の接地端子に直接接続された構成と比較して、減衰器１４の信号パスと利得可変増幅器１２０の接地ノードとの間のアイソレーションを高く保つことができる。このため、減衰器１４以外の回路ブロックで発生した歪および雑音が、利得可変増幅器１２０の接地ノードを経由して、減衰器１４の信号線に混入される量を小さくすることが可能となる。
　したがって、電源電圧よりも大きな信号電圧が入力されてもＳＮＤＲを高く保つことができ、低電圧下でも広いダイナミックレンジを実現することができ、ＳＮＤＲの深刻な劣化を回避することが可能となる。また、仮想接地点提供回路１５のＭＯＳＦＥＴＭ７を個別増幅器として兼用することができ、回路構成を簡素化することができる。
［第４の実施形態］
　次に、図１２を参照して、本発明の第４の実施形態にかかる利得可変増幅器１３０について説明する。図１２は、本発明の第４の実施形態にかかる利得可変増幅器の仮想接地点提供回路の構成例を示す回路図である。
　第３の実施形態では、仮想接地点提供回路１５の入力端子と利得可変増幅器１２０の接地ノードとの間に設けられたアイソレーション用能動回路ＭＣと、当該仮想接地点提供回路の入力端子に接続された個別増幅器ＡＣとから、仮想接地点提供回路１５を構成した場合を例として説明した。本実施形態では、アイソレーション用能動回路ＭＣと個別増幅器ＡＣとをカレントミラー回路で構成した場合について説明する。なお、仮想接地点提供回路１５以外の構成については、図８に示した第３の実施形態と同様であり、ここでの詳細な説明は省略する。
　仮想接地点提供回路１５は、アイソレーション用能動回路ＭＣと個別増幅器ＡＣとからなるカレントミラー回路を持ち、仮想接地点提供回路１５の入力端子から入力された電流とミラー比ＲＭの積に等しい電流を、仮想接地点提供回路１５の出力端子から出力する。すなわち、電流増幅率Ａv2はＲＭである。図１２中、ＭＯＳＦＥＴＭ９およびＭＯＳＦＥＴＭ１０は、カレントミラーを構成するＭＯＳＦＥＴのペアであり、ＭＯＳＦＥＴＭ１０のゲート幅は、ＭＯＳＦＥＴＭ９のゲート幅とミラー比ＲＭの積に等しい。
　本ペアの互いのゲート端子とＭＯＳＦＥＴＭ９のドレイン端子は仮想接地点提供回路１５の入力端子に接続されている。また、ＭＯＳＦＥＴＭ９のソース端子は電流源ＣＳ３の入力端子に接続され、ＭＯＳＦＥＴＭ１０のソース端子は電流源ＣＳ４の入力端子に接続されている。電流源ＣＳ４の電流値は、電流源ＣＳ３とミラー比ＲＭとの積に等しい。
　仮想接地点提供回路１５の入力インピーダンスＺvin2は、ＭＯＳＦＥＴＭ９のｇｍ値ｇｍM7の逆数で表される。ｇｍM9の逆数は、減衰器１４を構成する抵抗Ｒ３より十分小さな値（１０分の１以下）に設定されており、減衰器１４の入力端子から、同減衰器１４の内部を見込んだインピーダンスＺattは、第３の実施形態での議論と同様、近似的にＲ３と見なすことができる。すなわち、仮想接地点提供回路１５においては、入力端子は、仮想接地点と見なすことができる。
　また、仮想接地点提供回路１５において、仮想接地点提供回路１５の入力端子は、アイソレーション用能動回路ＭＣを介して利得可変増幅器１３０の接地端子と接続される構成となっている。本実施形態では、電流源ＣＳ３は、前述の図１１に示した、第３の実施形態の電流源ＣＳ２と同じく、飽和領域にバイアスされたＭＯＳＦＥＴで構成される。本構成により、ＣＳ２の電流値と同様、接地端子の電位が他の回路ブロックなどで発生した歪みや雑音によって変動しても、ＣＳ３の電流値は変化しない。
　また、切替器１３のスイッチ回路ＳＷ３がＯＮに制御された場合、ＭＯＳＦＥＴＭ１０のドレイン端子は、切替器１３のスイッチ回路ＳＷ３を介して、出力端子ＯＵＴと負荷抵抗ＺLとに接続される。これにより、減衰器１４から仮想接地点提供回路１５の入力端子へ入力された減衰信号が、ＭＯＳＦＥＴＭ１０により増幅され、出力端子ＯＵＴから出力される。
　この際、仮想接地点提供回路１５において、電流増幅率Ａv2はＲＭである。また、減衰器１４における電圧・電流変換比ＡＴＴ２は、減衰器１４の入力インピーダンスの逆数で表され、式（１０）およびＺvin2がＲ３よりも小さな値であることを考慮すると、Ｒ３の逆数に等しい。
　よって、本実施例において、出力として、仮想接地点提供回路１５の出力を選択した場合の、本実施例の利得ＡvSW3ONは、前述した式（１１）の右辺のＡv2にＲＭを代入し、Ａｍｐ＿ａｔｔに１／Ｒ３を代入することにより、次の式（１４）で表される。
Figure JPOXMLDOC01-appb-M000014
　このように、本実施形態においても、減衰器１４の接地端子が利得可変増幅器１３０の接地端子に直接接続された構成と比較して、減衰器１４の信号パスと利得可変増幅器１３０の接地ノードとの間のアイソレーションを高く保つことができる。このため、減衰器１４以外の回路ブロックで発生した歪および雑音が、利得可変増幅器１３０の接地ノードを経由して、減衰器１４の信号線に混入される量を小さくすることが可能となる。
　したがって、電源電圧よりも大きな信号電圧が入力されてもＳＮＤＲを高く保つことができ、低電圧下でも広いダイナミックレンジを実現することができ、ＳＮＤＲの深刻な劣化を回避することが可能となる。また、仮想接地点提供回路１５のＭＯＳＦＥＴＭ１０を個別増幅器として兼用することができ、回路構成を簡素化することができる。
［第５の実施形態］
　次に、図１３を参照して、本発明の第５の実施形態にかかる利得可変増幅器１４０について説明する。図１３は、本発明の第５の実施形態にかかる利得可変増幅器の構成を示す回路図であり、図２，図３と同じまたは同等部分には同一符号を付してある。
　本実施形態では、第１の実施形態に第３の実施形態を適用した場合について説明する。
　本実施形態にかかる利得可変増幅器１４０は、第１の実施形態にかかる利得可変増幅器１１０の構成のうち、仮想接地点提供回路１５に代えて第３の実施形態にかかる図１０の仮想接地点提供回路１５を用いたものである。
　これにより、切替器１３のスイッチ回路ＳＷ１，ＳＷ２，ＳＷ３を利得可変増幅器１４０の外部から入力される利得制御信号（図示せず）に基づきＯＮ／ＯＦＦを制御することにより、個別増幅器１１，１２，ＡＣのうちのいずれか一方の出力が出力端子ＯＵＴから出力される。
　このように、本実施形態においても、減衰器１４の接地端子が利得可変増幅器１４０の接地端子に直接接続された構成と比較して、減衰器１４の信号パスと利得可変増幅器１４０の接地ノードとの間のアイソレーションを高く保つことができる。このため、減衰器１４以外の回路ブロックで発生した歪および雑音が、利得可変増幅器１４０の接地ノードを経由して、減衰器１４の信号線に混入される量を小さくすることが可能となる。
　したがって、電源電圧よりも大きな信号電圧が入力されてもＳＮＤＲを高く保つことができ、低電圧下でも広いダイナミックレンジを実現することができ、ＳＮＤＲの深刻な劣化を回避することが可能となる。また、仮想接地点提供回路１５のＭＯＳＦＥＴＭ７を個別増幅器として兼用することができ、簡素な回路構成で異なる３つの増幅率を選択することが可能となる。
［実施形態の拡張］
　以上では、利得可変増幅器を構成する回路部が同一半導体基板上に集積回路として形成されている場合を例として説明したが、これに限定されるものではなく、これら回路部を複数の半導体基板に分割して形成してもよい。
　また、以上では、能動素子としてＭＯＳＦＥＴを用いた場合を例として説明したが、これに限定されるものではなく、例えば能動素子としてバイポーラトランジスタを用いてもよい。この場合、例えばＮ型ＭＯＳＦＥＴのゲート端子、ドレイン端子、およびソース端子を、ＮＰＮバイポーラトランジスタのベース端子、コレクタ端子、およびエミッタ端子と見なすことにより、容易に置換できる。
　一般的な無線受信機で用いられる利得可変増幅器であって、特にバッテリーで動作する省電力の無線受信機に極めて有用である。

Claims (10)

  1. 　複数の個別増幅器を有し、これら個別増幅回路のいずれか１つを切り替えて用いることにより、利得を可変制御する利得可変増幅器であって、
    　当該利得可変増幅器の入力端子から入力された入力信号を能動素子により増幅して出力する個別増幅器と、
    　前記入力信号を受動回路により減衰させて減衰信号として出力する減衰器と、
    　当該仮想接地点提供回路の入力端子と当該利得可変増幅器の接地ノードとの間に設けられたアイソレーション用能動回路を含み、このアイソレーション用能動回路により、当該仮想接地点提供回路の入力端子に接続された前記減衰器の受動回路に対して仮想的な接地電位を提供する仮想接地点提供回路と
    　を備えることを特徴とする利得可変増幅器。
  2. 　請求項１に記載の利得可変増幅器であって、
    　前記減衰器は、当該減衰器の入力端子、当該減衰器の接地端子、および当該減衰器の出力端子にそれぞれ接続された前記受動回路を含み、前記仮想接地点提供回路から当該減衰器の接地端子に対して提供された前記仮想的な接地電位で当該受動回路を動作させることにより、前記利得可変増幅器の入力端子からの前記入力信号を減衰させ、得られた前記減衰信号を当該減衰器の出力端子から出力することを特徴とする利得可変増幅器。
  3. 　請求項１に記載の利得可変増幅器であって、
    　前記減衰器は、当該減衰器の入力端子と当該減衰器の出力端子の間に接続された前記受動回路を含み、当該減衰器の出力端子に対して前記仮想接地点提供回路から提供された前記仮想的な接地電位で当該受動回路を動作させることにより、前記利得可変増幅器の入力端子からの前記入力信号を減衰させ、得られた前記減衰信号を当該減衰器の出力端子から出力し、
    　前記仮想接地点提供回路は、当該仮想接地点提供回路の入力端子に対して仮想的な接地電位を提供するとともに、当該仮想接地点提供回路の入力端子から入力された信号を増幅して出力する
    　ことを特徴とする利得可変増幅器。
  4. 　請求項１に記載の利得可変増幅器であって、
    　前記アイソレーション用能動回路は、飽和領域にバイアスされた電界効果トランジスタまたは飽和領域にバイアスされたバイポーラトランジスタのいずれか一方からなることを特徴とする利得可変増幅器。
  5. 　請求項２に記載の利得可変増幅器であって、
    　前記仮想接地点提供回路は、当該利得可変増幅器の接地ノードとは別個の外部接地電位が接地端子に接続された演算増幅器を含むことを特徴とする利得可変増幅器。
  6. 　請求項５に記載の利得可変増幅器であって、
    　前記演算増幅器は、前記仮想接地点提供回路の入力端子が反転入力端子または非反転入力端子のいずれか一方に接続されていることを特徴とする利得可変増幅器。
  7. 　請求項１に記載の利得可変増幅器であって、
    　前記アイソレーション用能動回路は、当該仮想接地点提供回路の入力端子がドレイン端子に接続されて、固定バイアス電圧がゲート端子に与えられた電界効果トランジスタ、または当該仮想接地点提供回路の入力端子がコレクタ端子に接続されて、固定バイアス電圧がベース端子に与えられたバイポーラトランジスタの、いずれか一方からなることを特徴とする利得可変増幅器。
  8. 　請求項７に記載の利得可変増幅器であって、
    　前記仮想接地点提供回路は、当該仮想接地点提供回路の入力端子がソース端子に接続されて、固定バイアス電圧がゲート端子に与えられた電界効果トランジスタ、または当該仮想接地点提供回路の入力端子がエミッタ端子に接続されて、固定バイアス電圧がベース端子に与えられたバイポーラトランジスタの、いずれか一方を含むことを特徴とする利得可変増幅器。
  9. 　請求項３に記載の利得可変増幅器であって、
    　前記アイソレーション用能動回路は、当該仮想接地点提供回路の入力端子がドレイン端子に接続されて、固定バイアス電圧がゲート端子に与えられた電界効果トランジスタ、または当該仮想接地点提供回路の入力端子がコレクタ端子に接続されて、固定バイアス電圧がベース端子に与えられたバイポーラトランジスタの、いずれか一方からなり、
    　前記仮想接地点提供回路は、当該仮想接地点提供回路の入力端子がソース端子に接続されて、固定バイアス電圧がゲート端子に与えられ、かつ当該仮想接地点提供回路の入力端子から入力される信号を増幅してドレイン端子から出力する電界効果トランジスタ、または当該仮想接地点提供回路の入力端子がエミッタ端子に接続されて、固定バイアス電圧がベース端子に与えられ、かつ当該仮想接地点提供回路の入力端子から入力される信号を増幅してコレクタ端子から出力するバイポーラトランジスタの、いずれか一方を含む
    　ことを特徴とする利得可変増幅器。
  10. 　請求項３に記載の利得可変増幅器であって、
    　前記仮想接地点提供回路は、前記アイソレーション用能動回路を含むカレントミラー回路を含み、当該カレントミラー回路の出力信号を出力することを特徴とする利得可変増幅器。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101820258A (zh) * 2010-04-29 2010-09-01 复旦大学 高精度可变增益放大器
JP2020114007A (ja) * 2020-03-25 2020-07-27 新日本無線株式会社 低雑音増幅装置

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8249700B2 (en) 2007-04-19 2012-08-21 Acclarent, Inc. System and method for the simultaneous bilateral integrated tympanic drug delivery and guided treatment of target tissues within the ears
US8840602B2 (en) 2008-07-31 2014-09-23 Acclarent, Inc. Systems and methods for anesthetizing ear tissue
US8452392B2 (en) 2008-07-31 2013-05-28 Acclarent, Inc. Systems and methods for anesthetizing ear tissue
DK2736467T3 (en) 2011-07-25 2018-06-25 Tusker Medical Inc PERSONALIZABLE SYSTEM FOR ANTIFICATION OF THE DRUM MAGNET
US9364648B2 (en) 2012-05-30 2016-06-14 Tusker Medical, Inc. Adhesive earplugs useful for sealing the ear canal
US10130808B2 (en) 2013-03-14 2018-11-20 Tusker Medical, Inc. System and method for providing iontophoresis at tympanic membrane
US10016304B2 (en) 2015-07-16 2018-07-10 Tusker Medical, Inc. Earplug assembly for iontophoresis system
EP3926827A1 (en) * 2020-06-18 2021-12-22 Renesas Electronics America Inc. Variable gain amplifier system, particularly for optical receiver systems

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001044776A (ja) * 1999-07-27 2001-02-16 Sony Corp 可変利得アンプおよび受信機
JP2006311623A (ja) * 2006-08-10 2006-11-09 Sharp Corp 可変増幅器およびそれを用いた携帯無線端末

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5442352A (en) * 1994-01-14 1995-08-15 Motorola, Inc. Linear attenuator for current-mode digital-to-analog converter (DAC) or the like
US6472940B1 (en) * 1999-11-11 2002-10-29 Broadcom Corporation Gigabit ethernet transceiver with analog front end
JP4220694B2 (ja) * 2001-03-27 2009-02-04 パナソニック株式会社 高周波可変利得増幅装置
JP2008219527A (ja) * 2007-03-05 2008-09-18 Fujitsu Ltd アナログスイッチ
JP2008271191A (ja) * 2007-04-20 2008-11-06 Toshiba Corp 可変利得増幅器

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001044776A (ja) * 1999-07-27 2001-02-16 Sony Corp 可変利得アンプおよび受信機
JP2006311623A (ja) * 2006-08-10 2006-11-09 Sharp Corp 可変増幅器およびそれを用いた携帯無線端末

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101820258A (zh) * 2010-04-29 2010-09-01 复旦大学 高精度可变增益放大器
JP2020114007A (ja) * 2020-03-25 2020-07-27 新日本無線株式会社 低雑音増幅装置

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