KR20070076274A - 가변 게인 저잡음 증폭기 회로 및 이를 구비하는 무선 통신수신기 - Google Patents

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Abstract

가변 게인 저잡음 증폭기 회로 및 이를 구비하는 무선 통신 수신기가 개시된다. 광대역 무선 통신 수신기는 저잡음 증폭기회로, 믹서, A/D컨버터, 및 디지털신호처리부를 구비한다. 상기 저잡음 증폭회로는 제 1트랜지스터, 제 2트랜지스터, 및 조절회로를 구비한다. 상기 제 1트랜지스터는 입력 노드 및 출력노드에 커플되고, 입력신호를 증폭하여 출력신호를 발생한다. 제 2트랜지스터는 상기 출력신호를 상기 입력노드로 피드백한다. 조절회로는 상기 제 1트랜지스터 및 상기 제 2트랜지스터의 전류량을 상보적으로 조절함으로써, 상기 제 1트랜지스터 및 상기 제 2트랜지스터의 트랜스컨덕턴스를 상보적으로 제어한다. 본 발명의 저잡음 증폭기 회로에 의하면, 넓은 주파수 대역 범위에서 입력 임피던스 매칭을 깨뜨리지 않으면서 게인을 가변할 수 있다.

Description

가변 게인 저잡음 증폭기 회로 및 이를 구비하는 무선 통신 수신기{Gain Controllable Low Noise Amplifier and Wireless Communication Receiver having the same}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 통상의 증폭기들을 나타내는 회로도이다.
도 2는 본 발명의 일 실시예에 따른 광대역 무선 통신 수신기의 구성을 나타내는 블록도이다.
도 3은 본 발명의 일 실시예에 따른 가변 게인 저잡음 증폭기의 회로도이다.
도 4는 도 3에 도시된 조절 회로의 일 구현예를 나타내는 회로도이다.
도 5는 본 발명의 다른 일 실시예에 따른 메인 증폭 회로의 회로도이다.
도 6은 본 발명의 또 다른 일 실시예에 따른 메인 증폭 회로의 회로도이다.
도 7은 도 3에 도시된 가변 게인 저잡음 증폭기에서 디지털 제어 신호에 따른 제1 트랜지스터의 전류량 및 제2 트랜지스터의 전류량의 변화를 나타내는 그래프이다.
도 8은 본 발명의 일 실시예에 따른 가변 게인 저잡음 증폭기의 게인과 잡음 지수를 나타내는 그래프이다.
도 9는 본 발명의 일 실시예에 따른 가변 게인 저잡음 증폭기의 입력 임피던스 매칭을 나타내는 그래프이다.
본 발명은 광대역 저잡음 증폭기(Wide-band Low Noise Amplifier, LNA) 회로에 관한 것으로, 좀 더 상세하게는, 트랜스컨덕턴스를 상보적으로 조절하여 게인을 조절할 수 있는 광대역 RF LNA에 관한 것이다.
통상의 광대역 무선 통신 수신기들은, 저잡음 증폭기로 불리우는 고성능의 프런트 엔드 증폭기(front end amplifier)를 사용한다. 이러한 증폭기는, 넓은 주파수 대역과 입력 신호의 넓은 전력 범위에서 우수한 잡음 성능과 선형성을 가져야 한다. 즉, 광대역 무선 통신 수신기의 프런트 엔드 증폭기는 광 대역과 광 전력 범위 내에서 우수한 성능을 가져야 한다.
우수한 잡음 성능, 선형성과 광 대역폭을 모두 지원할 수 있는 프런트 엔드 가변 게인 증폭기를 구현하는 것은 매우 어려운 일이다. 프런트 엔드 증폭기는 입력 신호 크기에 따라 그 게인을 가변함으로써 잡음-선형성간 트레이드 오프를 관리할 수 있다. 입력 신호가 약하면, LNA는 높은 게인과 낮은 잡음 성능을 필요로 한다. 반면, 입력 신호가 강하면, LNA는 적절한 크기를 가지는 신호를 다음단으로 전송하기 위하여 비교적 낮은 게인을 필요로 하며, 이 때, 비교적 큰 신호를 다루기 위하여 우수한 선형성을 유지할 필요가 있다.
도 1은 통상의 증폭기들을 나타내는 회로도이다.
도 1의 (a)에 도시된 증폭기는 증폭 트랜지스터(T1) 및 부하(load, RD)를 구비한다. 도 1의 (a)에 도시된 증폭기의 게인(Av), 입력 임피던스(Rin) 및 잡음 지수(noise factor, F)는 다음의 수학식 1과 같다.
Figure 112006003747292-PAT00001
여기서, gm은 증폭 트랜지스터(T1)의 트랜스컨덕턴스(transconductance), Rs는 입력 전원의 소스 저항이며,
Figure 112006003747292-PAT00002
는 증폭 트랜지스터의 파라미터의 일종이다.
도 1의 (b)에 도시된 증폭기는 증폭 트랜지스터(T1), 제1 및 제2 부하(RD, RF)를 구비한다. 도 1의 (b)에 도시된 증폭기의 게인(Av), 입력 임피던스(Rin) 및 잡음 지수(noise factor, F)는 다음의 수학식 2와 같다.
Figure 112006003747292-PAT00003
여기서, gm은 증폭 트랜지스터(T1)의 트랜스컨덕턴스(transconductance), Rs는 입력 전원의 소스 저항이며,
Figure 112006003747292-PAT00004
는 증폭 트랜지스터의 파라미터의 일종이다.
상기 수학식 1 및 2에서 알 수 있듯이, 통상의 증폭기에서는 게인(Av)과 입력 임피던스(Rin) 간에는 트레이드 오프 관계가 있다. 즉, 게인을 조절하기 위하여 증폭 트랜지스터의 트랜스컨덕턴스를 조절하면, 입력 임피던스 역시 가변된다.
통상의 통신 수신기에서 사용되는 저잡음 증폭기의 경우 입력 임피던스가 소정의 일정한 값(예컨대, 75Ω 또는 50Ω)으로 매칭되어야 한다. 그런데, 상술한 바와 같이, 통상의 증폭기의 경우 게인이 조절되면 입력 임피던스도 달라지게 되고, 이에 따라 임피던스 매칭이 깨지는 단점이 있다.
따라서 본 발명이 이루고자 하는 기술적인 과제는, 입력 임피던스 매칭을 깨뜨리지 않으면서 게인을 조절할 수 있는 광 대역 저잡음 증폭 회로 및 이를 구비하 는 광대역 무선 통신 수신기를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 면에 따른 게인 조절이 가능한 광대역 저잡음 증폭기 회로는 제 1트랜지스터, 제 2트랜지스터, 및 조절회로를 구비한다. 상기 제 1트랜지스터는 입력 노드 및 출력노드에 커플되고, 입력신호를 증폭하여 출력신호를 발생한다. 제 2트랜지스터는 상기 출력신호를 상기 입력노드로 피드백한다. 조절회로는 상기 제 1트랜지스터 및 상기 제 2트랜지스터의 트랜스컨덕턴스를 제어한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일 측면에 다른 게인 조절 가능한 광대역 저잡음 증폭기 회로는 증폭부, 피드백부 및 조절회로를 구비한다. 상기 증폭부는 입력신호를 증폭하여 출력하며, 상기 피드백부는 상기 출력신호를 입력노드로 피드백한다. 상기 조절회로는 상기 증폭부 및 상기 피드백부에 흐르는 전류량을 상보적으로 제어한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일 측면에 따른 광대역 무선 통신 수신기는 저잡음 증폭기회로, 믹서, A/D컨버터, 및 디지털신호처리부를 구비한다. 상기 저잡음 증폭회로는 증폭부, 피드백부 및 조절회로를 구비한다.
상기 증폭부는 입력신호를 증폭하여 출력신호를 발생한다. 상기 피드백부는 상기 출력신호를 입력신호로 피드백한다. 상기 조절회로는 상기 증폭부 및 상기 피드백부에 흐르는 전류량을 상보적으로 제어하여 넓은 주파수 대역 범위에서 입력 임피던스 매칭을 깨뜨리지 않으면서 게인을 가변할수 있다. 또한 종래의 저잡음 증 폭기에 비해 잡음지수도 개선된 광대역 무선 통신 수신기를 구현한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일 실시예에 따른 광대역 무선 통신 수신기의 구성을 나타내는 블록도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 광대역 무선 통신 수신기(200)는 필터(210, 260), LNA(220), 믹서(230), 오실레이터(240), PLL(250), A/D 변환기(270), DSP 회로(디지털 신호 처리 회로, 280) 및 안테나(290)를 구비한다.
안테나(290)를 통해 입력된 RF 신호는 필터(210)를 거친 후, LNA(220)에서 증폭된다. LNA(220)는 본 발명의 일 실시예에 따른 가변 게인 광대역 저잡음 증폭기 회로이다. LNA(220)의 게인은 DSP 회로(280)에서 출력되는 제어 신호(CON)에 의해 조절될 수 있다. LNA(220)의 동작 및 특성에 대해서는 후술된다.
LNA(220)의 출력 신호는 믹서(230)에서 소정 주파수의 국부 발진 신호와 믹싱되어 기저대역 신호로 변환된다. 소정 주파수의 국부 발진 신호는 오실레이터(240)에서 발생된다. PLL(250)은 소정의 기준 주파수 신호(REF)와 국부 발신 신호의 피드백 신호를 비교하여 기준 주파수 신호(REF)와 피드백 신호의 위상 및 주파 수가 동기되도록 오실레이터(240)를 조절함으로서, 국부 발진 신호의 주파수를 조정한다.
믹서(230)의 출력 신호는 필터(260)를 거쳐 A/D 변환기(270)에서 디지털 신호로 변환된다. 디지털 신호는 DSP 회로(280)에서 복조, 디인터리브, 디코딩 등의 디지털 신호 처리 과정을 거쳐 원 데이터로 복원된다.
도 3은 본 발명의 일 실시예에 따른 가변 게인 저잡음 증폭기의 회로도이다.
도 3을 참조하면, 가변 게인 저잡음 증폭기 회로(LNA, 220)는, 메인 증폭 회로(300) 및 조절 회로(400)를 구비한다. 상술한 바와 같이, LNA(220)는 광대역 무선 통신 수신기(200)의 프런트 엔드에 사용될 수 있다.
메인 증폭 회로(300)는, 입력 신호(Vin)에 응답하여 출력 신호(Vout)를 발생한다. 즉, 메인 증폭 회로(300)는 입력 신호(Vin)를 증폭하여 출력한다. 메인 증폭 회로(300)는 제1 내지 제3 트랜지스터(M1, M2, M3) 및 출력 부하(RD)를 구비한다. 제1 내지 제3 트랜지스터(M1, M2, M3)는 MOSFET 소자로 구현되는 것이 바람직하다. 그러나, 다른 종류의 트랜지스터(예컨대, 바이폴라 정션 트랜지스터)로 구현될 수 있다. 또한 본 실시예에서는, 제1 내지 제3 트랜지스터(M1, M2, M3)는 N 타입 트랜지스터(NMOS 트랜지스터)이지만, P 타입 트랜지스터로 구현될 수도 있다.
제1 트랜지스터(M1)는 제1 노드(P1)와 출력 노드(PO) 사이에 접속되며, 입력 신호(Vin)를 수신하여 증폭하는 증폭 트랜지스터이다. 입력 신호(Vin)는 커패시터들(C1, C2)를 거쳐 제1 트랜지스터(M1)의 게이트로 입력된다. 즉, 커패시터들(C1, C2)은 입력 노드와 제1 트랜지스터(M1)의 게이트(제1 노드, P1) 사이에 삽입되어, DC 블로킹(DC blocking)을 제공한다. 제1 트랜지스터(M1)의 게이트, 즉 제1 노드(P1)는 조절 회로(400)에 접속된다.
제2 트랜지스터(M2)는 소정 노드(P3)와 출력 노드(PO) 사이에 접속되어, 출력 신호(Vout)를 입력 노드로 피드백한다. 즉, 제2 트랜지스터(M2)는 출력 신호(Vout)를 제1 트랜지스터(M1)의 게이트로 피드백하는 피드백 트랜지스터이다.
제3 트랜지스터는 제2 노드(P2)를 통하여 조절 회로(400)에 접속된다. 구체적으로는, 제3 트랜지스터(M3)의 게이트 단자(P2)가 조절 회로(400)에 접속된다.
조절 회로(400)는, 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)에 흐르는 전류량(ID1, ID2)을 상보적으로 제어한다. 조절 회로(400)는 제어 신호(CON)에 응답하여 제1 트랜지스터의 전류량(ID1)을 조절하는 메인 조절부(410)와 제어 신호(CON)에 응답하여 제2 트랜지스터의 전류량(ID2)을 조절하는 피드백 조절부(420)를 구비한다. 제어 신호(CON)는 상술한 바와 같이 DSP 회로(도 2의 280)에서 출력될 수 있다. DSP 회로(도 2의 280)는 수신 신호의 에러율 혹은 신호대 잡음비 등에 기초하여, LNA(220)의 게인을 조절하기 위하여 제어 신호(CON)를 가변할 수 있다.
도 3에 도시된 본 발명의 일 실시예에 따른 메인 증폭 회로(300)의 등가 입력 임피던스(Zin)와 게인(Av)은 다음의 수학식 3과 같다.
Figure 112006003747292-PAT00005
여기서, gm1은 제1 트랜지스터(M1)의 트랜스컨덕턴스(transconductance), gm2은 제2 트랜지스터(M2)의 트랜스컨덕턴스(transconductance)이다.
수학식 3에서 알 수 있듯이, 게인(Av)은 제1 트랜지스터(M1)의 트랜스컨덕턴스(gm1)를 조절함으로써 가변될 수 있다. 제1 트랜지스터(M1)의 트랜스컨덕턴스는 제1 트랜지스터(M1)의 전류량(ID1)에 비례한다. 따라서, 제1 트랜지스터의 전류량(ID1)을 조절함으로써, 증폭기(300)의 게인(Av)을 가변할 수 있다. 반면, 입력 임피던스(Zin)는 제1 트랜지스터(M1)의 트랜스컨덕턴스(gm1)와 제2 트랜지스터(M2)의 트랜스컨덕턴스(gm2)에 반비례한다. 따라서, 제1 트랜지스터의 트랜스컨덕턴스(gm1)를 증가시키면 제2 트랜지스터의 트랜스컨덕턴스(gm2)는 상보적으로 감소시킴으로써, 입력 임피던스(Zin)를 일정하게 유지할 수 있다. 이와 같이, 제1 트랜지스터의 트랜스컨덕턴스(gm1)와 제2 트랜지스터의 트랜스컨덕턴스(gm2)를 상보적으로 조절하는 기능은 조절 회로(400)에 의해 수행된다.
도 4는 도 3에 도시된 조절 회로(400)의 일 구현예를 나타내는 회로도이다.
도 4에 도시된 조절 회로(400)는 디지털 제어 신호(D0, D1, D2)에 의하여, 메인 증폭기 회로(300)의 제1 및 제2 트랜지스터(M1, M2)에 흐르는 전류량(ID1, ID2)을 조절함으로써, 제1 및 제2 트랜지스터(M1, M2)의 트랜스컨덕턴스(gm1, gm2)을 조절하는 디지털 조절 회로이다. 디지털 제어 신호(D0, D1, D2)는 3비트(D0, D1, D2) 디지털 신호이다. 그러나, 디지털 제어 신호의 비트 수는 가변될 수 있다. 또한, 제1 및 제2 트랜지스터에 흐르는 전류량(ID1, ID2)는 아날로그 조절 회로에 의해 상보적으로 조절될 수도 있다.
도 4를 참조하면, 조절 회로(400)는, 메인 조절부(410) 및 피드백 조절부(420)를 구비한다.
메인 조절부(410)는 전류원(415) 및 전류 미러 회로(413)를 포함한다.
전류원(415)은 소정의 기준 전류량(Iref)을 공급하는 전류 소스이다. 전류 미러 회로(413)는 제1 내지 제7 피모스 트랜지스터(P11~P17) 및 엔모스 트랜지스터(N11)를 포함한다. 제1 피모스 트랜지스터(P11)의 사이즈(폭대 길이비, W/L) 대비 제2 내지 제4 피모스 트랜지스터(P12, P13, P14)의 사이즈 비를 조절함으로써, 제2 내지 제4 피모스 트랜지스터(P12, P13, P14)에 흐르는 전류량을 조절할 수 있다. 예를 들어, 제2 내지 제4 피모스 트랜지스터(P12, P13, P14)의 사이즈를 제1 피모스 트랜지스터(P11)의 사이즈 대비 각각 1, 2, 4배로 하면, 제2 내지 제4 피모스 트랜지스터(P12, P13, P14)에 흐르는 전류량은 각각 기준 전류량(Iref)의 약 1, 2, 4배가 된다.
제5 내지 제7 피모스 트랜지스터(P15, P16, P17)는 각각 디지털 제어 신호의 반전 신호(D0B, D1B, D2B)에 응답하여 턴온/턴오프된다. 제5 내지 제7 피모스 트랜지스터(P15, P16, P17)가 턴온되면, 제2 내지 제4 피모스 트랜지스터(P12, P13, P14)에 흐르는 전류가 엔모스 트랜지스터(N11)로 전달된다. 따라서, 제5 내지 제7 피모스 트랜지스터(P15, P16, P17) 중 어떤 트랜지스터가 턴온되느냐에 따라 엔모스 트랜지스터(N11)에 흐르는 전류량, 즉 제1 바이어스 전류량이 조절된다. 결국, 디지털 제어 신호의 각 비트값(D0, D1, D2)에 의해 엔모스 트랜지스터(N11)에 흐르는 전류량이 조절된다.
메인 조절부(410)의 엔모스 트랜지스터(N11)와 메인 증폭 회로(300)의 제1 트랜지스터(M1)는 전류 미러 형태로 연결된다. 따라서, 메인 증폭 회로(300)의 제1 트랜지스터(M1)에 흐르는 전류량(ID1)은 메인 조절부(410)의 엔모스 트랜지스터(N11)에 흐르는 전류량(제1 바이어스 전류량)에 비례한다. 그러므로, 디지털 제어 신호(D0, D1, D2)의 조절에 의하여, 메인 증폭 회로(300)의 제1 트랜지스터(M1)에 흐르는 전류량(ID1)이 조절된다. 제1 트랜지스터(M1)의 트랜스컨덕턴스(gm1)는 흐르는 전류량(ID1)에 비례한다. 수학식 3에서 알 수 있듯이, 게인(Av)은 제1 트랜지스터의 트랜스컨덕턴스(gm1)를 조절함으로써 가변할 수 있다. 결국, 디지털 제어 신호(D0, D1, D2)에 의해 제1 트랜지스터(M1)에 흐르는 전류량(ID1)을 조절함으로써, 증폭 회로(300)의 전체 게인(Av)을 가변할 수 있다.
피드백 조절부(420)의 구성을 구체적으로 살펴보면, 피드백 조절부(420)의 구성 역시 메인 조절부(410)의 구성과 유사하게, 전류원(425) 및 전류 미러 회로(423)를 포함한다.
전류원(425)은 소정의 기준 전류량(Iref)을 공급하는 전류 소스이다. 전류 미러 회로(423)는 제1 내지 제7 피모스 트랜지스터(P21~P27) 및 엔모스 트랜지스터(N21)를 포함한다. 메인 조절부(410)에서 상술한 바와 같이, 제1 피모스 트랜지스터(P21)의 사이즈(폭 대 길이비, W/L) 대비 제2 내지 제4 피모스 트랜지스터(P22, P23, P24)의 사이즈 비를 조절함으로써, 제2 내지 제4 피모스 트랜지스터(P22, P23, P24)에 흐르는 전류량을 조절할 수 있다.
제5 피모스 트랜지스터(P25)는 그 게이트가 소정의 전압(예컨대 접지 전압)에 접속된다. 따라서, 본 실시예에서는 제5 피모스 트랜지스터(P25)는 항상 턴온 상태이다. 제6 내지 제7 피모스 트랜지스터(P26, P27)는 각각 디지털 제어 신호(D1, D2)에 응답하여 턴온/턴오프된다. 제5 내지 제7 피모스 트랜지스터(P25, P26, P27)가 턴온되면, 제2 내지 제4 피모스 트랜지스터(P22, P23, P24)에 흐르는 전류가 엔모스 트랜지스터(N21)로 전달된다.
따라서, 디지털 제어 신호의 각 비트값(D1, D2)에 의해 엔모스 트랜지스터(N21)에 흐르는 전류량, 즉 제2 바이어스 전류량이 조절된다. 피드백 조절부(420)의 엔모스 트랜지스터(N21)와 메인 증폭 회로(300)의 제2 트랜지스터(M2)는 전류 미러 형태로 연결된다. 따라서, 메인 증폭 회로(300)의 제2 트랜지스터(M2)에 흐르 는 전류량(ID2)은 피드백 조절부(420)의 엔모스 트랜지스터(N21)에 흐르는 전류량(제2 바이어스 전류량)에 비례한다. 그러므로, 디지털 제어 신호(D1, D2)의 조절에 의하여, 메인 증폭 회로(300)의 제2 트랜지스터(M2)에 흐르는 전류량(ID2)이 조절된다.
그런데, 메인 조절부(410)는 디지털 제어 신호의 반전 신호(D0B, D1B, D2B)에 응답하여, 제1 트랜지스터(M1)의 전류량(ID1)을 조절하고, 피드백 조절부(420)는 디지털 제어 신호(D1, D2)에 응답하여, 제2 트랜지스터의 전류량(ID2)을 조절하므로, 제1 트랜지스터의 전류량(ID1)과 제2 트랜지스터의 전류량(ID2)은 상호 상보적으로 조절된다. 즉, 제1 트랜지스터의 전류량(ID1)이 증가하도록 조절되면 제2 트랜지스터의 전류량(ID2)은 감소하도록 조절되고, 제1 트랜지스터의 전류량(ID1)이 감소하도록 조절되면 제2 트랜지스터의 전류량(ID2)은 증가하도록 조절된다. 따라서, 제1 트랜지스터의 트랜스컨덕턴스(gm1)와 제2 트랜지스터의 트랜스컨덕턱스(gm2)는 어느 하나가 증가하면 다른 하나는 감소하는 반비례 관계에 있다. 따라서, 수학식 3에서 알 수 있듯이, 입력 임피던스(Zin)는 거의 일정하게 유지될 수 있다. 즉, 제1 트랜지스터의 트랜지스컨덕턴스(gm1)를 조절하여 게인(Av)을 가변하더라도, 제2 트랜지스터의 트랜스컨덕턴스(gm2)를 상보적으로 조절하기 때문에, 입력 임피던스(Zin)는 큰 변동이 없다.
도 5는 본 발명의 다른 일 실시예에 따른 메인 증폭 회로(500)의 회로도이다.
도 3 및 5를 참조하면, 도 5에 도시된 메인 증폭회로(500)는, 도 3에 도시된 메인 증폭 회로(300)에 비하여, 제4 트랜지스터(M4)를 추가로 구비한다. 구체적으로는, 제4 트랜지스터(M4)는 일 단자(여기서는, 드레인)는 출력 노드(PO)에, 다른 일단자(소오스)는 제1 트랜지스터(M1)에, 그리고 나머지 일 단자(게이트)는 소정의 노드 혹은 전압(VN)에 접속된다.
제4 트랜지스터(M4)는 제1 트랜지스터(M1)에 캐스코드(cascade) 형태로 연결되어, 입력 신호(Vin)와 출력 신호(Vout)의 아이솔레이션(isolation) 특성을 향상시킨다. 즉, 제4 트랜지스터(M4)로 인하여, 출력 신호(Vout)가 입력 신호(Vin)에 영향을 미치는 정도가 낮아지며, 이로 인하여 회로의 안정성(stability)이 향상된다.
출력 부하(RD)는 저항 소자와 인턱턴스 소자를 직렬로 연결하여 구현되는 것이 바람직하다. 저항 소자에 인턱턴스 소자를 연결하는 이유는, 출력 노드(PO)에 기생되는 커패시턴스 성분으로 인하여 주파수가 증가함에 따라 출력 임피던스가 감소하는 것을 상쇄하여 주파수가 변하여도 출력 임피던스가 일정하게 유지될 수 있도록 하기 위함이다.
도 6은 본 발명의 또 다른 일 실시예에 따른 메인 증폭 회로(600)의 회로도이다. 도 6에 도시된 메인 증폭 회로(600)는 차동 증폭기이다.
도 6을 참조하면, 메인 증폭 회로(600)는 제1 트랜지스터 쌍(M1, M4), 제2 트랜지스터 쌍(M2, M5) 및 제3 트랜지스터 쌍(M3, M6) 및 출력 부하쌍(RD1, RD2)를 구비한다. 제1, 제2 및 제3 트랜지스터 쌍(M1&M4, M2&M5, M3&M6)은 각각 쌍으로 구현되지만, 그 역할은 도 3에 도시된 제1, 제2 및 제3 트랜지스터(M1, M2, M3)의 역할과 각각 동일하다.
제1 트랜지스터 쌍(M1, M4)은 차동 입력 신호(Vinp, Vinn)를 수신하고, 이를 증폭하여 차동 출력 신호(Voutp, Voutn)를 출력한다. 제1 트랜지스터 쌍(M1, M4)의 소오스는 공통으로 접속되고, 게이트로는 소정의 전압(Vb)을 수신한다. 제1 트랜지스터 쌍(M1, M4)의 소오스와 접지 사이에 바이어스 트랜지스터(M7)가 위치한다. 바이어스 트랜지스터(M7)는 제1 노드(P1)를 통하여 메인 조절부(410)에 접속되어, 그 전류량이 조절된다. 바이어스 트랜지스터(M7)에 흐르는 전류량은 제1 트랜지스터쌍(M1, M4)에 흐르는 전류량의 합이다. 따라서, 메인 조절부(410)에 의해 제1 트랜지스터쌍(M1, M4)에 흐르는 전류량이 조절된다.
제2 트랜지스터 쌍(M2, M5)은 차동 출력 신호(Voutp, Voutn)를 각각 대응되는 입력 노드로 피드백한다. 제3 트랜지스터 쌍(M3, M6)은 제2 노드(P2)를 통하여 피드백 조절부(420)에 접속되어, 제2 트랜지스터 쌍(M2, M5)에 흐르는 전류량이 제1 트랜지스터 쌍(M1, M4)에 흐르는 전류량에 대하여 상보적으로 조절된다.
도 6에 도시된 메인 증폭회로(600)는 제1 트랜지스터 쌍(M1, M4)과 차동 출력 노드(PO1, PO2) 사이에 접속되는 제4 트랜지스쌍(미도시)을 더 구비하여, 캐스 코드 형태의 차동 증폭기로 구현될 수도 있다.
도 7은 도 3에 도시된 가변 게인 저잡음 증폭기(220)에서 디지털 제어 신호([D2:D0])에 따른 제1 트랜지스터의 전류량(ID1) 및 제2 트랜지스터의 전류량(ID2)의 변화를 나타내는 그래프이다. 여기서, [D2:D0]는 3비트로 이루어지는 디지털 제어신호(D0, D1, D2)의 코드값을 나타낸다.
도 7을 참조하면, 디지털 제어 신호의 코드값([D2:D0])이 000에서 111로 갈수록 제1 트랜지스터의 전류량(ID1)은 증가한다. 이 때, 코드값이 디지털 값이므로, 제1 트랜지스터의 전류량(ID1)은 계단 형태로 증가한다. 반면, 디지털 제어 신호의 코드값([D2:D0])이 000에서 111로 갈수록 제2 트랜지스터의 전류량(ID2)은 계단 형태로 감소한다. 본 실시예는, 메인 조절부(도 4의 410)의 제1 피모스 트랜지스터(P11)의 사이즈(폭대 길이비, W/L) 대비 제2 내지 제4 피모스 트랜지스터(P12, P13, P14)의 사이즈 비가 각각 4, 8, 16배이고, 피드백 조절부(도 4의 420)의 제1 피모스 트랜지스터(P21)의 사이즈(폭대길이비, W/L) 대비 제2 내지 제4 피모스 트랜지스터(P22, P23, P24)의 사이즈 비는 각각 4, 4, 8 배이고, 소정의 기준 전류량(Iref)이 0.2mA인 경우이다.
도 8은 본 발명의 일 실시예에 따른 가변 게인 저잡음 증폭기(220)의 게인(Av)과 잡음 지수(F)를 나타내는 그래프이다. 제1 그룹(S1)은 디지털 제어 신호(D2, D1, D0)가 각각 <001>, <011>, <101> 및 <111>일 때의 주파수에 따른 게인(Av)을 나타내는 그래프(L11, L12, L13, L14)이고, 제2 그룹(S2)은 디지털 제어 신 호(D2, D1, D0)가 각각 <001>, <011>, <101> 및 <111>일 때의 주파수에 따른 잡음 지수(NF)를 나타내는 그래프(L21, L22, L23, L24)이다.
제1 그룹 그래프(L11, L12, L13, L14)를 참조하면, 디지털 제어 신호(D2, D1, D0)를 조절함으로써, 게인(Av)이 가변됨을 알 수 있다. 구체적으로는, 게인(Av)은 디지털 제어 신호(D2, D1, D0)가 001 에서 111 로 갈수록 증가하며, 디지털 제어 신호(D2, D1, D0)가 고정된 경우 2.0 내지 8.0 GHz 내의 주파수 대역 내에서는 그 게인(Av)은 거의 일정하다.
잡음 지수(NF)는 디지털 제어 신호(D2, D1, D0)가 001 에서 111 로 갈수록 감소하며, 디지털 제어 신호(D2, D1, D0)가 고정된 경우 2.0 내지 8.0 GHz 내의 주파수 대역 내에서는, 그 잡음 지수(NF)는 거의 일정하다.
도 9는 본 발명의 일 실시예에 따른 가변 게인 저잡음 증폭기의 입력 임피던스 매칭을 나타내는 그래프이다. 도 9는 디지털 제어 신호(D2, D1, D0)가 각각 <001>, <011>, <101> 및 <111>일 때의 주파수에 따른 입력 매칭 특성을 나타낸다. 도 9를 참조하면, 2.0 내지 8.0 GHz 내의 주파수 대역 내에서는 입력 매칭 특성이 -10dB 이하의 수치를 가짐을 알 수 있다. 이는 이 주파수 대역 내에서 입력 임피던스 매칭이 뛰어남을 의미한다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이 다.
상술한 바와 같이, 본 발명의 저잡음 증폭기 회로에 의하면, 넓은 주파수 대역 범위에서 입력 임피던스 매칭을 깨뜨리지 않으면서 게인을 가변할 수 있다. 또한, 종래 기술에 따른 저잡음 증폭기 회로에 비하여, 잡음 지수도 개선된다.

Claims (17)

  1. 게인 조절 가능한 광대역 저잡음 증폭기 회로에 있어서,
    입력 노드 및 출력 노드에 커플되고, 입력 신호를 증폭하여 출력 신호를 발생하는 제1 트랜지스터;
    상기 출력 신호를 상기 입력 노드로 피드백하는 제2 트랜지스터; 및
    상기 제1 트랜지스터 및 상기 제2 트랜지스터의 트랜스컨덕턴스를 상보적으로 제어하는 조절 회로를 구비하는 저잡음 증폭기 회로.
  2. 제 1 항에 있어서, 상기 조절 회로는
    소정의 제어 신호에 응답하여 상기 제1 트랜지스터의 전류량을 조절하는 메인 조절부; 및
    상기 소정의 제어 신호에 응답하여 상기 제2 트랜지스터의 전류량을 상기 제1 트랜지스터의 전류량과 상보적으로 조절하는 피드백 조절부를 구비하는 것을 특징으로 하는 저잡음 증폭기 회로.
  3. 제 2 항에 있어서, 상기 저잡음 증폭기 회로는
    상기 제2 트랜지스터와 상기 피드백 조절부에 접속되는 제3 트랜지스터를 더 구비하는 것을 특징으로 하는 저잡음 증폭기 회로.
  4. 제 3 항에 있어서, 상기 메인 조절부는
    제1 기준 전류량을 공급하는 제1 전류원;
    상기 소정의 제어 신호의 상보 신호에 응답하여, 상기 제1 기준 전류량에 비례하는 제1 바이어스 전류를 생성하는 제1 전류 미러 회로; 및
    상기 제1 트랜지스터와 전류 미러 형태로 접속되어, 상기 제1 트랜지스터에 흐르는 전류량이 상기 제1 바이어스 전류에 비례하도록 하는 제2 전류 미러 회로를 구비하는 것을 특징으로 하는 저잡음 증폭기 회로.
  5. 제 4 항에 있어서, 상기 피드백 조절부는
    제2 기준 전류량을 공급하는 제2 전류원;
    상기 소정의 제어 신호에 응답하여, 상기 제2 기준 전류량에 비례하는 제2 바이어스 전류를 생성하는 제3 전류 미러 회로; 및
    상기 제3 트랜지스터와 전류 미러 형태로 접속되어, 상기 제2 트랜지스터에 흐르는 전류량이 상기 제2 바이어스 전류에 비례하도록 하는 제4 전류 미러 회로를 구비하는 것을 특징으로 하는 저잡음 증폭기 회로.
  6. 제 3 항에 있어서, 상기 저잡음 증폭기 회로는
    상기 제1 트랜지스터와 상기 출력 노드 사이에 삽입되는 제4 트랜지스터를 더 구비하는 것을 특징으로 하는 저잡음 증폭기 회로.
  7. 제 1 항에 있어서, 상기 게인 저잡음 증폭기 회로는
    상기 출력 노드와 소정의 전원 전압 노드 사이에 직렬로 연결되는 저항 소자와 인덕턴스 소자를 포함하는 출력 부하를 더 구비하는 것을 특징으로 하는 저잡음 증폭기 회로.
  8. 게인 조절 가능한 광대역 저잡음 증폭기 회로에 있어서,
    입력 신호를 증폭하여 출력 신호를 발생하는 증폭부;
    상기 출력 신호를 입력 노드로 피드백하는 피드백부; 및
    상기 증폭부 및 상기 피드백부에 흐르는 전류량을 상보적으로 제어하는 조절 회로를 구비하는 저잡음 증폭기 회로.
  9. 제 8 항에 있어서,
    상기 증폭부는 상기 입력 노드 및 출력 노드에 커플되는 증폭 트랜지스터를 구비하고,
    상기 피드백부는 상기 출력 노드와 상기 입력 노드에 커플되는 피드백 트랜지스터를 구비하며,
    상기 조절 회로는 상기 증폭 트랜지스터에 흐르는 전류량과 상기 피드백 트랜지스터에 흐르는 전류량을 상호 반비례하게 조절하는 것을 특징으로 하는 저잡음 증폭기 회로.
  10. 제 8 항에 있어서,
    상기 증폭부는 상기 입력 노드 및 출력 노드에 커플되는 증폭 트랜지스터 쌍을 구비하고,
    상기 피드백부는 상기 출력 노드와 상기 입력 노드에 커플되는 피드백 트랜지스터쌍을 구비하며,
    상기 조절 회로는 상기 증폭 트랜지스터 쌍에 흐르는 전류량과 상기 피드백 트랜지스터 쌍에 흐르는 전류량을 상호 반비례하게 조절하는 것을 특징으로 하는 저잡음 증폭기 회로.
  11. 제 9 항 또는 제 10 항에 있어서, 상기 조절 회로는
    소정의 제어 신호에 응답하여 상기 증폭부의 전류량을 조절하는 메인 조절부; 및
    상기 소정의 제어 신호에 응답하여 상기 피드백부의 전류량을 상기 증폭부의 전류량과 상보적으로 조절하는 피드백 조절부를 구비하는 것을 특징으로 하는 저잡음 증폭기 회로.
  12. 제 11 항에 있어서,
    상기 메인 조절부는
    제1 기준 전류량을 공급하는 제1 전류원;
    상기 소정의 제어 신호에 응답하여, 상기 제1 기준 전류량에 비례하는 제1 바이어스 전류를 생성하는 제1 전류 미러 회로; 및
    상기 증폭 트랜지스터에 흐르는 전류량이 상기 제1 바이어스 전류에 비례하도록 조절하는 제2 전류 미러 회로를 구비하고,
    상기 피드백 조절부는
    제2 기준 전류량을 공급하는 제2 전류원;
    상기 소정의 제어 신호에 응답하여, 상기 제2 기준 전류량에 비례하는 제2 바이어스 전류를 생성하는 제3 전류 미러 회로; 및
    상기 피드백 트랜지스터에 흐르는 전류량이 상기 제2 바이어스 전류에 비례하도록 조절하는 제4 전류 미러 회로를 구비하는 것을 특징으로 하는 저잡음 증폭기 회로.
  13. 제 10 항에 있어서, 상기 저잡음 증폭기 회로는
    상기 증폭 트랜지스터와 상기 출력 노드 사이에 삽입되는 제4 트랜지스터를 더 구비하는 것을 특징으로 하는 저잡음 증폭기 회로.
  14. 제 10 항에 있어서, 상기 저잡음 증폭기 회로는
    상기 증폭 트랜지스터쌍과 상기 출력 노드 사이에 삽입되는 제4 트랜지스터쌍을 더 구비하는 것을 특징으로 하는 저잡음 증폭기 회로.
  15. 광대역 무선 통신 수신기에 있어서,
    입력 신호를 증폭하는 저잡음 증폭기 회로;
    상기 저잡음 증폭기 회로의 출력 신호의 주파수를 하향 변환하는 믹서;
    상기 믹서의 출력 신호를 디지털 신호를 변환하는 A/D 컨버터; 및
    상기 디지털 신호로부터 데이터를 복원하는 디지털 신호 처리부를 구비하며,
    상기 저잡음 증폭기 회로는
    상기 입력 신호를 증폭하여 출력 신호를 발생하는 증폭부;
    상기 출력 신호를 입력 노드로 피드백하는 피드백부; 및
    상기 증폭부 및 상기 피드백부에 흐르는 전류량을 상보적으로 제어하는 조절 회로를 구비하는 것을 특징으로 하는 광대역 무선 통신 수신기.
  16. 제 15 항에 있어서, 상기 조절 회로는
    소정의 제어 신호에 응답하여 상기 증폭부의 전류량을 조절하는 메인 조절부; 및
    상기 소정의 제어 신호에 응답하여 상기 피드백부의 전류량을 상기 증폭부의 전류량과 상보적으로 조절하는 피드백 조절부를 구비하는 것을 특징으로 하는 광대역 무선 통신 수신기.
  17. 제 16 항에 있어서, 상기 소정의 제어 신호는
    상기 디지털 신호 처리부에서 출력되는 것을 특징으로 하는 광대역 무선 통신 수신기.
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