JP2008028766A - 電子回路、増幅回路およびそれを搭載した通信システム - Google Patents
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Abstract
【課題】増幅回路などの電子回路にて、制御素子を搭載すればするほど、高周波特性が低下する場合がある。
【解決手段】所定の相互コンダクタンスを持つ回路10は入力信号を受けて、カスコード接続された複数のカレントバッファ12、14、16に出力する。複数のカレントバッファ12、14、16は、負荷Rlに電流を供給する。複数のカレントバッファ12、14、16のうち、隣り合ったカレントバッファ12、14間の接続点に、回路特性を調整するための制御素子Rv4を接続する。
【選択図】図1
【解決手段】所定の相互コンダクタンスを持つ回路10は入力信号を受けて、カスコード接続された複数のカレントバッファ12、14、16に出力する。複数のカレントバッファ12、14、16は、負荷Rlに電流を供給する。複数のカレントバッファ12、14、16のうち、隣り合ったカレントバッファ12、14間の接続点に、回路特性を調整するための制御素子Rv4を接続する。
【選択図】図1
Description
本発明は、適応制御を受ける必要がある電子回路、増幅回路およびそれを搭載した通信システムに関する。
一般に、通信システムなどに使用される増幅回路には、利得調整機能が求められる。その場合、増幅回路内に可変素子を設け、この素子の特性を変化させることで、利得を調整する。
ところで、微細プロセスで製造されるIC内の増幅回路には、プロセスに起因する素子バラツキ、電源変動や温度変化などの問題がある。これにより、増幅回路のバイアスにオフセット電圧が発生すれば、増幅回路は正常にバイアスされなくなる。これに対しては、DCオフセットキャンセル(以下適宜、DCOCと表記する。)制御およびコモンモードフィードバック(以下適宜、CMFBと表記する。)制御を行う機能を増幅回路内に搭載する必要がある。
したがって、利得調整機能が要求される増幅回路には、少なくとも利得を変化させるための制御素子、DCOCのための制御素子およびCMFBのための制御素子が設けられる必要がある。
特開2006−109409号公報
しかしながら、増幅回路に上述したような制御素子を搭載すればするほど、その高周波特性は低下する。高周波帯域では、制御素子の寄生容量の影響を無視できず、制御素子を増やせば増やすほど寄生容量が増大し、高周波特性が低下してしまうためである。
本発明はこうした状況に鑑みなされたものであり、その目的は、高周波特性への影響を抑制しながら、複数の制御素子を搭載することができる電子回路、増幅回路およびそれを搭載した通信システムを提供することにある。
上記課題を解決するために、本発明のある態様の電子回路は、入力信号を受けるトランスコンダクタンス増幅器を持つ回路と、その回路の出力電流を受けるカスコード接続された複数のカレントバッファと、複数のカレントバッファの出力電流が供給される負荷と、複数のカレントバッファのうち、隣り合ったカレントバッファ間の接続点に接続された、回路特性を調整するための制御素子と、を備える。制御素子は、隣り合ったカレントバッファ間の複数の接続点の少なくともいずれかに接続されてもよい。「トランスコンダクタンス増幅器」は、入力信号をゲート電極で受けるトランジスタであってもよい。
この態様によると、カレントバッファをカスコード接続し、カレントバッファ間の接続点に制御素子を接続したことにより、制御素子の寄生容量が高周波特性に与える影響が限定的であるため、高周波特性への影響を抑制しながら、複数の制御素子を設けることができる。
本発明の別の態様は、増幅回路である。この増幅回路は、入力信号を受けるトランスコンダクタンス増幅器を持つ回路と、その回路の出力電流を受ける、カスコード接続された、ゲート電極が所定の電位に固定された複数のトランジスタと、複数のトランジスタの出力電流が供給される負荷と、複数のトランジスタのうち、隣り合ったトランジスタ間の接続点に接続された、回路特性を調整するための制御素子と、を備える。「トランスコンダクタンス増幅器」は、差動入力信号をそれぞれゲート電極で受ける一対のトランジスタであってもよい。「カスコード接続された複数のトランジスタ」は、一対のカスコード接続された複数のトランジスタ群で構成されてもよい。「所定の電位」は、グラウンド電位であってもよい。
この態様によると、接続した制御素子の寄生容量が高周波特性に与える影響が限定的であるため、高周波特性への影響を抑制しながら、増幅回路に複数の制御素子を設けることができる。
複数のトランジスタのうち、隣り合ったトランジスタ間の複数の接続点にそれぞれ接続された定電流源をさらに備え、制御素子は、隣り合ったトランジスタ間の複数の接続点にそれぞれ接続され、複数の定電流源は、各トランジスタに電流を注入する注入用定電流源と、その電流を吸収する吸収用定電流源を含んでもよい。
これによれば、接続した定電流源の寄生容量が高周波特性に与える影響が限定的であるため、高周波特性への影響を抑制しながら、電源電圧の制限によるカスコード接続可能なトランジスタ数の制限を緩和することができる。
複数の制御素子のうちのいずれかは、コモンモードノイズを補償するための信号または直流オフセットをキャンセルするための信号により制御されてもよい。また、利得を調整するための信号により制御されてもよい。それぞれの制御素子は、対応する接続点を挟んで前段のカレントバッファの出力電流と後段のカレントバッファの入力電流との比を調整してもよい。
本発明のさらに別の態様は、通信システムである。この通信システムは、所定の周波数で発振する局部発振器と、局部発振器の発振信号とアンテナから受信した信号とをミキシングする周波数変換回路と、周波数変換回路により生成された信号を増幅する上述した態様の増幅回路と、を備える。
この態様によると、上述した態様の増幅回路を搭載したため、複数の適応制御を受けながら、高精度で高速動作させることができる。
なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
本発明によれば、高周波特性への影響を抑制しながら、複数の制御素子を増幅回路などの電子回路に搭載することができる。
まず本発明の原理について説明する。図1は、本発明の実施形態における原理を説明するための回路構成を示す。図1に示す電子回路500は、初段に所定の相互コンダクタンスGmを持つ回路10が設けられ、その後段に複数のカレントバッファ12、14、16がカスコード接続され、最終段には負荷Rlが接続されている。隣り合うカレントバッファの接続点には、利得を変化させるための制御素子が接続される。これらの制御素子として、可変抵抗などを適用することができる。
図1では、カスコード接続されたカレントバッファ12、14、16は、第1カレントバッファ12、第2カレントバッファ14および第3カレントバッファ16の3段構成を示す。各カレントバッファの入力電流と出力電流の位相は一致し、各カレントバッファの電流利得は1である。カレントバッファは、制御素子を接続すべき接続点を増やすためにカスコード接続されている。
所定の相互コンダクタンスGmを持つ回路10と第1カレントバッファ12との接続点には、第1制御素子Rv2が接続される。第1カレントバッファ12と第2カレントバッファ14との接続点には、第2制御素子Rv4が接続される。第2カレントバッファ14と第3カレントバッファ16との接続点には、第3制御素子Rv6が接続される。
第1制御素子Rv2には第1寄生容量Cp2が存在し、第2制御素子Rv4には第2寄生容量Cp4が存在し、第3制御素子Rv6には第3寄生容量Cp6が存在する。本電子回路500では、第1制御素子Rv2、第2制御素子Rv4および第3制御素子Rv6の少なくともいずれかを制御することにより、制御された接続点の前段のカレントバッファの出力電流と当該接続点の後段のカレントバッファの入力電流との比、すなわち電流利得を変化させることができる。また、そのような制御素子を必要な数だけ設けることができる。接続された制御素子の寄生容量に起因する周波数特性の極が高周波領域に存在するため、電子回路500を広帯域化することができる。
図2は、カレントバッファ間の伝達関数の導出を説明するための部分回路を示す。図2にて、ブロック20は、前段のカレントバッファの出力ブロックを示し、ブロック22は後段のカレントバッファの入力ブロックを示す。前段のカレントバッファと後段のカレントバッファとの接続点には、図1で示したように制御素子が接続される。前段のカレントバッファの出力電流Ioと後段のカレントバッファの入力電流Iinとの関係は、下記式1のように表される。
Iin(ω)=(I/Ri)/(I/Ri+I/Ro+I/Rv+jωCp)・Io
…(式1)
上記式1から分かるように、制御素子の抵抗成分Rvを変化させることにより電流利得を大きく変化させることができる。
Iin(ω)=(I/Ri)/(I/Ri+I/Ro+I/Rv+jωCp)・Io
…(式1)
上記式1から分かるように、制御素子の抵抗成分Rvを変化させることにより電流利得を大きく変化させることができる。
図2に示すように、カレントバッファには、出力抵抗成分Roおよび入力抵抗成分Riが存在する。これらの抵抗成分、制御素子の抵抗成分Rvおよびその寄生容量Cpに起因する周波数特性の極ωcは、下記式2で表される。カレントバッファの入力抵抗Riに起因する周波数特性の極ωi、および制御素子の抵抗成分Rvおよびその寄生容量Cpに起因する周波数特性のΔ極ωvを下記式3のようにおくと、下記式2は下記式4になる。
ωc=(1/Ri+1/Ro+1/Rv)・1/Cp
≒(1/Ri+1/Rv)・1/Cp …(式2)
ωi=1/RiCp,Δωv=1/RvCp …(式3)
ωc=ωi+Δωv(>ωi) …(式4)
ωc=(1/Ri+1/Ro+1/Rv)・1/Cp
≒(1/Ri+1/Rv)・1/Cp …(式2)
ωi=1/RiCp,Δωv=1/RvCp …(式3)
ωc=ωi+Δωv(>ωi) …(式4)
上記式4から分かるように、制御素子の抵抗成分Rvを変化させると、制御素子の抵抗成分Rvおよびその寄生容量Cpに起因する周波数特性のΔ極ωvも変化することになる。この場合、上記式4より寄生容量Cpに起因する周波数特性の極ωcは、常に、後段のカレントバッファの入力抵抗Riに起因する周波数特性の極ωiより高周波側に存在することが分かる。ここで、その入力抵抗Riがほぼ0であるので、その周波数特性の極ωiは高周波領域に存在する。すなわち、制御素子の抵抗成分Rvの値にかかわらず、寄生容量Cpに起因する周波数特性の極ωcは、高周波領域に存在することになる。よって、複数の制御を受けるための複数の制御素子を備えつつ、高周波化や広帯域化が可能な回路構成を実現することができる。
このように、ある接続点に寄生容量を持つ制御素子を接続した場合、その寄生容量に起因する周波数特性の極を高周波側にシフトさせるには、その接続点の前段の出力抵抗を大きく、後段の入力抵抗を小さくする必要がある。この点、カレントバッファをカスコード接続することにより、このような状況を容易に作り出すことができる。
上述したカレントバッファは、ゲート接地トランジスタで置き換えられることができる。また、増幅回路中に制御素子を複数設けるためには、ゲート接地トランジスタを図1のように複数段縦続接続する必要がある。ただ、その回路構成は、電源電圧が低い状況では困難である。そこで、折り返し用の電流源を介してゲート接地トランジスタをカスコード接続する。
以下、本発明の実施形態を詳細に説明する。図3は、本発明の実施形態における差動増幅回路100の構成を示す。図3に示す差動増幅回路100は、CMOS(Complementary Metal-Oxide Semiconductor)プロセスで構成した例である。差動対をなす第1トランジスタM2および第2トランジスタM4は、Nチャネル型のMOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)で構成されている。第1トランジスタM2および第2トランジスタM4のゲート電極は、差動増幅回路100の差動入力となる。
第1トランジスタM2および第2トランジスタM4のソース電極は、第1定電流源30に共通接続する。第1トランジスタM2および第2トランジスタM4には、相互コンダクタンスgmおよび出力抵抗R0が存在する。相互コンダクタンスgmは、ゲート電極のサイズなどで決まり、ゲート−ソース間電圧とドレイン電流との関係などを規定する。
第1定電流源30は、第1トランジスタM2および第2トランジスタM4の共通ソース電極とグラウンド電位との間に接続される。第1定電流源30は、Nチャネル型のMOSFETで構成されてもよい。
第1トランジスタM2および第2トランジスタM4のドレイン電極は、それぞれ第3トランジスタM6および第4トランジスタM8のドレイン電極に接続される。第3トランジスタM6および第4トランジスタM8は、Pチャネル型のMOSFETで構成される。第3トランジスタM6および第4トランジスタM8のゲート電極は、グラウンドに接地しており、第3トランジスタM6および第4トランジスタM8は、ゲート接地トランジスタとして機能する。
第1トランジスタM2と第3トランジスタM6との接続点とグラウンド電位との間に、第2定電流源32が接続される。同様に、第2トランジスタM4と第4トランジスタM8との接続点とグラウンド電位との間に、第3定電流源34が接続される。また、両接続点間に第4制御素子Rv12が接続される。第4制御素子Rv12には第4寄生容量Cp12が存在する。
第3トランジスタM6および第4トランジスタM8のソース電極は、それぞれ第5トランジスタM10および第6トランジスタM12のドレイン電極に接続される。第5トランジスタM10および第6トランジスタM12は、Nチャネル型のMOSFETで構成される。第5トランジスタM10および第6トランジスタM12のゲート電極も、グラウンドに接地しており、第5トランジスタM10および第6トランジスタM12は、ゲート接地トランジスタとして機能する。
第3トランジスタM6と第5トランジスタM10との接続点と電源電位Vddとの間に、第4定電流源36が接続される。同様に、第4トランジスタM8と第6トランジスタM12との接続点と電源電位Vddとの間に、第5定電流源38が接続される。また、両接続点間に第5制御素子Rv14が接続される。第5制御素子Rv14には第5寄生容量Cp14が存在する。
第5トランジスタM10および第6トランジスタM12のソース電極は、それぞれ第7トランジスタM14および第8トランジスタM16のドレイン電極に接続される。第7トランジスタM14および第8トランジスタM16は、Pチャネル型のMOSFETで構成される。第7トランジスタM14および第8トランジスタM16のゲート電極も、グラウンドに接地しており、第7トランジスタM14および第8トランジスタM16は、ゲート接地トランジスタとして機能する。
第5トランジスタM10と第7トランジスタM14との接続点と電源電位Vddとの間に、第6定電流源40が接続される。同様に、第6トランジスタM12と第8トランジスタM16との接続点と電源電位Vddとの間に、第7定電流源42が接続される。また、両接続点間に第6制御素子Rv16が接続される。第6制御素子Rv16には第6寄生容量Cp16が存在する。
第7トランジスタM14および第8トランジスタM16のソース電極は、それぞれ第9トランジスタM18および第10トランジスタM20のドレイン電極に接続される。第9トランジスタM18および第10トランジスタM20は、Nチャネル型のMOSFETで構成される。第9トランジスタM18および第10トランジスタM20のゲート電極も、グラウンドに接地しており、第9トランジスタM18および第10トランジスタM20は、ゲート接地トランジスタとして機能する。
第7トランジスタM14と第9トランジスタM18との接続点とグラウンド電位との間に、第8定電流源44が接続される。同様に、第8トランジスタM16と第10トランジスタM20との接続点とグラウンド電位との間に、第9定電流源46が接続される。また、両接続点間に第7制御素子Rv18が接続される。第7制御素子Rv18には第7寄生容量Cp18が存在する。
第9トランジスタM18および第10トランジスタM20のソース電極は、それぞれ第1負荷抵抗R2および第2負荷抵抗R4を介して電源電位Vddに接続される。第9トランジスタM18と第1負荷抵抗R2との接続点、および第10トランジスタM20第2負荷抵抗R4との接続点は、差動増幅回路100の差動出力となる。
ここで、CMOSプロセスの微細化および低電源電圧化が年々進み、CMOSアナログ回路の電源電圧が1.8Vまたはそれ以下になりつつある。それに伴い、MOSFETの出力電圧範囲が段々狭くなってきている。そのままでは、ゲート接地トランジスタを複数段、カスコード接続することは困難である。これに対し、本実施形態では各ゲート接地トランジスタのドレイン電極およびソース電極に電流注入用の定電流源とその電流を吸収するための定電流源を接続する。これにより、電源電圧レンジ内での電圧降下を打ち消すことができ、電源電圧に依存せずに、複数のゲート接地トランジスタの多段カスコード接続を可能にしている。
図3に示す回路にて、すべての定電流源、すなわち第1定電流源30、第2定電流源32、第3定電流源34、第4定電流源36、第5定電流源38、第6定電流源40、第7定電流源42、第8定電流源44および第9定電流源46を流れる電流を実質的に等しい値に設定する。例えば、第2定電流源32を流れる電流は、第1トランジスタM2側への経路と第3トランジスタM6側への経路に実質的に等しく分流される。第6定電流源40を流れる電流は、第5トランジスタM10側への経路と第7トランジスタM14側への経路に実質的に等しく分流される。したがって、第3トランジスタM6と第5トランジスタM10との間の接続点に流入する電流の和と、第4定電流源36を流れる電流とが実質的に等しくなる。
このように、各接続点でキルヒホッフの電流則が成立し、回路全体として、注入される電流と吸収される電流が実質的に等しくなる。そのため、各制御素子、すなわち第4制御素子Rv12、第5制御素子Rv14、第6制御素子Rv16および第7制御素子Rvには、直流電流が流入せず、小信号しか流れなくなる。
以上説明したように本実施形態によれば、ゲート接地トランジスタをカスコード接続し、隣り合うゲート接地トランジスタ同士の節点に制御素子を接続したことにより、高周波特性にほとんど影響を与えずに、制御素子を付加できる節点の数を必要なだけ設けることができる。このような回路構成は、制御素子の寄生容量に起因する周波数特性の極を高周波側に位置させることができるため、高速動作が可能である。
また、上述した複数の節点に折り返し用の電流源を接続したことにより、電源電圧レンジ内で電圧降下を打ち消すことができ、電源電圧に制約されずに、必要な数のゲート接地トランジスタをカスコード接続することができる。また、各制御素子と同様に定電流源を隣り合うゲート接地トランジスタ間の接続点に接続するため、各制御素子の寄生容量と同様の原理により、当該定電流源に起因する寄生容量は、高周波特性にほとんど影響を与えるものではない。さらに、各定電流源を流れる電流を実質的に等しくすることにより、対応するトランジスタに流れる電流バランスが向上し、トランジスタ間のマッチングを向上させることができ、素子バラツキに強い回路構成を実現することができる。
図4は、本発明の実施形態における差動増幅回路100を利用した可変利得増幅回路200の回路構成を示す。差動増幅回路100は、図3に示した構成を用いる。差動増幅回路100は、入出力端子の他に四つの制御端子を備える。すなわち、AGC(Automatic Gain Control)制御を受ける制御端子、CMFB制御を受ける制御端子およびDCOC制御を受ける二つの制御端子を備える。上述した制御素子、例えば第4制御素子Rv12、第5制御素子Rv14および第6制御素子Rv16は、これらの制御端子を介して外部から適応制御される。
AGC制御は、入力信号レベルが変化しても出力信号レベルが一定になるよう、差動増幅回路100の利得を可変制御するものであり、図示しないAGC回路により制御信号が生成される。当該制御信号は、上述したいずれかの制御端子を介して、例えば第4制御素子Rv12の抵抗成分を調整する。特に、無線通信では非常に弱い信号から強力な信号までを受信するため、強力な信号でも歪まないように出力を一定にする必要がある。
差動増幅回路100の正出力電圧と負出力電圧との間に、実質的に等しい抵抗値を持つ第1分圧抵抗R6および第2分圧抵抗R8が直列に接続される。第1分圧抵抗R6および第2分圧抵抗R8との接続点電位すなわち差動増幅回路100の差動出力の平均電圧は、上述したいずれかの制御端子を介して、例えば第5制御素子Rv14の抵抗成分を調整する。差動増幅回路100は、このCMFB制御により出力信号の直流電圧レベルを調整する。
差動増幅回路100の正出力電圧と負出力電圧は、第1ローパスフィルタ(以下、LPFと表記する。)110に入力される。第1LPF110は、遮断周波数以上の周波数の信号を減衰させ、遮断周波数未満の周波数の信号を通過させる。通過した信号は、上述したいずれか二つの制御端子を介して、例えば第6制御素子Rv16の抵抗成分を調整する。また、第6制御素子Rv16の代わりに第1可変抵抗および第2可変抵抗を設けてもよい。その場合、第1可変抵抗および第2可変抵抗の一端は、第6制御素子Rv16が接続されていた両接続点間を結ぶ配線に接続し、第1可変抵抗および第2可変抵抗の他端は、グラウンド電位に接続する。第1LPF110からフィードバックされてくる差動信号のそれぞれにより第1可変抵抗および第2可変抵抗を独立に制御する。差動増幅回路100は、このDCOC制御により直流オフセット成分が補償される。
以上説明したように本実施形態における可変利得増幅回路200は、上述した実施形態における差動増幅回路100を利用することにより、高周波特性の低下を抑制しながらCMFB制御およびDCOC制御を行うことができる。例えば、UWB(Ultra Wide Band)を使用するアプリケーションにも、要求される仕様の範囲内で、複数の適応制御を受ける可変利得増幅回路を使用することができる。
図5は、本実施形態における可変利得増幅回路200を適用した通信システム300を示す図である。図5の通信システム300は、ダイレクトコンバージョン受信(DCR)方式を示すが、それに限るものではなくヘテロダイン受信方式など、他の受信方式にも適用可能である。
図5にて、アンテナ52から受信されたRF信号は、バンドパスフィルタ54を介して、LNA(Low Noise Amplifier)56に入力される。LNA56は、低雑音でRF信号を増幅し、直交ベースバンド信号であるI信号用の第1周波数変換回路62とQ信号用の第2周波数変換回路68に出力する。
局部発振器58は、ローカル(Lo)周波数のローカル信号を出力する。位相器60は、I系統の第1周波数変換回路62には、当該Lo信号の位相を変化させずに出力し、Q系統の第2周波数変換回路68には、当該Lo信号の位相を90°シフトして出力する。
第1周波数変換回路62および第2周波数変換回路68は、RF信号とLo信号とをミキシングし、それらの差の周波数を持つ信号を、それぞれ第2LPF64および第3LPF70に出力する。第2LPF64および第3LPF70の出力信号は、それぞれの系統の増幅器により増幅される。この増幅器に上述した実施形態における可変利得増幅回路200を適用することができる。それぞれの系統における可変利得増幅回路200の出力信号は、それぞれ第1アナログデジタル変換器66および第2アナログデジタル変換器72によりデジタル信号に変換される。
以上説明したように上述した実施形態における可変利得増幅回路200を本実施形態における通信システム300に搭載したことにより、高精度で高速動作させることができる。搭載した可変利得増幅回路200が高周波特性への影響を抑制しながら、利得調整制御、CMFB制御およびDCOC制御を適応的に行うことができるからである。
以上、本発明をいくつかの実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
例えば、増幅回路に搭載すべき適応制御として、利得調整制御、CMFB制御およびDCOC制御を説明した。このような制御に、電源電圧の変動を低減するための制御、温度や湿度などの環境を補償するための制御を加えてもよい。どのような制御を搭載するかは設計者が任意に設定することができる。
Rv2 第1制御素子、 Cp2 第1寄生容量、 Rv4 第2制御素子、 Cp4 第2寄生容量、 Rv6 第3制御素子、 Cp6 第3寄生容量、 12 第1カレントバッファ、 14 第2カレントバッファ、 16 第3カレントバッファ、 Rl 負荷、 100 差動増幅回路、 200 可変利得増幅回路、 300 通信システム、 500 電子回路。
Claims (7)
- 入力信号を受けるトランスコンダクタンス増幅器を持つ回路と、
その回路の出力電流を受けるカスコード接続された複数のカレントバッファと、
前記複数のカレントバッファの出力電流が供給される負荷と、
前記複数のカレントバッファのうち、隣り合ったカレントバッファ間の接続点に接続された、回路特性を調整するための制御素子と、
を備えることを特徴とする電子回路。 - 前記制御素子は、隣り合ったカレントバッファ間の複数の接続点の少なくともいずれかに接続されることを特徴とする請求項1に記載の電子回路。
- 入力信号を受けるトランスコンダクタンス増幅器を持つ回路と、
その回路の出力電流を受ける、カスコード接続され、ゲート電極が所定の電位に固定された複数のトランジスタと、
前記複数のトランジスタの出力電流が供給される負荷と、
前記複数のトランジスタのうち、隣り合ったトランジスタ間の接続点に接続された、回路特性を調整するための制御素子と、
を備えることを特徴とする増幅回路。 - 前記複数のトランジスタのうち、隣り合ったトランジスタ間の複数の接続点にそれぞれ接続された定電流源をさらに備え、
前記制御素子は、隣り合ったトランジスタ間の複数の接続点にそれぞれ接続され、
前記複数の定電流源は、各トランジスタに電流を注入する注入用定電流源と、その電流を吸収する吸収用定電流源を含むことを特徴とする請求項3に記載の増幅回路。 - 前記複数の制御素子のうちのいずれかは、コモンモードノイズを補償するための信号または直流オフセットをキャンセルするための信号により制御されることを特徴とする請求項3または4に記載の増幅回路。
- 前記制御素子は、対応する接続点を挟んで前段のカレントバッファの出力電流と後段のカレントバッファの入力電流との比を調整することを特徴とする請求項3から5のいずれかに記載の増幅回路。
- 所定の周波数で発振する局部発振器と、
前記局部発振器の発振信号とアンテナから受信した信号とをミキシングする周波数変換回路と、
前記周波数変換回路により生成された信号を増幅する請求項3から6のいずれかに記載の増幅回路と、
を備えることを特徴とする通信システム。
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