JP5205403B2 - 半導体集積回路装置 - Google Patents

Description

本発明は、半導体集積回路装置に関する。

広帯域な入力整合が可能な低雑音増幅器の構成には、抵抗終端、ゲート接地構成、抵抗フィードバック及び能動フィードバックなどがある。これらの中で、ドレイン接地回路を利用した能動フィードバック構成は、雑音、帯域および面積等において有利であり、また、プロセス微細化の恩恵を受け易く、今後多用されていく可能性が高い。

この構成のドレイン接地フィードバック低雑音増幅器では、増幅器の入力と出力との間にフィードバック経路のドレイン接地回路が接続されている（例えば、特許文献１参照）。ドレイン接地回路が入力に接続されているので、入力整合の帯域幅はドレイン接地回路による寄生容量（入力容量）によって狭められてしまう。また、ドレイン接地回路は雑音源にもなる。

しかしながら、従来のドレイン接地フィードバック低雑音増幅器では、入力容量および雑音を小さく出来なかった。

国際公開第２００８／１４２０５１号パンフレット

本発明の目的は、入力容量および雑音を小さくした半導体集積回路装置を提供することにある。

本願発明の一態様によれば、入力信号が入力される入力端子と、出力信号が出力される出力端子と、を有する増幅器と、バイアス電流を生成する第１のトランジスタを有し、前記バイアス電流により動作し、前記出力信号を入力してフィードバック信号を前記入力端子に供給するフィードバック回路と、を備え、前記第１のトランジスタのゲートに、前記出力信号とは逆相の信号が入力されることを特徴とする半導体集積回路装置が提供される。

本発明によれば、入力容量および雑音を小さくした半導体集積回路装置を提供できる。

比較例に係る低雑音増幅器の回路図である。 比較例に係る低雑音増幅器の実装構成を示す回路図である。 本発明の第１の実施形態に係る低雑音増幅器を用いたシステムのブロック図である。 本発明の第１の実施形態に係る低雑音増幅器の回路図である。 本発明の第２の実施形態に係る低雑音増幅器の回路図である。 本発明の第２の実施形態及び比較例に係る低雑音増幅器の比較用回路の回路図である。 本発明の第２の実施形態及び比較例に係る低雑音増幅器の特性を示す図である。 本発明の第１の実施形態の変形例に係る低雑音増幅器の回路図である。 本発明の第２の実施形態の変形例に係る低雑音増幅器の回路図である。

本発明の実施形態についての説明に先立ち、発明者が知得する比較例のドレイン接地フィードバック低雑音増幅器（以下、低雑音増幅器と称す）について説明する。

図１は、従来用いられている一般的な、比較例に係る低雑音増幅器の回路図である。この低雑音増幅器は、入力端子から入力される入力信号Ｖ_ｉｎを低雑音で増幅して出力信号Ｖ_ｏｕｔを出力する。ＮＭＯＳトランジスタＭ_１と負荷Ｚ_Ｌは増幅器を構成している。ＮＭＯＳトランジスタＭ_２と電流源Ｉ_ｂｉａｓはドレイン接地回路を構成している。ドレイン接地回路は、出力信号Ｖ_ｏｕｔに基づいてフィードバック信号を入力端子に供給する。

この回路の入力インピーダンスＺ_ｉｎは、以下の式（１）で表される。ただし、寄生容量等は考慮していない。

ここで、ｇ_ｍ１，ｇ_ｍ２はそれぞれＮＭＯＳトランジスタＭ_１，Ｍ_２の相互コンダクタンスである。よって、入力インピーダンスＺ_ｉｎを信号源インピーダンスＲ_ｓに整合させるには、以下の式（２）を満たすように、ドレイン接地されたＮＭＯＳトランジスタＭ_２のｇ_ｍ２を設定すればよい。

実際の回路では、電流源Ｉ_ｂｉａｓとしてＭＯＳトランジスタを用いて実装する。図２は、比較例に係る低雑音増幅器の実装構成を示す回路図である。この低雑音増幅器は以下の点が図１の低雑音増幅器と異なるが、基本的な動作は同様である。

ＮＭＯＳトランジスタＭ_{ｎＢｉａｓ}は、ゲートにバイアス電圧が加えらされ、ＮＭＯＳトランジスタＭ_ｎ２にバイアス電流を供給する電流源として機能する。また、この低雑音増幅器は、負荷としてインダクタＬ_ＬＯＡＤを用いており、インダクタＬ_ＬＯＡＤとＮＭＯＳトランジスタＭ_ｎ１のドレインとの間にカスコード接続されたＮＭＯＳトランジスタＭ_{ｎＣａｓｃ}を備える。

図２の構成では、入力ノード“ｉｎ”にＮＭＯＳトランジスタＭ_ｎ２のソースと、ＮＭＯＳトランジスタＭ_{ｎＢｉａｓ}のドレインとが接続されている。トランジスタは雑音源となるので、低雑音化のためにはこれら２つのＮＭＯＳトランジスタの相互コンダクタンスはできるだけ小さくする必要がある。また、入力ノードの寄生容量は、高周波領域の入力整合を悪化させて入力整合の帯域幅を狭める原因となる。よって、寄生容量は小さくしなければならない。これらの理由から、ＮＭＯＳトランジスタＭ_ｎ２，Ｍ_{ｎＢｉａｓ}は極力サイズを小さくしたい。しかし、ＮＭＯＳトランジスタＭ_ｎ２の相互コンダクタンスは式（２）の様に決定されて調整範囲に制限があるため、ＮＭＯＳトランジスタＭ_ｎ２，Ｍ_{ｎＢｉａｓ}のサイズの調整範囲には制限があることを、発明者は独自に知得した。

発明者は、上述した独自の知得に基づいて本発明をなすに至った。

以下に、図面を参照して本発明の実施形態について説明する。これらの実施形態は、本発明を限定するものではない。

（第１の実施形態）
本実施形態は、フィードバック経路のドレイン接地回路のバイアス電流源として用いられているトランジスタのゲートに、出力信号とは逆相の信号を入力することを特徴の１つとする。

まず、低雑音増幅器を用いたシステムの一例について説明する。

図３は、本発明の第１の実施形態に係る低雑音増幅器を用いたシステムのブロック図である。同図に示す様に、このシステムは、ベースバンド部１と、トランシーバ２と、フロントエンド部３とを備える。トランシーバ２は、受信機４と、送信機５と、局部周波数発振器６とを備える。本実施形態の低雑音増幅器は、受信機４で用いられている。

このシステムの受信側の動作を説明する。アンテナ１１で受信された高周波の受信信号は、スイッチ１２と、帯域通過フィルタ１３とを介して、本実施形態の低雑音増幅器１５に入力される。低雑音増幅器１５は、入力信号を低雑音で増幅して出力する。周波数ミキサ１６，１７は、低雑音増幅器１５の出力信号を、局部周波数発振器６からの信号に基づいて低周波信号に周波数変換する。低周波信号は、低域通過フィルタ１８，１９とＡＤ変換器２０，２１とを介してデジタル信号に変換され、ベースバンド処理される。

このシステムの送信側の動作を説明する。ベースバンド部１におけるベースバンド信号は、ＤＡ変換器２２，２３によりアナログ信号に変換される。アナログ信号は低域通過フィルタ２４，２５を介して周波数ミキサ２６，２７で高周波信号に周波数変換される。高周波信号は、プレパワーアンプ２８で増幅され、パワーアンプ２９でさらに増幅される。増幅された信号は、帯域通過フィルタ３０とスイッチ１２とを介して、アンテナ１１から送信される。

図４は、本発明の第１の実施形態に係る低雑音増幅器の回路図である。同図に示す様に、低雑音増幅器は、ＮＭＯＳトランジスタＭ_１（第３のトランジスタ）と、ＮＭＯＳトランジスタＭ_２（第２のトランジスタ）と、ＮＭＯＳトランジスタＭ_ｂｉａｓ（第１のトランジスタ）と、負荷Ｚ_Ｌとを備える。

入力端子ＩＮが、ＮＭＯＳトランジスタＭ_１のゲートと、ＮＭＯＳトランジスタＭ_２のソースと、ＮＭＯＳトランジスタＭ_ｂｉａｓのドレインとに接続されている。ＮＭＯＳトランジスタＭ_１のソースは接地電位ＶＳＳ（第２の電位）に接続され、そのドレインは出力端子ＯＵＴと、ＮＭＯＳトランジスタＭ_２のゲートと、負荷Ｚ_Ｌの一端とに接続されている。負荷Ｚ_Ｌの他端は電源電位ＶＤＤ（第１の電位）に接続される。ＮＭＯＳトランジスタＭ_２のドレインは電源電位ＶＤＤに接続される。ＮＭＯＳトランジスタＭ_ｂｉａｓのゲートは入力端子ＩＮ_ａに接続され、そのソースは接地電位ＶＳＳに接続される。

ＮＭＯＳトランジスタＮ_１と負荷Ｚ_Ｌは増幅器を構成している。ＮＭＯＳトランジスタＭ_２，Ｍ_ｂｉａｓはドレイン接地回路（フィードバック回路）を構成している。

ＮＭＯＳトランジスタＭ_ｂｉａｓのゲートには、ＮＭＯＳトランジスタＭ_１，Ｍ_２，Ｍ_ｂｉａｓが飽和領域で動作するように、バイアス電圧が加えられる。ＮＭＯＳトランジスタＭ_ｂｉａｓが生成したバイアス電流は、ＮＭＯＳトランジスタＭ_２に流れる。また、ＮＭＯＳトランジスタＭ_１と負荷Ｚ_Ｌにも所定のバイアス電流が流れる。

入力端子ＩＮにおける入力インピーダンスは、所定の帯域幅で信号源インピーダンスに電力整合している。入力端子ＩＮに入力された入力信号Ｖ_ｉｎは低雑音で増幅されて、出力端子ＯＵＴから出力信号Ｖ_ｏｕｔが出力される。

ドレイン接地回路は、出力信号Ｖ_ｏｕｔを入力して第１のフィードバック信号を入力端子ＩＮに供給する。また、入力端子ＩＮ_ａには、出力信号Ｖ_ｏｕｔとは逆相の信号が入力される。これにより、ＮＭＯＳトランジスタＭ_ｂｉａｓは、出力信号Ｖ_ｏｕｔとは逆相の信号を入力して第２のフィードバック信号を入力端子ＩＮに供給する。

このように、本実施形態では、ＮＭＯＳトランジスタＭ_ｂｉａｓのゲートに、ＮＭＯＳトランジスタＭ_２のゲートに入力される信号とは逆相の信号を入力することにより、フィードバック量（負帰還の量）を補うようにしている。

図４の回路の入力インピーダンスＺ_ｉｎを計算すると、以下の式（３）となる。ただし、寄生容量等は考慮していない。

よって、入力インピーダンスＺ_ｉｎを信号源インピーダンスＲ_ｓに整合させるｇ_ｍ２は、以下の式（４）で表せる。

式（４）を比較例の式（２）と比較すると、式（４）の第二項の分だけｇ_ｍ２は小さくてよいことがわかる。

ここで、理解を容易にするためにＮＭＯＳトランジスタＭ_２とＭ_ｂｉａｓとが同じ大きさである一例について、比較例との相違を説明する。入力インピーダンスＺ_ｉｎが比較例と同一であり、ＮＭＯＳトランジスタＭ_２とＭ_ｂｉａｓとが同じ大きさであるとすれば、式（１）と式（３）から、本実施形態のｇ_ｍ２は、比較例のｇ_ｍ２の（１＋ｇ_ｍ１Ｚ_Ｌ）／（１＋２ｇ_ｍ１Ｚ_Ｌ）倍となる。よって、ｇ_ｍ１Ｚ_Ｌが充分大きければ、ｇ_ｍ２は比較例の約半分の値で整合を実現できることが分かる。つまり、上記条件では、ＮＭＯＳトランジスタＭ_２は比較例の半分程度の大きさで整合を実現できる。このとき、比較例に比して、ＮＭＯＳトランジスタＭ_２とＭ_ｂｉａｓとを流れるバイアス電流は約半分になり、ＮＭＯＳトランジスタＭ_ｂｉａｓの大きさも約半分にできる。このようにｇ_ｍ２が小さくできる分、入力ノード（入力端子ＩＮ）に付く寄生容量を削減できる。ＮＭＯＳトランジスタＭ_ｂｉａｓについては、もともと電流源として使用していたトランジスタに信号を入力するだけであるので、入力ノードの寄生容量の増加懸念はない。

また、入力ノードに接続されているＮＭＯＳトランジスタＭ_２とＭ_ｂｉａｓは雑音源となるが、上述の様にこれらのサイズを小さくでき、ｇ_ｍ２，ｇ_{ｍｂｉａｓ}を比較例の約半分にできるので、雑音も小さく出来る。

以上で説明した様に、本実施形態によれば、フィードバック経路のドレイン接地回路のバイアス電流源として用いられているトランジスタＭ_ｂｉａｓのゲートに、出力信号Ｖ_ｏｕｔとは逆相の信号を入力するようにしたので、トランジスタを追加せずにフィードバック量（負帰還の量）を増加できる。これにより、ＮＭＯＳトランジスタＭ_２のｇ_ｍ２を比較例より小さくしても、比較例と同等な入力インピーダンスが得られる。従って、ＮＭＯＳトランジスタＭ_２，Ｍ_ｂｉａｓの大きさを比較例より小さくできるので、入力端子ＩＮにおける寄生容量を小さくできる。また、ｇ_ｍ２，ｇ_{ｍｂｉａｓ}を比較例より小さくできるので、雑音も小さくできる。

なお、ＮＭＯＳトランジスタＭ_２とＭ_ｂｉａｓとが同じ大きさである一例について説明したが、異なっていても上述の効果が得られる。

（第２の実施形態）
本実施形態は、第１の実施形態の低雑音増幅器を２つ並列に用いて差動構成とした回路に関する。

図５は、本発明の第２の実施形態に係る低雑音増幅器の回路図である。同図に示す様に、低雑音増幅器は、ＮＭＯＳトランジスタＭ_１と、ＮＭＯＳトランジスタＭ_２と、ＮＭＯＳトランジスタＭ_{ｂｉａｓ１}と、負荷Ｚ_Ｌ１と、ＮＭＯＳトランジスタＭ_３と、ＮＭＯＳトランジスタＭ_４と、ＮＭＯＳトランジスタＭ_{ｂｉａｓ２}と、負荷Ｚ_Ｌ２と、容量Ｃ_１（第１の容量）と、容量Ｃ_２（第２の容量）とを備える。

入力端子ＩＮ_１が、ＮＭＯＳトランジスタＭ_１のゲートと、ＮＭＯＳトランジスタＭ_２のソースと、ＮＭＯＳトランジスタＭ_{ｂｉａｓ１}のドレインとに接続されている。ＮＭＯＳトランジスタＭ_１のソースは接地電位ＶＳＳに接続され、そのドレインは出力端子ＯＵＴ_１と、ＮＭＯＳトランジスタＭ_２のゲートと、負荷Ｚ_Ｌ１の一端とに接続されている。負荷Ｚ_Ｌ１の他端は電源電位ＶＤＤに接続される。ＮＭＯＳトランジスタＭ_２のドレインは電源電位ＶＤＤに接続される。ＮＭＯＳトランジスタＭ_{ｂｉａｓ１}のゲートは容量Ｃ_１を介して出力端子ＯＵＴ_２に接続され、そのソースは接地電位ＶＳＳに接続される。

入力端子ＩＮ_２が、ＮＭＯＳトランジスタＭ_３のゲートと、ＮＭＯＳトランジスタＭ_４のソースと、ＮＭＯＳトランジスタＭ_{ｂｉａｓ２}のドレインとに接続されている。ＮＭＯＳトランジスタＭ_３のソースは接地電位ＶＳＳに接続され、そのドレインは出力端子ＯＵＴ_２と、ＮＭＯＳトランジスタＭ_４のゲートと、負荷Ｚ_Ｌ２の一端とに接続されている。負荷Ｚ_Ｌ２の他端は電源電位ＶＤＤに接続される。ＮＭＯＳトランジスタＭ_４のドレインは電源電位ＶＤＤに接続される。ＮＭＯＳトランジスタＭ_{ｂｉａｓ２}のゲートは容量Ｃ_２を介して出力端子ＯＵＴ_１に接続され、そのソースは接地電位ＶＳＳに接続される。

ＮＭＯＳトランジスタＭ_１，Ｍ_２，Ｍ_{ｂｉａｓ１}は第１の半導体集積回路装置を構成し、ＮＭＯＳトランジスタＭ_３，Ｍ_４，Ｍ_{ｂｉａｓ２}は第２の半導体集積回路装置を構成している。

ＮＭＯＳトランジスタＭ_{ｂｉａｓ１}，Ｍ_{ｂｉａｓ２}の各ゲートには、ＮＭＯＳトランジスタＭ_１，Ｍ_２，Ｍ_３，Ｍ_４，Ｍ_{ｂｉａｓ１}，Ｍ_{ｂｉａｓ２}が飽和領域で動作するように、バイアス電圧が加えられる。

入力端子ＩＮ_１，ＩＮ_２の入力インピーダンスは、所定の帯域幅で信号源インピーダンスに電力整合している。入力端子ＩＮ_１に入力された入力信号Ｖ_ｉｎは低雑音で増幅されて、出力端子ＯＵＴ_１から出力信号Ｖ_ｏｕｔが出力される。入力端子ＩＮ_２に入力された入力信号Ｖ_ｉｎとは逆相の信号は低雑音で増幅されて、出力端子ＯＵＴ_２から出力信号Ｖ_ｏｕｔとは逆相の信号が出力される。

第１の半導体集積回路装置におけるＮＭＯＳトランジスタＭ_{ｂｉａｓ１}のゲートに、第２の半導体集積回路装置における出力信号Ｖ_ｏｕｔとは逆相の信号が入力される。第２の半導体集積回路装置におけるＮＭＯＳトランジスタＭ_{ｂｉａｓ２}のゲートに、第１の半導体集積回路装置における出力信号Ｖ_ｏｕｔが入力される。

ＮＭＯＳトランジスタＭ_１，Ｍ_２，Ｍ_{ｂｉａｓ１}と、ＮＭＯＳトランジスタＭ_３，Ｍ_４，Ｍ_{ｂｉａｓ２}は、それぞれ第１の実施形態と同様に動作するので、説明を省略する。

この様に、第１の実施形態の低雑音増幅器を２つ用いて差動構成としたので、各ＮＭＯＳトランジスタＭ_{ｂｉａｓ１}，Ｍ_{ｂｉａｓ２}への逆相の信号の入力は、各々の逆相側の出力信号を入力することで容易に実現できる。

次に、本実施形態の低雑音増幅器と、比較例の低雑音増幅器を差動構成にした回路との特性の比較について説明する。ここでは、両者の入力インピーダンス及び利得がほぼ同じとなる様にトランジスタサイズを調整した比較用回路を用いて比較を行う。

図６（ａ）は、本発明の第２の実施形態に係る低雑音増幅器の比較用回路の回路図である。図６（ｂ）は、比較例に係る低雑音増幅器の比較用回路の回路図である。説明を分かり易くするため、各図６（ａ），（ｂ）には差動構成の片側のみを示している。

図６（ａ），（ｂ）の各比較用回路は、負荷として抵抗Ｒを用いており、抵抗ＲとＮＭＯＳトランジスタＭ_１のドレインとの間にカスコード接続されたＮＭＯＳトランジスタＭｃを備える。ＮＭＯＳトランジスタＭｃのゲートにはバイアス電圧Ｖ_{ｂｉａｓ１}が加えられる。各ＮＭＯＳトランジスタＭ_{ｂｉａｓ１１}，Ｍ_{ｂｉａｓ１２}のゲートにはバイアス電圧Ｖ_{ｂｉａｓ２}が加えられる。

第１の実施形態と同様に、本実施形態の回路は、入力インピーダンスを比較例の回路と同一値にした上で、比較例の回路に比べフィードバック経路のドレイン接地回路（ＮＭＯＳトランジスタＭ_２１）の相互コンダクタンスを小さくできる。ここでは、ＮＭＯＳトランジスタＭ_２１とＭ_{ｂｉａｓ１１}のサイズを等しくして、ＮＭＯＳトランジスタＭ_２２とＭ_{ｂｉａｓ１２}のサイズを等しくしている。この条件では、各ＮＭＯＳトランジスタＭ_２１，Ｍ_{ｂｉａｓ１１}の相互コンダクタンスｇ_ｍ２は、各ＮＭＯＳトランジスタＭ_２２，Ｍ_{ｂｉａｓ１２}の相互コンダクタンス２・ｇ_ｍ２のおよそ半分となり、各ＮＭＯＳトランジスタＭ_２１，Ｍ_{ｂｉａｓ１１}のチャネル幅は約半分になる。図６（ａ），（ｂ）において、対応するＮＭＯＳトランジスタのバイアス電圧はほぼ同じであり、ＮＭＯＳトランジスタＭ_２１とＭ_{ｂｉａｓ１１}を流れるバイアス電流は、ＮＭＯＳトランジスタＭ_２２とＭ_{ｂｉａｓ１２}を流れるバイアス電流の約半分である。後述する様に、上記条件で、両者の入力インピーダンス及び利得はほぼ同じとなる。

また、図５で説明した様に、本実施形態では、出力ノード（つまり出力端子ＯＵＴ_１）にはＮＭＯＳトランジスタＭ_２１のゲートに加えて逆相側のＮＭＯＳトランジスタＭ_{ｂｉａｓ１１}（図示せず）のゲートが接続されることになる。しかし、各ＮＭＯＳトランジスタＭ_２１，Ｍ_{ｂｉａｓ１１}の大きさは、比較例のＮＭＯＳトランジスタＭ_２２の半分であるため、出力の負荷となる容量は変わらない。

他の構成は、図５と同一であるため、同一の構成に同一の符号を付して説明を省略する。

次に、図６（ａ），（ｂ）の各比較回路のシミュレーション結果について説明する。

図７は、本発明の第２の実施形態及び比較例に係る低雑音増幅器の特性を示す図である。図７（ａ）はスミスチャートで表示した入力インピーダンス（Ｓ１１）を表す。図７（ｂ）は入力の電圧定在波比（ＶＳＷＲ）を表す。図７（ｃ）は雑音指数（ＮＦ：Noise Figure）を表す。図７（ｄ）は利得（Ｓ２１）を表す。図７（ｂ）から図７（ｄ）の横軸は周波数を表す。

図７（ａ）から（ｄ）に示す様に、利得と入力インピーダンスとをそろえた条件で、本実施形態では比較例よりＮＦが改善していることがわかる。例えば、周波数２．５ＧＨｚにおいて、ＮＦは２．２５７ｄＢから２．０２４ｄＢに改善している。

なお、各ＮＭＯＳトランジスタＭ_２１，Ｍ_{ｂｉａｓ１１}の大きさは比較例の各ＮＭＯＳトランジスタＭ_２２，Ｍ_{ｂｉａｓ１２}の大きさの半分になっているので、入力の寄生容量も減少している。

以上で説明した様に、本実施形態によれば、第１の実施形態の低雑音増幅器を差動構成としたので、各ＮＭＯＳトランジスタＭ_{ｂｉａｓ１}，Ｍ_{ｂｉａｓ２}への逆相の信号の入力は、各々の逆相側の出力信号を入力することで容易に実現できる。

また、第１の実施形態と同様の効果が得られる。

以上、本発明の実施形態を詳述してきたが、具体的な構成は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々に変形して実施することができる。

例えば、ＮＭＯＳトランジスタの代わりにＰＭＯＳトランジスタを用いても良い。

つまり、第１の実施形態の変形例として、図８に示す様に、ＰＭＯＳトランジスタＭ_ｐ１，Ｍ_ｐ２，Ｍ_{ｐｂｉａｓ}を用いて低雑音増幅器を構成しても良い。図８の回路も第１の実施形態と同様に動作し、同様の効果が得られる。

また、第２の実施形態の変形例として、図９に示す様に、ＰＭＯＳトランジスタＭ_ｐ１，Ｍ_ｐ２，Ｍ_{ｐｂｉａｓ１}，Ｍ_ｐ３，Ｍ_ｐ４，Ｍ_{ｐｂｉａｓ２}を用いて低雑音増幅器を構成しても良い。図９の回路も第２の実施形態と同様に動作し、同様の効果が得られる。

これらの第１の実施形態の変形例と第２の実施形態の変形例とにおいては、第１の電位を接地電位ＶＳＳとし、第２の電位を電源電位ＶＤＤとする。

また、ＮＭＯＳトランジスタＭ_１と負荷Ｚ_Ｌとから構成される増幅器として、上記実施形態以外の構成の回路を用いても良い。例えば、第１の実施形態においても、第２の実施形態の比較用回路と同様に、負荷Ｚ_ＬとＮＭＯＳトランジスタＭ_１のドレインとの間にカスコード接続されたＮＭＯＳトランジスタＭｃを備えても良い。

また、負荷Ｚ_Ｌ，Ｚ_Ｌ１，Ｚ_Ｌ２として、抵抗を用いても良く、インダクタ等を用いても良い。

Ｍ_１〜Ｍ_４，Ｍ_ｂｉａｓ，Ｍ_{ｂｉａｓ１}，Ｍ_{ｂｉａｓ２}，Ｍ_２１，Ｍ_２２，Ｍ_{ｂｉａｓ１１}，Ｍ_{ｂｉａｓ１２}，Ｍ_ｃ ＮＭＯＳトランジスタ
Ｚ_Ｌ，Ｚ_Ｌ１，Ｚ_Ｌ２，Ｒ 負荷
Ｃ_１，Ｃ_２ 容量
Ｍ_ｐ１〜Ｍ_ｐ４，Ｍ_{ｐｂｉａｓ}，Ｍ_{ｐｂｉａｓ１}，Ｍ_{ｐｂｉａｓ２} ＰＭＯＳトランジスタ

Claims (5)

1. 入力信号が入力される入力端子と、出力信号が出力される出力端子と、を有する増幅器と、
   バイアス電流を生成する第１のトランジスタを有し、前記バイアス電流により動作し、前記出力信号を入力してフィードバック信号を前記入力端子に供給するフィードバック回路と、
   を備え、
   前記第１のトランジスタのゲートに、前記出力信号とは逆相の信号が入力されることを特徴とする半導体集積回路装置。
2. 前記フィードバック回路は、
   ゲートに前記出力信号が入力され、ソースが前記入力端子に接続され、ドレインが第１の電位に接続され、前記第１のトランジスタと同一導電型である第２のトランジスタをさらに備え、
   前記第１のトランジスタは、
   ゲートにバイアス電圧がさらに加えられ、ソースが第２の電位に接続され、ドレインが前記入力端子に接続されている、
   ことを特徴とする請求項１に記載の半導体集積回路装置。
3. 前記増幅器は、
   ゲートが前記入力端子に接続され、ソースが前記第２の電位に接続され、ドレインが前記出力端子に接続されている、前記第１のトランジスタと同一導電型の第３のトランジスタと、
   前記第３のトランジスタの前記ドレインと前記第１の電位との間に接続されている負荷と、
   を備えることを特徴とする請求項１又は請求項２に記載の半導体集積回路装置。
4. 請求項１から請求項３の何れかに記載の第１の半導体集積回路装置と、
   請求項１から請求項３の何れかに記載の第２の半導体集積回路装置と、を備え、
   前記第１の半導体集積回路装置における前記第１のトランジスタの前記ゲートに、前記出力信号とは逆相の前記信号として、前記第２の半導体集積回路装置における前記出力信号が入力され、
   前記第２の半導体集積回路装置における前記第１のトランジスタの前記ゲートに、前記出力信号とは逆相の前記信号として、前記第１の半導体集積回路装置における前記出力信号が入力されることを特徴とする半導体集積回路装置。
5. 前記第１の半導体集積回路装置における前記第１のトランジスタの前記ゲートと、前記第２の半導体集積回路装置における前記出力端子との間に接続されている第１の容量と、
   前記第２の半導体集積回路装置における前記第１のトランジスタの前記ゲートと、前記第１の半導体集積回路装置における前記出力端子との間に接続されている第２の容量と、
   をさらに備えることを特徴とする請求項４に記載の半導体集積回路装置。

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