WO2015128965A1 - アクティブバラン回路及びトランス - Google Patents

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transistor
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良祐 武内
恒次 堤
貴之 中井
谷口　英司
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三菱電機株式会社
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/02—Multiple-port networks
    • H03H11/32—Networks for transforming balanced signals into unbalanced signals and vice versa, e.g. baluns
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/02—Multiple-port networks
    • H03H11/16—Networks for phase shifting
    • H03H11/18—Two-port phase shifters providing a predetermined phase shift, e.g. "all-pass" filters

Definitions

  • the present invention relates to an active balun circuit that is a balun circuit using an active element (active element), and a transformer included in the active balun circuit.
  • FIG. 7 is a circuit diagram showing a configuration of an active balun circuit for comparison.
  • the circuit shown in FIG. 7 is an example of an active balun circuit that generates a differential signal having a phase of 180 degrees / 0 degrees from a single-ended high-frequency signal received by an antenna in a high-frequency circuit (see Patent Document 1).
  • the phase of the output of the CG (common gate) transistor 4 with the gate grounded is adjusted by the transistor 5 from the input signal of the input terminal 1, thereby outputting a signal of 0 degree phase to the output terminal 2.
  • a differential signal is obtained by outputting the output of the common source CS (common source) transistor 6 from the input signal of the input terminal 1 to the output terminal 3 as an inverted signal of 180 degrees phase.
  • the configuration of FIG. 7 has a problem that the control of the reference potential of the transistor 5 (MOS FET) is complicated and it is difficult to control the phase shift. In addition, there is a problem that noise characteristics that affect radio characteristics cannot be improved.
  • the present invention has been made to solve such a problem.
  • the present invention can accurately maintain 180 degrees without performing sensitive phase adjustment and reduce the amplitude difference.
  • the aim is to obtain a differential signal that is not low noise.
  • An active balun circuit is an active balun circuit that outputs a first signal and a second signal that is 180 degrees out of phase with the first signal based on a single-ended signal input from an input terminal.
  • a first field effect transistor having a source terminal connected to the input terminal and a gate terminal grounded;
  • a second field effect transistor having a gate terminal connected to the input terminal and a source terminal grounded;
  • a primary coil having a first coil connected to the drain terminal of the first field effect transistor and a second coil connected to the drain terminal of the second field effect transistor; and a third coil corresponding to the first coil.
  • a transformer comprising a secondary coil having a coil and a fourth coil corresponding to the second coil; A first output terminal connected to the third coil and outputting a signal generated in the third coil as the first signal; And a second output terminal connected to the fourth coil and outputting a signal generated in the fourth coil as the second signal.
  • a primary coil having a first coil connected to the drain terminal of the first field effect transistor and a second coil connected to the drain terminal of the second field effect transistor;
  • a transformer comprising a secondary coil having a third coil corresponding to the first coil and a fourth coil corresponding to the second coil; a first output terminal for outputting a signal generated in the third coil as a first signal; And a second output terminal that outputs a signal generated in the fourth coil as a second signal, so that a primary coil of a transformer is used as a load element of an active element in the input stage, and a differential signal is transmitted from the secondary side. Therefore, it is possible to suppress the error of the amplitude and the phase difference and to suppress the generation of noise of the active element in the input stage.
  • FIG. 1 is a circuit diagram showing a configuration of an active balun circuit 100 according to a first embodiment. It is a figure which shows the frequency and noise characteristic of a differential signal in the active balun circuit 100 which concerns on Embodiment 1.
  • FIG. 3 is a diagram illustrating a simple equivalent circuit of the asymmetric transformer 110 according to Embodiment 1.
  • FIG. 6 is a circuit diagram showing a configuration of an active balun circuit 102 according to a second embodiment.
  • FIG. 5 is a circuit diagram showing a configuration of an active balun circuit 103 according to a third embodiment.
  • FIG. 6 is a circuit diagram showing a configuration of an active balun circuit 104 according to a fourth embodiment. It is a circuit diagram which shows the structure of the active balun circuit for a comparison.
  • FIG. 1 is a circuit diagram showing a configuration of an active balun circuit 100 according to the present embodiment.
  • the circuit configuration of the active balun circuit 100 according to the present embodiment will be described with reference to FIG.
  • the active balun circuit 100 outputs a first signal from the output terminal 2 based on the single-ended signal input from the input terminal 1, and outputs a second signal that is 180 degrees out of phase with the first signal. Output from.
  • the first signal and the second signal constitute a differential signal generated from the single-ended signal.
  • the active balun circuit 100 has the following configurations (1) to (6).
  • the active balun circuit 100 connects the source terminal of the common gate transistor 4 (hereinafter referred to as CG transistor 4) to the input terminal 1 to which a single-ended signal is input, and also shares the common source transistor 6 (hereinafter referred to as CS transistor 6). And an input stage to which the gate terminals are connected.
  • the CG transistor 4 is an example of a gate-grounded first field effect transistor having a source terminal connected to the input terminal 1 and a gate terminal as a common terminal (grounded).
  • the CS transistor 6 is an example of a source grounded second field effect transistor having a gate terminal connected to the input terminal 1 and a common source terminal (grounded).
  • the active balun circuit 100 includes an asymmetric transformer 110.
  • the asymmetric transformer 110 includes an inductor L1 (first coil) and an inductor L2 (second coil) on the primary side (primary coil).
  • An inductor L3 (third coil) corresponding to the inductor L1 and an inductor L4 (fourth coil) corresponding to the inductor L2 are provided on the secondary side (secondary coil).
  • the drain terminal of the CG transistor 4 is connected to the inductor L1 of the asymmetric transformer 110, and the drain terminal of the CS transistor 6 is connected to the inductor L2 of the asymmetric transformer 110.
  • the asymmetric transformer 110 is an example of a transformer having a primary side (primary coil) and a secondary side (secondary coil).
  • the gate terminal of the CG transistor 4 is connected to the ground (GND) or the bias terminal 22 and has a transconductance of gm1.
  • the source terminal of the CS transistor 6 is connected to the GND or bias terminal 23 and has a transconductance of gm2.
  • gm1: gm2 1: N.
  • N ranges from 2 to 10.
  • n is a natural number.
  • the value of n is preferably in the range of 2-10.
  • the secondary side inductor L3 of the asymmetric transformer 110 is connected to the differential signal output terminal 2.
  • the secondary side inductor L4 of the asymmetric transformer 110 is connected to the differential signal output terminal 3.
  • the output terminal 2 is an example of a first output terminal that outputs a signal generated in the inductor L3 as a first signal.
  • the output terminal 3 is an example of a second output terminal that outputs a signal generated in the inductor L4 as a second signal.
  • the bias terminal 21 may be a power supply voltage.
  • the noise generated in the CG transistor 4 is canceled in the output of the differential signal. This is because the noise in the CG transistor 4 is canceled by the noise inverted by 180 degrees by the CS transistor 6. Therefore, reducing the noise generated by the CS transistor 6 effectively reduces the noise of the active balun circuit 100.
  • gm1: gm2 1: N.
  • N is a natural number.
  • the signal current value i 2 flowing through the CS transistor 6 is larger than the signal current value i 1 flowing through the CG transistor 4.
  • the current value i 2 flowing through the CS transistor 6 is preferably in the range of 2 to 10 times the signal current value i 1 flowing through the CG transistor 4.
  • the impedance of the inductor L1 on the primary side of the asymmetric transformer 110 is Z1, and the impedance of the inductor L2 is Z2.
  • the load impedance is realized by using a coil on the primary side of the asymmetric transformer 110, an increase in noise can be avoided. This is because the noise of the coil is smaller than that of the resistance element.
  • the inductor value L 1 of the first coil is larger than the inductor value L 2 of the second coil.
  • the inductor value L 1 of the first coil is preferably in the inductor value range of 10 times 2 times L 2 of the second coil.
  • FIG. 2 is a diagram showing the frequency and noise characteristics of the differential signal in the active balun circuit 100 according to the present embodiment.
  • NF noise
  • the value of N is preferably 2 to 10.
  • the value of N should be in the range of 4 to 8, with 8 being optimal.
  • FIG. 3 is a diagram showing a simple equivalent circuit of the asymmetric transformer 110 according to the present embodiment.
  • the operation of generating a differential signal current in the secondary side inductors L3 and L4 by the magnetic field generated by the primary side current of the asymmetric transformer will be described with reference to FIG.
  • the current is i 1, i 2, i 3 , i 4.
  • M mn is a mutual inductance. m and n take values of 1, 2, 3, and 4, respectively.
  • M 12 denotes a mutual inductance between L1 and L2.
  • the mutual inductance M mn and the coupling coefficient k mn have the relationship of the following formula 2.
  • substantially it is preferably equal to the inductance value L 3 of the third coil and the inductor value L 4 of the fourth coil.
  • Equation 5 when solving for V 3 and V 4 , the following Equation 6 is obtained.
  • the active balun circuit 100 has an input stage having a CG-CS configuration, connects the asymmetrical primary inductor of the transformer as a load element, and also connects the secondary side of the transformer. Output differential signals from symmetrical inductors.
  • the active balun circuit 100 in the active balun circuit 100 having the CG-CS configuration, it is possible to accurately maintain 180 degrees without performing complicated and sensitive phase adjustment, and to reduce the amplitude difference. A noise differential signal can be obtained.
  • a differential signal with low noise and suppressed phase error and amplitude error is obtained from a high frequency signal of an antenna, particularly in a high frequency receiver of about 10 GHz to 40 GHz. be able to.
  • Embodiment 2 differences from the first embodiment will be mainly described.
  • the same components as those described in the first embodiment are denoted by the same reference numerals, and the description thereof may be omitted.
  • FIG. 4 is a circuit diagram showing a configuration of the active balun circuit 102 according to the present embodiment.
  • a cascode transistor is inserted between the input stage composed of CG-CS transistors and the primary side of the asymmetric transformer with respect to the active balun circuit 100 described in the first embodiment. It has the structure made.
  • a cascode transistor 31 (an example of a third field effect transistor) cascode-connected to the CG transistor 4 is provided between the CG transistor 4 and the inductor L1 (first coil).
  • a cascode transistor 32 (an example of a fourth field effect transistor) cascode-connected to the CS transistor 6 is provided between the CS transistor 6 and the inductor L2 (second coil).
  • the source terminal of the cascode transistor 31 is connected to the drain terminal of the CG transistor 4, the gate terminal is connected to the bias terminal 30, and the drain terminal is connected to the inductor L1.
  • the source terminal of the cascode transistor 32 is connected to the drain terminal of the CS transistor 6, the gate terminal is connected to the bias terminal 30, and the drain terminal is connected to the inductor L2.
  • the cascode transistor 31 by suppressing the mirror effect of the CS transistor 6 by the cascode transistor 32, there is an effect that it is possible to operate up to a higher frequency.
  • the drain resistance from the load side of the cascode transistor 31 can be made equal to the drain resistance from the load side of the cascode transistor 32. Therefore, the cascode transistor 31 has the effect of matching the impedance of the input stage from the load side and suppressing imbalance.
  • the bias terminal 30 is supplied with an appropriate voltage at which the cascode transistors 31 and 32 operate in the saturation region.
  • Embodiment 3 FIG. In the present embodiment, differences from Embodiments 1 and 2 will be mainly described. In the present embodiment, the same components as those described in the first and second embodiments are denoted by the same reference numerals, and the description thereof may be omitted.
  • FIG. 5 is a circuit diagram showing a configuration of the active balun circuit 103 according to the present embodiment.
  • the active balun circuit 103 shown in FIG. 5 is obtained by adding a configuration capable of setting the bias voltage of the CS transistor 6 to the active balun circuit 102 described in the second embodiment.
  • the active balun circuit 103 includes a bias terminal 40 disposed between the input terminal 1 and the gate terminal of the CS transistor 6, and a capacitor 41 disposed between the bias terminal 40 and the input terminal 1.
  • the capacitor 41 is inserted between the input terminal 1 and the gate terminal of the CS transistor 6, and a bias voltage is supplied from the bias terminal 40 to the gate terminal of the CS transistor 6.
  • the bias terminal 40 and the capacitor 41 are added to the active balun circuit 102 described in the second embodiment. However, the bias is different from the active balun circuit 100 described in the first embodiment.
  • the terminal 40 and the capacitor 41 may be added.
  • the operation region of the CS transistor 6 is not affected by the voltage range of the input terminal 1 and the gate voltage with high linearity of the CS transistor 6 is obtained. Can operate in a range. As a result, an inverted signal of the input signal with lower distortion can be obtained. Therefore, there is an effect of obtaining a low distortion differential signal.
  • Embodiment 4 FIG. In the present embodiment, differences from Embodiments 1 to 3 will be mainly described. In this embodiment, the same components as those described in Embodiments 1 to 3 are denoted by the same reference numerals, and the description thereof may be omitted. In this embodiment, a configuration in which part or all of the transistors in the active balun circuits 100, 102, and 103 of Embodiments 1 to 3 are changed from field-effect transistors to junction type (bipolar) transistors will be described.
  • FIG. 6 is a circuit diagram showing a configuration of the active balun circuit 104 according to the present exemplary embodiment.
  • the active balun circuit 104 shown in FIG. 6 all the mounted field effect transistors are changed to junction transistors.
  • the active balun circuit 104 includes a junction transistor 51 instead of the CG transistor 4, and includes a junction transistor 52 instead of the CS transistor 6.
  • the junction type transistor 51 is an example of a first base type grounded transistor having an emitter terminal connected to the input terminal 1 and a base terminal as a common terminal (grounded).
  • the junction-type transistor 52 is an example of a second junction-type transistor with a common emitter, whose base terminal is connected to the input terminal 1 and whose emitter terminal is a common terminal (grounded).
  • the junction type transistors 51 and 52 replace the gate terminal with the base terminal, the source terminal with the emitter terminal, and the drain terminal with the collector terminal.
  • the same configuration and operation as the CS transistor 6 are performed.
  • FIG. 6 illustrates a configuration in which all the field effect transistors used in the active balun circuit 100 described in Embodiment 1 are replaced with junction transistors.
  • the field effect transistors used in the active balun circuits 102 and 103 described in the second and third embodiments may be replaced with junction transistors.
  • all of the transistors may be changed from the field effect type to the junction type, or a part thereof may be changed from the field effect type to the junction type. Also good.
  • the signal current value of each transistor is increased by changing some or all of the transistors from the field effect type to the junction type. It is possible to obtain an effect of gain improvement and noise reduction.

Landscapes

  • Amplifiers (AREA)
  • Coils Or Transformers For Communication (AREA)
  • Networks Using Active Elements (AREA)

Abstract

　アクティブバラン回路（１００）において、ソース端子が入力端子（１）に接続されるとともに、ゲート端子が接地されるＣＧトランジスタ（４）と、ゲート端子が入力端子（１）に接続されるとともに、ソース端子が接地されるＣＳトランジスタ（６）と、ＣＧトランジスタ（４）に接続されるインダクタ（Ｌ１）とＣＳトランジスタ（６）に接続されるインダクタ（Ｌ２）とを有する１次コイルと、インダクタ（Ｌ１）に対応するインダクタ（Ｌ３）とインダクタ（Ｌ２）に対応するインダクタ（Ｌ４）とを有する２次コイルとを備える非対称トランス（１１０）と、インダクタ（Ｌ３）に発生する第１信号を出力する出力端子（２）と、インダクタ（Ｌ４）に発生する第２信号を出力する出力端子（３）とを備える。

Description

アクティブバラン回路及びトランス
　本発明は、アクティブ素子（能動素子）を用いたバラン回路であるアクティブバラン回路と、このアクティブバラン回路が備えるトランスに関する。
　図７は、比較のためのアクティブバラン回路の構成を示す回路図である。図７に示す回路は、高周波回路においてアンテナで受信したシングルエンド高周波信号から１８０度／０度の位相を持つ差動信号を生成するアクティブバラン回路の例である（特許文献１参照）。
　このアクティブバラン回路では、入力端子１の入力信号から、ゲート接地のＣＧ（ｃｏｍｍｏｎ・Ｇａｔｅ）トランジスタ４の出力をトランジスタ５により位相を調整することにより、０度位相の信号を出力端子２に出力する。また、入力端子１の入力信号から、ソース接地のＣＳ（ｃｏｍｍｏｎ・Ｓｏｕｒｃｅ）トランジスタ６の出力を１８０度位相の反転信号として出力端子３に出力することで差動信号を得る。
特許第４２２６３７６号公報
　従来技術では、基本となるＣＧ－ＣＳ（ｃｏｍｍｏｎ・Ｇａｔｅ－ｃｏｍｍｏｎ・Ｓｏｕｒｃｅ）構成のアクティブバラン回路にトランジスタ５（ＭＯＳ　ＦＥＴ）を追加することにより、広い周波数帯域での位相のズレを回避している。
　図７の構成では、出力端子２の位相を正確に検出し、出力端子２の位相を出力端子３の位相の１８０度（反転位相）に制御する必要がある。しかし、回路の容量やトランジスタの閾値電圧のばらつきにより、特に高い周波数領域では正確に位相調整することが困難である。また、バラン回路で発生するノイズに関しても図７の構成では、削減することが考慮されていない。
　このように、図７の構成は、トランジスタ５（ＭＯＳ　ＦＥＴ）の基準電位の制御が複雑であり、位相のズレを制御することが難しいという課題がある。また、無線特性に影響のあるノイズ特性が改善できないという課題がある。
　本発明は、このような課題を解決するためになされたものであり、ＣＧ－ＣＳ構成のアクティブバラン回路において、センシティブな位相調整を実施することなく、正確に１８０度を保ち、かつ振幅差のない低ノイズである差動信号を得ることを目的とする。
　本発明に係るアクティブバラン回路は、入力端子から入力されるシングルエンド信号に基づいて、第１信号と、前記第１信号とは１８０度位相がずれた第２信号とを出力するアクティブバラン回路において、
　ソース端子が前記入力端子に接続されるとともに、ゲート端子が接地される第１電界効果トランジスタと、
　ゲート端子が前記入力端子に接続されるとともに、ソース端子が接地される第２電界効果トランジスタと、
　前記第１電界効果トランジスタのドレイン端子に接続される第１コイルと前記第２電界効果トランジスタのドレイン端子に接続される第２コイルとを有する１次コイルと、前記第１コイルに対応する第３コイルと前記第２コイルに対応する第４コイルとを有する２次コイルとを備えるトランスと、
　前記第３コイルに接続され、前記第３コイルに発生する信号を前記第１信号として出力する第１出力端子と、
　前記第４コイルに接続され、前記第４コイルに発生する信号を前記第２信号として出力する第２出力端子と
を備える特徴とする。
　本発明に係るアクティブバラン回路によれば、第１電界効果トランジスタのドレイン端子に接続される第１コイルと第２電界効果トランジスタのドレイン端子に接続される第２コイルとを有する１次コイルと、第１コイルに対応する第３コイルと第２コイルに対応する第４コイルとを有する２次コイルとを備えるトランスと、第３コイルに発生する信号を第１信号として出力する第１出力端子と、第４コイルに発生する信号を第２信号として出力する第２出力端子とを備えているので、入力段のアクティブ素子の負荷素子としてトランスの１次コイルを用い、２次側から差動信号を取り出すことができるので、振幅と位相差の誤差を抑制するとともに、入力段のアクティブ素子のノイズの発生を抑制することができるという効果を奏する。
実施の形態１に係るアクティブバラン回路１００の構成を示す回路図である。 実施の形態１に係るアクティブバラン回路１００における差動信号の周波数とノイズ特性を示す図である。 実施の形態１に係る非対称トランス１１０の簡易等価回路を示す図である。 実施の形態２に係るアクティブバラン回路１０２の構成を示す回路図である。 実施の形態３に係るアクティブバラン回路１０３の構成を示す回路図である。 実施の形態４に係るアクティブバラン回路１０４の構成を示す回路図である。 比較のためのアクティブバラン回路の構成を示す回路図である。
　実施の形態１．
　図１は、本実施の形態に係るアクティブバラン回路１００の構成を示す回路図である。図１を用いて、本実施の形態に係るアクティブバラン回路１００の回路構成について説明する。
　アクティブバラン回路１００は、入力端子１から入力されるシングルエンド信号に基づいて、第１信号を出力端子２から出力し、前記第１信号とは１８０度位相がずれた第２信号を出力端子３から出力する。第１信号と第２信号とにより、シングルエンド信号から生成される差動信号を構成する。
　本実施の形態に係るアクティブバラン回路１００は、下記（１）～（６）の構成を有する。
（１）アクティブバラン回路１００は、シングルエンド信号が入力される入力端子１にゲート接地トランジスタ４（以下、ＣＧトランジスタ４）のソース端子を接続するとともに、ソース接地トランジスタ６（以下、ＣＳトランジスタ６）のゲート端子を接続した入力段を有する。
　ＣＧトランジスタ４は、ソース端子が入力端子１に接続されるとともに、ゲート端子を共通端子とする（接地する）、ゲート接地の第１電界効果トランジスタの一例である。また、ＣＳトランジスタ６は、ゲート端子が入力端子１に接続されるとともに、ソース端子を共通端子とする（接地する）、ソース接地の第２電界効果トランジスタの一例である。
（２）アクティブバラン回路１００は、非対称トランス１１０を有する。非対称トランス１１０は、１次側（１次コイル）にインダクタＬ１（第１コイル）、インダクタＬ２（第２コイル）を備える。２次側（２次コイル）に、インダクタＬ１に対応するインダクタＬ３（第３コイル）、インダクタＬ２に対応するインダクタＬ４（第４コイル）を備える。ＣＧトランジスタ４のドレイン端子は、非対称トランス１１０のインダクタＬ１に接続され、ＣＳトランジスタ６のドレイン端子は、非対称トランス１１０のインダクタＬ２に接続される。
　非対称トランス１１０は、１次側（１次コイル）と２次側（２次コイル）とを有するトランスの一例である。
（３）ＣＧトランジスタ４のゲート端子はグランド（ＧＮＤ）あるいはバイアス端子２２に接続され、ｇｍ１のトランスコンダクタンスを持つ。ＣＳトランジスタ６のソース端子はＧＮＤまたはバイアス端子２３に接続され、ｇｍ２のトランスコンダクタンスを持つ。ｇｍ１：ｇｍ２＝１：Ｎとする。ここで、Ｎは、２～１０の範囲をとる。
（４）非対称トランス１１０のインダクタＬ１のインダクタ値をＬ１、インダクタＬ２のインダクタ値をＬ２、インダクタＬ３のインダクタ値をＬ３、インダクタＬ４のインダクタ値をＬ４とする。ここで、Ｌ１：Ｌ２＝ｎ：１とする。ｎは、自然数である。また、ｎの値は２～１０の範囲をとることが好適である。
（５）非対称トランス１１０の２次側のインダクタＬ３は、差動信号の出力端子２に接続する。非対称トランス１１０の２次側のインダクタＬ４は、差動信号の出力端子３に接続する。
　出力端子２は、インダクタＬ３に発生する信号を第１信号として出力する第１出力端子の一例である。出力端子３は、インダクタＬ４に発生する信号を第２信号として出力する第２出力端子の一例である。
（６）非対称トランス１１０において、ＣＧトランジスタ４、ＣＳトランジスタ６、出力端子２，３に接続していない側は、バイアス端子２１に接続する。バイアス端子２１は、電源電圧でもよい。
　次に、本実施の形態に係るアクティブバラン回路１００において、ノイズを削減する動作について説明する。
　図１において、ＣＧトランジスタ４で発生するノイズは、差動信号の出力においてキャンセルされる。これは、ＣＧトランジスタ４におけるノイズは、ＣＳトランジスタ６により１８０度反転されたノイズによりキャンセルされるからである。
　したがって、ＣＳトランジスタ６により発生するノイズを削減することが、アクティブバラン回路１００のノイズを効果的に削減することになる。
　ＣＳトランジスタ６により発生するノイズを削減するためには、ＣＳトランジスタ６のトランスコンダクタンスｇｍ２を増加させる必要がある。つまり、ＣＳトランジスタ６をサイズを大きくすることがノイズの減少につながる。
　ＣＧトランジスタ４のトランスコンダクタンスｇｍ１は、入力側のインピーダンス（Ｒｓ）とマッチングをとる必要から、ｇｍ１＝１／Ｒｓとなる一定値となる。よって、ＣＳトランジスタ６のトランスコンダクタンスｇｍ２を増加させる場合、ｇｍ１とｇｍ２との関係は、必然的にｇｍ２＞ｇｍ１となる。
　ＣＳトランジスタ６のトランスコンダクタンスｇｍ２を増加させるために、ｇｍ１：ｇｍ２＝１：Ｎとする。Ｎは自然数とする。
　ここで、ＣＧトランジスタ４、ＣＳトランジスタ６に流れる信号電流値を、各々、ｉ１、ｉ２とすると、ｇｍ１：ｇｍ２＝１：Ｎであるため、ｉ１：ｉ２＝１：Ｎとなり非対称な信号電流値となる。
　ＣＳトランジスタ６を流れる信号電流値ｉ２は、ＣＧトランジスタ４を流れる信号電流値ｉ１よりも大きい。特に、ＣＳトランジスタ６を流れる電流値ｉ２は、ＣＧトランジスタ４を流れる信号電流値ｉ１の２倍以上１０倍以下の範囲内であることが好ましい。
　非対称トランス１１０の一次側のインダクタＬ１のインピーダンスをＺ１とし、インダクタＬ２のインピーダンスをＺ２とする。Ｌ１，Ｌ２で発生する信号電圧振幅を等しくするためには、非対称トランス１１０の一次側のインピーダンスＺ１，Ｚ２の関係を、Ｚ１：Ｚ２＝Ｎ：１にする必要がある。したがって、負荷インピーダンスに抵抗素子を用いた場合には、インピーダンスＺ１の抵抗素子のノイズが大きくなるおそれがある。
　しかし、本実施の形態では、負荷インピーダンスを、非対称トランス１１０の１次側をコイルにすることにより実現しているため、ノイズの増加を避けることができる。これは、抵抗素子に比べてコイルのノイズは小さいためである。
　したがって、非対称トランス１１０の１次側において、Ｌ１＞Ｌ２とすることで、抵抗ノイズの増加を避けてＺ１：Ｚ２＝Ｎ：１を実現できることになる。
　このように、第１コイルのインダクタ値Ｌ１は、第２コイルのインダクタ値Ｌ２よりも大きい。特に、第１コイルのインダクタ値Ｌ１は、第２コイルのインダクタ値Ｌ２の２倍以上１０倍以下の範囲内であることが好ましい。
　図２は、本実施の形態に係るアクティブバラン回路１００における差動信号の周波数とノイズ特性を示す図である。
　図２に示すように、ｎの値を一定（ここでは、ｎ＝４）とすると、Ｎの増加によりＮＦ（ノイズ）は減少するが、高周波での特性は劣化する。したがって、適切なＮを選定する必要がある。Ｎの値は２から１０が好ましい。特に、Ｎの値は、４から８の範囲内がよく、８が最適である。
　図３は、本実施の形態に係る非対称トランス１１０の簡易等価回路を示す図である。
　図３を用いて、非対称トランスの１次側の電流で生成された磁界により、２次側のインダクタＬ３，Ｌ４に差動信号電流を生成する動作について説明する。
　インダクタＬ１，Ｌ２，Ｌ３，Ｌ４について、電圧をｖ１，ｖ２，ｖ３，ｖ４とし、電流をｉ１，ｉ２，ｉ３，ｉ４とする。また、Ｍｍｎは相互インダクタンスとする。ｍ，ｎは、１，２，３，４の値をとる。例えば、Ｍ１２は、Ｌ１とＬ２との相互インダクタンスを意味する。
　図３に示す非対称トランス１１０の簡易等価回路において、電流・電圧の関係は、式１で表される。
Figure JPOXMLDOC01-appb-M000001
　ここで、相互インダクタンスＭｍｎと結合係数ｋｍｎとは以下の式２の関係がある。
Figure JPOXMLDOC01-appb-M000002
　なお、説明を簡単にするため、非対称トランス１１０の結合係数とインダクタ値とを以下のとおりとする。
　ｋ１２＝ｋｐ、ｋ３４＝ｋＳ、ｋ１２とｋ３４以外のｋｍｎ＝ｋ、Ｌ１＝ｎＬｐ、Ｌ２＝Ｌｐ、Ｌ３＝Ｌ４＝Ｌｓとする。
　このように、第３コイルのインダクタ値Ｌ３と第４コイルのインダクタ値Ｌ４とは略等しいことが好ましい。Ｌ３＝Ｌ４とすることにより、第１信号と第２信号との位相誤差、振幅誤差を抑制することができる。
　上記の値と、式１及び式２により、２次側の電圧は以下の式３となる。
Figure JPOXMLDOC01-appb-M000003
　式３において、電流ｉｍ、電圧ｖｍをフェーザ表示の電流Ｉｍ、電圧Ｖｍにすると、次の式４となる。ここで、上述のように、ｍ＝１，２，３，４である。
Figure JPOXMLDOC01-appb-M000004
　この非対称トランスの入出力伝達特性を求めるにあたり、ここでは出力側の負荷インピーダンスをＺｓとしてＶ３＝Ｉ３ＺＳ，Ｖ４＝Ｉ４ＺＳとすると以下の式５が得られる。
Figure JPOXMLDOC01-appb-M000005
　式５において、Ｖ３とＶ４について解くと、以下の式６の通りとなる。
Figure JPOXMLDOC01-appb-M000006
　これにより、非対称トランス１１０を用いることで、差動信号間のアンバランスを補正できる特性を実現できることがわかる。
　以上のように、本実施の形態に係るアクティブバラン回路１００は、ＣＧ－ＣＳ構成の入力段を持ち、負荷素子として非対称なトランスの１次側のインダクタを接続するとともに、トランスの２次側の対称なインダクタから差動信号を出力する。
　本実施の形態に係るアクティブバラン回路１００によれば、ＣＧ－ＣＳ構成のアクティブバラン回路１００において、複雑でセンシティブな位相調整を実施することなく、正確に１８０度を保ち、かつ振幅差のない低ノイズの差動信号を得ることができる。
　また、本実施の形態に係るアクティブバラン回路１００によれば、特に１０ＧＨｚから４０ＧＨｚ程度の高周波受信装置において、アンテナの高周波信号から、低ノイズかつ、位相誤差、振幅誤差を抑制した差動信号を得ることができる。
　実施の形態２．
　本実施の形態では、主に、実施の形態１と異なる点について説明する。
　本実施の形態では、実施の形態１で説明した構成部と同様の構成部については同一の符号を付し、その説明を省略する場合がある。
　図４は、本実施の形態に係るアクティブバラン回路１０２の構成を示す回路図である。
　図４に示すアクティブバラン回路１０２は、実施の形態１で説明したアクティブバラン回路１００に対し、ＣＧ－ＣＳトランジスタで構成される入力段と非対称トランスの１次側との間に、カスコードトランジスタが挿入された構成を有する。
　ＣＧトランジスタ４とインダクタＬ１（第１コイル）との間に、ＣＧトランジスタ４にカスコード接続されたカスコードトランジスタ３１（第３電界効果トランジスタの一例）を備える。また、ＣＳトランジスタ６とインダクタＬ２（第２コイル）との間に、ＣＳトランジスタ６にカスコード接続されたカスコードトランジスタ３２（第４電界効果トランジスタの一例）を備える。
　カスコードトランジスタ３１のソース端子はＣＧトランジスタ４のドレイン端子に接続され、ゲート端子はバイアス端子３０に接続され、ドレイン端子はインダクタＬ１に接続される。
　カスコードトランジスタ３２のソース端子はＣＳトランジスタ６のドレイン端子に接続され、ゲート端子はバイアス端子３０に接続され、ドレイン端子はインダクタＬ２に接続される。
　図４において、ＣＳトランジスタ６のミラー効果をカスコードトランジスタ３２により抑制することで、より高い周波数までの動作が可能になる効果がある。カスコードトランジスタ３１によって、カスコードトランジスタ３１の負荷側からのドレイン抵抗を、カスコードトランジスタ３２の負荷側からのドレイン抵抗に揃えることができる。よって、カスコードトランジスタ３１は、負荷側からの入力段のインピーダンスを揃え、アンバランスを抑制する効果がある。また、バイアス端子３０には、カスコードトランジスタ３１，３２が飽和領域で動作する適切な電圧を供給する。
　以上のように、本実施の形態に係るアクティブバラン回路１０２によれば、カスコード接続されたカスコードトランジスタ３１，３２により、高周波における特性を改善することができる。
　実施の形態３．
　本実施の形態では、主に、実施の形態１，２と異なる点について説明する。
　本実施の形態では、実施の形態１，２で説明した構成部と同様の構成部については同一の符号を付し、その説明を省略する場合がある。
　図５は、本実施の形態に係るアクティブバラン回路１０３の構成を示す回路図である。
　図５に示すアクティブバラン回路１０３は、実施の形態２で説明したアクティブバラン回路１０２に対し、ＣＳトランジスタ６のバイアス電圧を設定することができる構成を追加したものである。
　図５において、アクティブバラン回路１０３は、入力端子１とＣＳトランジスタ６のゲート端子との間に配置されたバイアス端子４０と、バイアス端子４０と入力端子１との間に配置されたコンデンサ４１とを備える。
　このように、入力端子１とＣＳトランジスタ６のゲート端子の間にコンデンサ４１を挿入し、バイアス電圧をバイアス端子４０からＣＳトランジスタ６のゲート端子に供給する。
　なお、図５では、実施の形態２で説明したアクティブバラン回路１０２に対し、バイアス端子４０とコンデンサ４１とを追加する構成としたが、実施の形態１で説明したアクティブバラン回路１００に対し、バイアス端子４０とコンデンサ４１とを追加する構成としてもよい。
　以上のように、本実施の形態に係るアクティブバラン回路１０３によれば、ＣＳトランジスタ６の動作領域は、入力端子１の電圧範囲の影響を受けずに、ＣＳトランジスタ６の線形性の高いゲート電圧範囲で動作させることができる。これにより、より低歪な入力信号の反転信号を得ることができる。よって、低歪な差動信号を得る効果がある。
　実施の形態４．
　本実施の形態では、主に、実施の形態１～３と異なる点について説明する。
　本実施の形態では、実施の形態１～３で説明した構成部と同様の構成部については同一の符号を付し、その説明を省略する場合がある。
　本実施の形態では、実施の形態１～３のアクティブバラン回路１００，１０２，１０３において、トランジスタの一部または全部を電界効果型トランジスタから接合型（バイポーラ型）トランジスタに変更した構成について説明する。
　図６は、本実施の形態に係るアクティブバラン回路１０４の構成を示す回路図である。
　図６に示すアクティブバラン回路１０４では、実装されている全ての電界効果型トランジスタを接合型トランジスタに変更している。アクティブバラン回路１０４は、ＣＧトランジスタ４に替えて接合型トランジスタ５１を備え、ＣＳトランジスタ６に替えて接合型トランジスタ５２を備える。
　接合型トランジスタ５１は、エミッタ端子が入力端子１に接続されるとともに、ベース端子を共通端子とする（接地する）、ベース接地の第１接合型トランジスタの一例である。
　接合型トランジスタ５２は、ベース端子が入力端子１に接続されるとともに、エミッタ端子を共通端子とする（接地する）、エミッタ接地の第２接合型トランジスタの一例である。
　本実施の形態に係る接合型トランジスタ５１，５２は、実施の形態１～３において、ゲート端子をベース端子に、ソース端子をエミッタ端子に、ドレイン端子をコレクタ端子に読み替えることで、ＣＧトランジスタ４，ＣＳトランジスタ６と同様の構成及び動作をする。
　なお、図６では実施の形態１で説明したアクティブバラン回路１００に用いられている電界効果型トランジスタをすべて接合型トランジスタに変更した構成について説明した。しかし、実施の形態２，３で説明したアクティブバラン回路１０２，１０３に用いられている電界効果型トランジスタを接合型トランジスタに替えてもよい。
　また、実施の形態１～３のアクティブバラン回路１００，１０２，１０３において、トランジスタの全部を電界効果型から接合型に変更してもよいし、一部を電界効果型から接合型に変更してもよい。
　以上のように、実施の形態１～３のアクティブバラン回路１００，１０２，１０３において、トランジスタの一部または全部を電界効果型から接合型に変更することにより、各トランジスタの信号電流値を増加させることができ、ゲインの向上や低ノイズ化の効果を得る。
　以上のように、実施の形態１～４のアクティブバラン回路１００，１０２，１０３，１０４によれば、低ノイズかつ変換精度（差動信号の振幅・位相）の高い特性を得ることができる。また、アンテナから入力されるシングルエンドの信号から、ノイズの影響を抑制できる差動信号を高性能に生成することで、無線機やレーダの受信感度を向上することが可能になる。
　以上、本発明の実施の形態について説明したが、これらの実施の形態のうち、２つ以上を組み合わせて実施しても構わない。あるいは、これらの実施の形態のうち、１つを部分的に実施しても構わない。あるいは、これらの実施の形態のうち、２つ以上を部分的に組み合わせて実施しても構わない。
　なお、以上の実施の形態は、本質的に好ましい例示であって、本発明、その適用物や用途の範囲を制限することを意図するものではなく、必要に応じて種々の変更が可能である。本発明は、これらの実施の形態に限定されるものではなく、必要に応じて種々の変更が可能である。
　１　入力端子、２，３　出力端子、４　ＣＧトランジスタ、５　トランジスタ、６　ＣＳトランジスタ、２１，２２，２３　バイアス端子、３０　バイアス端子、３１，３２　カスコードトランジスタ、４０　バイアス端子、４１　コンデンサ、５１，５２　接合型トランジスタ、１００，１０１，１０２，１０３　アクティブバラン回路、１１０　非対称トランス、Ｌ１，Ｌ２，Ｌ３，Ｌ４　インダクタ。

Claims (14)

  1. 　シングルエンド信号が入力される入力端子と、
    　ソース端子が前記入力端子に接続されるとともに、ゲート端子が接地される第１電界効果トランジスタと、
    　ゲート端子が前記入力端子に接続されるとともに、ソース端子が接地される第２電界効果トランジスタと、
    　前記第１電界効果トランジスタのドレイン端子に接続される第１コイルと前記第２電界効果トランジスタのドレイン端子に接続される第２コイルとを有する１次コイルと、前記第１コイルに対応する第３コイルと前記第２コイルに対応する第４コイルとを有する２次コイルとを備えるトランスと、
    　前記第３コイルに接続され、前記第３コイルに発生する信号を前記シングルエンド信号と同位相の第１信号として出力する第１出力端子と、
    　前記第４コイルに接続され、前記第４コイルに発生する信号を前記シングルエンド信号とは１８０度位相がずれた第２信号として出力する第２出力端子と
    を備える特徴とするアクティブバラン回路。
  2. 　前記第１コイルのインダクタ値は、前記第２コイルのインダクタ値よりも大きいことを特徴とする請求項１に記載のアクティブバラン回路。
  3. 　前記第１コイルのインダクタ値は、前記第２コイルのインダクタ値の２倍以上１０倍以下の範囲内であることを特徴とする請求項１または２に記載のアクティブバラン回路。
  4. 　前記第２電界効果トランジスタのトランスコンダクタンス値は、前記第１電界効果トランジスタのトランスコンダクタンス値よりも大きいことを特徴とする請求項１～３のいずれかに記載のアクティブバラン回路。
  5. 　前記第２電界効果トランジスタのトランスコンダクタンス値は、前記第１電界効果トランジスタのトランスコンダクタンス値の２倍以上１０倍以下の範囲内であることを特徴とする請求項１～４のいずれかに記載のアクティブバラン回路。
  6. 　前記第３コイルのインダクタ値と前記第４コイルのインダクタ値とは等しいことを特徴とする請求項１～５のいずれかに記載のアクティブバラン回路。
  7. 　前記入力端子と前記第２電界効果トランジスタのゲート端子との間に配置されたバイアス端子と、前記バイアス端子と前記入力端子との間に配置されたコンデンサとを備えることを特徴とする請求項１～６のいずれかに記載のアクティブバラン回路。
  8. 　前記第１電界効果トランジスタと前記第１コイルとの間に、前記第１電界効果トランジスタにカスコード接続された第３電界効果トランジスタを備えることを特徴とする請求項１～７のいずれかに記載のアクティブバラン回路。
  9. 　前記第２電界効果トランジスタと前記第２コイルとの間に、前記第２電界効果トランジスタにカスコード接続された第４電界効果トランジスタを備えることを特徴とする請求項１～８のいずれかに記載のアクティブバラン回路。
  10. 　シングルエンド信号が入力される入力端子と、
    　エミッタ端子が前記入力端子に接続されるとともに、ベース端子が接地される第１接合型トランジスタと、
    　ベース端子が前記入力端子に接続されるとともに、エミッタ端子が接地される第２接合型トランジスタと、
    　前記第１接合型トランジスタのコレクタ端子に接続される第１コイルと前記第２接合型トランジスタのコレクタ端子に接続される第２コイルとを有する１次コイルと、前記第１コイルに対応する第３コイルと前記第２コイルに対応する第４コイルとを有する２次コイルとを備えるトランスと、
    　前記第３コイルに接続され、前記第３コイルに発生する信号を第１信号として出力する第１出力端子と、
    　前記第４コイルに接続され、前記第４コイルに発生する信号を前記第１信号とは１８０度位相がずれた第２信号として出力する第２出力端子と
    を備える特徴とするアクティブバラン回路。
  11. 　入力端子から入力されるシングルエンド信号に基づいて、第１信号と、前記第１信号とは１８０度位相がずれた第２信号とを出力するアクティブバラン回路であって、ソース端子が前記入力端子に接続されるとともに、ゲート端子が接地される第１電界効果トランジスタと、ゲート端子が前記入力端子に接続されるとともに、ソース端子が接地される第２電界効果トランジスタとを備えるアクティブバラン回路が備えるトランスであって、
    　前記第１電界効果トランジスタのドレイン端子に接続される第１コイルと、前記第２電界効果トランジスタのドレイン端子に接続される第２コイルとを有する１次コイルと、
    　前記第１コイルに対応する第３コイルと、前記第２コイルに対応する第４コイルとを有する２次コイルと
    を備え、
    　前記第３コイルは、前記第３コイルに発生する信号を前記第１信号として出力する第１出力端子に接続され、
    　前記第４コイルは、前記第４コイルに発生する信号を前記第２信号として出力する第２出力端子に接続されることを特徴とするトランス。
  12. 　前記第１コイルのインダクタ値は、前記第２コイルのインダクタ値よりも大きいことを特徴とする請求項１１に記載のトランス。
  13. 　前記第１コイルのインダクタ値は、前記第２コイルのインダクタ値の２倍以上１０倍以下の範囲内であることを特徴とする請求項１１または１２に記載のトランス。
  14. 　前記第３コイルのインダクタ値と前記第４コイルのインダクタ値とは等しいことを特徴とする請求項１１～１３のいずれかに記載のトランス。
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