JP3656911B2 - 電源回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、変圧器を備える電源回路に関する。
【０００２】
【従来の技術】
変圧器を備える電源回路は、変圧器の一次側に供給された電力を一次側のコイルと二次側のコイルの巻線比に従って二次側に供給し、二次側に接続される電気機器等の負荷に電力を供給する。
【０００３】
そして、この電源回路には、変圧器の二次側でコイルやその他の回路の短絡を生じた場合に、これを検出して変圧器の一次側への電力の供給を停止させて電源を保護するための回路が設けられている。
【０００４】
この電源を保護するための回路として、例えば特開平７−２２７０８３号公報に開示されるものがある。前記公報に開示される保護回路では、変圧器の一次側にフォトカプラの受光素子を設けるとともに、変圧器の二次側にフォトカプラの発光素子を設けている。
【０００５】
そして、変圧器の二次側で短絡を生ずると、フォトカプラの発光素子が発光を生ずる。そして、変圧器の一次側に設けられるフォトカプラの受光素子が前記発光素子の発光を受光すると、変圧器の一次側への電力の供給が停止されるようにされている。
【０００６】
これにより、変圧器の二次側に短絡を生じた場合に、電力の供給を停止し、電源回路を構成する半導体素子等が損傷する等を防ぐことができるようにされている。
【０００７】
【発明が解決しようとする課題】
しかし、前記特開平７−２２７０８３号公報に開示される回路によると、上述のように変圧器の一次側に受光素子を設け、変圧器の二次側に発光素子を設けなければならない。
【０００８】
従って、電源を保護するための回路要素を変圧器の一次側と二次側の双方に設けなければならず、多くのスペースを必要とし、電源回路をコンパクトにできなかった。
【０００９】
そこで、本発明は、電源回路を保護するための回路を設けるスペースを低減することができ、かかる回路をコンパクトにすることにより、コンパクトに構成することができる電源回路を提供することを目的にする。
【００１０】
【課題を解決するための手段】
上記課題を解決するため、本発明は、変圧器を備える電源回路であって、前記変圧器の一次側に第一のコイルと第二のコイルと第三のコイルが設けられ、前記第一のコイルはパルス電圧に基づく電力を出力する電力源よりパルス電圧が印加されるものであり、前記第二のコイルと第三のコイルは、各々の一方の端子が共通して接地されるとともに、各々の他方の端子に向かってコイルを巻回する方向が互いに逆向きとされ、かつ第二のコイルと第三のコイルの巻数を異ならせてあり、前記変圧器の二次側に前記一次側の第一のコイル、第二のコイル及び第三のコイルに対応させた複数のコイルが設けられており、前記変圧器の一次側には、前記第一のコイルと直列関係に接続されるとともに前記第二のコイルの他方の端子に接続され前記変圧器への電力の入力を制御するためのパワースイッチング素子と、前記第二のコイルの他方の端子にアノード側が接続されたダイオードと、該ダイオードを介して入力された前記第二のコイルに誘導されたパルス電圧を積分する第一の積分回路と、前記第三のコイルの他方の端子にアノード側が接続されたダイオードと、該ダイオードを介して入力された前記第三のコイルに誘導されたパルス電圧を積分する第二の積分回路と、前記第一の積分回路の出力と第二の積分回路の出力との差に基づいて前記第二のコイル及び第三のコイル間の電圧状態の異常を検出する異常検出手段とが設けられており、前記パワースイッチング素子が導通状態とされると、前記第一のコイルにパルス電圧が印加されることにより前記変圧器に電力が入力されるとともに、前記異常検出手段が前記第二のコイル及び第三のコイル間の電圧状態の異常を検出すると、前記パワースイッチング素子が非導通状態とされ、前記変圧器への電力の入力が停止されるように構成されている。
【００１１】
本発明の電源回路によると、前記変圧器の一次側に設けられる第二のコイル及び第三のコイルには、これらに誘導される電圧間の位相差が１８０度となる電圧が形成される。
【００１２】
そして、第二のコイル及び第三のコイルには、これらコイルの巻数が異なることにより、一方のコイルに誘導される電圧は他方のコイルに誘導される電圧より波高値の大きい電圧に形成される。
【００１３】
そして、本発明の電源回路が正常に動作している場合には、前記変圧器の一次側の前記第二のコイルと第三のコイル間には、所定の電圧差の状態が形成される。
【００１４】
そして、変圧器の二次側に短絡を生ずると、変圧器の二次側と磁気的に結合して動作している前記一次側の第二のコイルと第三のコイル間の電圧状態に変動を生じ、第二のコイルと第三のコイル間の電圧状態の異常を生ずる。
【００１５】
そして、第二のコイルと第三のコイル間の電圧状態の異常は、前記異常検出手段によって検出される。異常検出手段は、第二のコイル及び第三のコイル間の電圧状態の異常を、前記第一の積分回路による積分値と第二の回路による積分値とに基づいて検出する。
【００１６】
異常検出手段が異常を検出すると、前記パワースイッチング素子が非導通状態とされ、パワースイッチング素子が接続される変圧器の第一のコイルに電流を導通させることができず、変圧器への電力の入力が停止される。これにより、変圧器の二次側への電力の供給も停止される。
【００１７】
本発明の電源回路によると、電源回路を保護するための手段、即ち変圧器の二次側の短絡を検出して二次側への電力の供給を停止するための手段は、変圧器の一次側に設けられており、変圧器の二次側に設けられない。
【００１８】
これにより、電源回路をコンパクトにでき、電源回路を設けるためのスペースを低減させることができる。また、電源回路への電気機器の接続を容易とでき、電源回路の取り扱いを容易にできる。
【００１９】
また、上記電源回路において、前記変圧器の一次側に、前記パワースイッチング素子の動作を制御するための第一のスイッチング素子を設け、
前記パワースイッチング素子を、電流が入力される入力端子及び電流を出力する出力端子を前記第一のコイルに直列になるように接続し、導通状態と非導通状態を制御するための制御端子を、前記第二のコイルの他方の端子より制御電圧が入力されるように接続するとともに、前記第一のスイッチング素子を介して接地に接続し、
前記異常検出手段が前記異常を検出すると、前記第一のスイッチング素子が導通状態とされ、前記パワースイッチング素子の制御端子を前記導通状態とされた第一のスイッチング素子によって接地することにより、前記パワースイッチング素子が非導通状態とされるように構成することができる（請求項２）。
【００２０】
この発明の電源回路によると、前記異常検出手段が異常を検出すると、前記第一のスイッチング素子を導通状態とすることによって前記パワースイッチング素子を非導通状態にすることができる。
【００２１】
これにより、パワースイッチング素子の動作を前記第一のスイッチング素子のオン、オフの動作によって制御することができる。これにより、異常検出手段による異常の検出に基づきパワースイッチング素子を制御する回路をコンパクトに構成することができる。
【００２２】
また、上記第一のスイッチング素子を設けた電源回路において（請求項２）、前記異常検出手段としてツエナーダイオードを設け、前記第二のコイル及び第三のコイル間の電圧状態に異常を生ずると、前記ツエナーダイオードが逆方向に導通し、該逆方向に導通したツエナーダイオードが電圧を出力することによって前記第一のスイッチング素子を導通状態とするようにすることができる（請求項３）。
【００２３】
この発明の電源回路によると、異常検出手段をツエナーオードにより構成するので、前記異常を簡便な回路によって検出することができる。これにより、電源回路をコンパクトに構成できるとともに、製造コストを抑制することもできる。
【００２４】
また、異常検出手段としてツエナーダイオードを設けた上記電源回路において（請求項３）、前記変圧器の一次側に、前記第一のスイッチング素子の導通状態を制御するための第二のスイッチング素子を設け、
該第二のスイッチング素子を、前記ツエナーダイオードが前記第二のコイルと第三のコイル間の電圧状態の異常を検出して電圧を出力すると、導通状態とされるように接続し、
該導通状態とされた第二のスイッチング素子によって前記第一のスイッチング素子を導通状態とするように構成することができる（請求項４）。
【００２５】
この発明の電源回路によると、異常検出手段が異常を検出した場合に、第二のスイッチング素子を導通状態とすることによって第一のスイッチング素子を導通状態とし、パワースイッチング素子を非導通状態とすることができる。
【００２６】
これにより、前記ツエナーダイオードからの電圧の出力に基づく第二のスイッチング素子のオン、オフの動作によって、第一のスイッチング素子の動作を制御することができる。これにより、ツエナーダイオードの動作に基づき第一のスイッチング素子を制御するための回路を簡便に構成することができる。
【００２７】
また、前記第一のスイッチング素子をトランジスタにより構成することができる（請求項５）。これにより、前記パワースイッチング素子の出力を制御する第一のスイッチング素子を接続する回路を簡便にできるとともに、電源回路の製造コストを抑制することもできる。
【００２８】
また、前記第二のスイッチング素子をトランジスタにより構成することができる（請求項６）。これにより、前記第一のスイッチング素子の導通状態を制御する第二のスイッチング素子を接続する回路を簡便にできるとともに、電源回路の製造コストを抑制することができる。
【００２９】
【発明の実施の形態】
本発明の実施の形態について、図面を参酌しつつ説明する。図１は、本発明の一実施形態である電源回路３５の回路図である。電源回路３５は、変圧器２５とパワーＦＥＴ（パワー電界効果トランジスタ）１とフィードバック回路１０と第一のトランジスタ１５と第二のトランジスタ１４と第一の積分回路３１と第二の積分回路３２とツエナーダイオード１３を備えている。
【００３０】
変圧器２５は、一次側に第一のコイルＬ１、第二のコイルＬ２、第三のコイルＬ３が設けられている。また、変圧器２５は、二次側に第四のコイルＬ４、第五のコイルＬ５が設けられている。
【００３１】
変圧器２５は、第一のコイルＬ１に電圧が印加されると、第四のコイルＬ４と第五のコイルＬ５に、コイルＬ１とコイルＬ４とコイルＬ５との巻数の関係に従った電圧が誘導される。また、変圧器２５の第二のコイルＬ２と第三のコイルＬ３には、コイルＬ２とコイルＬ３とコイルＬ５との巻数の関係に従った電圧が誘導される。
【００３２】
変圧器２５は、後に説明するパワーＦＥＴ１が動作状態にあり、一次側と二次側の間で電力を伝達できる状態にあると、第四のコイルＬ４には、第一のコイルＬ１に印加される電圧に対してコイルＬ４とコイルＬ１との巻数の関係に従った電圧が誘導される。
【００３３】
また、変圧器２５は、一次側と二次側の間で電力を伝達できる状態にあると、第二のコイルＬ２及び第三のコイルＬ３には、コイルＬ５に誘導される電圧に対してコイルＬ２とコイルＬ３とコイルＬ５の巻数の関係に従った電圧が誘導される。
【００３４】
第一のコイルＬ１は、図示されない電力源と接続されており、この電力源よりパルス電圧を印加される。第二のコイルＬ２と第三のコイルＬ３は、これらのコイルの一方の端子５を共通にし、この端子５が接地されている。そして、第二のコイルＬ２と第三のコイルＬ３は、コイルを巻回する方向が互いに逆方向になるように形成されている。
【００３５】
即ち、第二のコイルＬ２と第三のコイルＬ３は、第二のコイルＬ２の一方の端子５より他方の端子４に向かってコイルが巻回される方向と第三のコイルＬ３の一方の端子５より他方の端子６に向かってコイルが巻回される方向とが互いに逆向きの関係となるように形成されている。これにより、第二のコイルＬ２に誘導されるパルス電圧と第三のコイルＬ３に誘導されるパルス電圧との間に１８０度の位相差を生ずる。
【００３６】
また、第二のコイルＬ２と第三のコイルＬ３は、コイルＬ２の巻数Ｎ２がコイルＬ３の巻数Ｎ３より大きくされている。これにより、変圧器２５が正常に動作している状態において、第二のコイルＬ２に誘導されるパルス電圧の波高値が第三のコイルＬ３に誘導されるパルス電圧の波高値より大きくなる。
【００３７】
変圧器２５の二次側の第四のコイルＬ４は、高電圧用として設けられている。第四のコイルＬ４の出力端子２６は、高電圧用の出力端子である。変圧器の二次側の第五のコイルＬ５は、低電圧用として設けられている。第五のコイルＬ５の出力端子２７は、低電圧用の出力端子である。
【００３８】
そして、変圧器２５の二次側の出力端子２６、２７には、各々に図示されない電気機器が接続され、これらの電気機器を変圧器２５の二次側より出力される電力によって動作させることができる。
【００３９】
パワーＦＥＴ１は、変圧器２５の一次側の第一のコイルＬ１と第二のコイルＬ２との間に接続されている。このパワーＦＥＴ１は、変圧器２５への電力の入力を制御するためのパワースイッチング素子にあたる。
【００４０】
このパワーＦＥＴ１は、各種の半導体スイッチング素子の中でも大電力を入出力できるものが用いられる。そして、パワーＦＥＴ１は、後に説明する各端子１ｄ、１ｓ、１ｇに数百Ｖ程度の高電圧を印加することができる。
【００４１】
パワーＦＥＴ１は、ドレイン端子１ｄ、ゲート端子１ｇ及びソース端子１ｓを備えている。ドレイン端子１ｄは、第一のコイルＬ１の出力端子３に接続されている。ドレイン端子１ｄは、パワーＦＥＴ１が動作している状態で、第一のコイルＬ１からの電流を入力するための入力端子にあたる。
【００４２】
ソース端子１ｓは、抵抗１９を介して接地されている。この抵抗１９により、パワーＦＥＴ１が動作している状態でソース端子１ｓに一定の電圧を与え、動作を安定させることができる。ソース端子１ｓは、パワーＦＥＴ１が動作している状態で、電流を出力するための出力端子にあたる。
【００４３】
ゲート端子１ｇは、パワーＦＥＴ１の動作を制御するための制御電圧が入力される制御端子にあたる。パワーＦＥＴ１のゲート端子１ｇは、後に説明する第一のトランジスタ１５を介して接地に接続されている。
【００４４】
また、パワーＦＥＴ１のゲート端子１ｇは、直列に接続された抵抗７及びコンデンサ８を介して第二のコイルＬ２の他方の端子４に接続されている。抵抗７及びコンデンサ８を設けることにより、起動電流がコイルＬ２を介して接地に流入することを防ぎ、コイルＬ２に形成された電圧パルスをより確実にパワーＦＥＴ１のゲート端子１ｇに入力することができる。
【００４５】
パワーＦＥＴ１は、ゲート端子１ｇに所定の制御電圧が入力されると、導通状態となる。そして、パワーＦＥＴ１のドレイン端子１ｄとソース端子１ｓ間が導通状態となるので、コイルＬ１に電圧が印加されると、コイルＬ１よりドレイン端子１ｄを通ってソース端子１ｓより出力される電流を導通させることができる。
【００４６】
そして、パワーＦＥＴ１に電流が導通して動作している状態にあると、変圧器２５は、一次側のコイルＬ１、Ｌ２及びＬ３と二次側のコイルＬ４及びＬ５間で電力を伝達することができる。
【００４７】
一方、パワーＦＥＴ１は、ゲート端子１ｇに制御電圧が入力されない状態では導通状態とならず、パワーＦＥＴ１のドレイン端子１ｄとソース端子１ｓ間は導通状態とされない。従って、コイルＬ１に電圧が印加されても、コイルＬ１及びパワーＦＥＴ１に電流を導通させることができない。
【００４８】
これにより、パワーＦＥＴ１が非導通状態とされ動作していない状態では、変圧器２５は、一次側のコイルＬ１、Ｌ２及びＬ３と二次側のコイルＬ４及びＬ５間で電力を伝達することができない。
【００４９】
電源回路３５には、図１に示されるように、フィードバック回路１０が設けられている。フィードバック回路１０は、変圧器２５の二次側が過負荷や軽負荷となったこと等によって生ずる減電圧や過電圧を検出して変圧器２５の一次側にフィードバックするための回路である。
【００５０】
このフィードバック回路１０として、変圧器を備える電源回路に設けられ、変圧器の二次側の電圧を検出して一次側にフィードバックする公知のフィードバック回路を設けることができる。
【００５１】
フィードバック回路１０は、図１に示されるように、その出力端子がパワーＦＥＴ１のソース端子１ｓに接続されている。また、フィードバック回路１０は、二つの入力端子を備えている。
【００５２】
フィードバック回路１０の一つの入力端子は変圧器２５の二次側の電圧を検出するためのモニター端子２９に接続されている。また、フィードバック回路１０の他の一つの入力端子は、後に説明するダイオード９のカソード側とコンデンサ１１及び抵抗１２の一方の端子とに接続されている。
【００５３】
第一のトランジスタ１５は、パワーＦＥＴ１の動作を制御する。即ち、第一のトランジスタ１５は、その導通状態に応じて、パワーＦＥＴ１を導通状態とし、また非導通状態とする。
【００５４】
第一のトランジスタ１５は、ベース端子１５ｂとエミッタ端子１５ｅとコレクタ端子１５ｃを備えている。ベース端子１５ｂは、抵抗１８を介して後に説明する第二のトランジスタ１４のコレクタ端子１４ｃに接続されている。
【００５５】
また、ベース端子１５ｂは、抵抗１６を介して接地に接続されるとともに、電解コンデンサ１７を介して接地に接続されている。この抵抗１６及び電界コンデンサ１７により、第二のトランジスタ１４より出力されベース端子１５ｂに入力される電圧のレベルを安定させることができる。
【００５６】
抵抗１８はトランジスタ１５のベース抵抗である。抵抗１８と電解コンデンサ１７との組み合わせに基づく時定数により、トランジスタ１５を導通状態とするタイミングが調整される。
【００５７】
第一のトランジスタ１５のエミッタ端子１５ｅは接地に接続されている。また、第一のトランジスタ１５のコレクタ端子１５ｃは、前記パワーＦＥＴ１のゲート端子１ｇに接続されている。
【００５８】
第一のトランジスタ１５は、後に説明する第二のトランジスタ１４が導通状態とされて第二のトランジスタ１４より電圧が出力されると、この電圧がトランジスタ１５に対する動作信号としてベース端子１５ｂに入力され導通状態とされる。
【００５９】
そして、第一のトランジスタ１５が導通状態とされると、第一のトランジスタ１５のコレクタ端子１５ｃとエミッタ端子１５ｅ間が導通状態とされる。これにより、第一のトランジスタ１５のコレクタ端子１５ｃが接地と導通する。これにより、パワーＦＥＴ１は、制御端子１ｇが接地され、制御電圧が入力されず、非導通状態とされる。
【００６０】
一方、第一のトランジスタ１５は、第二のトランジスタ１４より電圧が出力されない場合には、ベース端子１５ｂへの電圧の入力がないので、導通状態とされない。
【００６１】
そして、この場合には、第一のトランジスタ１５のコレクタ端子１５ｃとエミッタ端子１５ｅ間は導通状態とされず、第一のトランジスタ１５のコレクタ端子１５ｃは接地されない。これにより、パワーＦＥＴ１の制御端子１ｇに制御電圧を入力することができ、パワーＦＥＴ１を導通状態とすることができる。
【００６２】
この第一のトランジスタ１５は、パワーＦＥＴ１の動作を制御するための第一のスイッチング素子にあたる。
【００６３】
第二のトランジスタ１４は、第一のトランジスタ１５の動作を制御する。即ち、第二のトランジスタ１４は、その導通状態に応じて、第一のトランジスタ１５を導通状態とし、また非導通状態とする。
【００６４】
第二のトランジスタ１４は、ベース端子１４ｂとエミッタ端子１４ｅとコレクタ端子１４ｃを備えている。第二のトランジスタ１４のベース端子１４ｂは、直列に接続された抵抗２０及びダイオード２１を介して第三のコイルＬ３の他方の端子６に接続されている。抵抗２０は、トランジスタ１４のベース抵抗である。抵抗２０によりトランジスタ１４を導通状態とする電流が調整される。
【００６５】
第二のトランジスタ１４のコレクタ端子１４ｃは、抵抗１８を介して前記トランジスタ１５のベース端子１５ｂに接続されている。第二のトランジスタ１４のエミッタ端子１４ｅは、ツエナーダイオード１３及びダイオード９を介して第二のコイルＬ２の他方の端子４に接続されている。
【００６６】
第二のトランジスタ１４は、後に説明するダイオード２１及び第二の積分回路３２により平滑化された一定レベルの電圧がベース端子１４ｂに入力される。また、第二のトランジスタ１４は、後に説明するツエナーダイオード１３より一定電圧値以上の電圧がエミッタ端子１４ｅに入力されると、ベース端子１４ｂとエミッタ端子１４ｅとの電位差に応じて導通状態とされる。
【００６７】
そして、第二のトランジスタ１４が導通状態とされると、エミッタ端子１４ｅより入力された電圧がコレクタ端子１４ｃより出力され、この電圧は第一のトランジスタ１５のベース端子１５ｂに入力される。
【００６８】
この第二のトランジスタ１４は、第一のトランジスタ１５の動作を制御するための第二のスイッチング素子にあたる。
【００６９】
電源回路３５には、第一の積分回路３１が設けられている。第一の積分回路３１は、第二のコイルＬ２に誘導されるパルス電圧を積分して平滑化された電圧にする。第一の積分回路３１は、並列に接続されるコンデンサ１１と抵抗１２により構成される。
【００７０】
第一の積分回路３１を構成するコンデンサ１１及び抵抗１２は、これらの一方の端子がダイオード９を介して第二のコイルＬ２の他方の端子４に接続され、コンデンサ１１及び抵抗１２の他方の端子は接地されている。
【００７１】
即ち、図１に示されるように、第二のコイルＬ２の他方の端子４とダイオード９のアノード側が接続されており、コンデンサ１１及び抵抗１２の一方の端子はダイオード９のカソード側に接続されている。
【００７２】
そして、第二のコイルＬ２の他方の端子４に誘導される電圧のうちダイオード９を通って第一の積分回路３１に入力される正電位をとる部分が積分回路３１によって積分され、平滑化された電圧とされる。この積分回路３１により平滑化された電圧は後に説明するツエナーダイオード１３に逆方向に、即ちカソード側に印加される。
【００７３】
また、電源回路３５には、第二の積分回路３２が設けられている。第二の積分回路３２は、第三のコイルＬ３に誘導されるパルス電圧を積分して平滑化された電圧にする。第二の積分回路３２は、並列に接続されるコンデンサ２２と抵抗２３により構成される。
【００７４】
第二の積分回路３２を構成するコンデンサ２２及び抵抗２３は、これらの一方の端子がダイオード２１を介して第三のコイルＬ３の他方の端子６に接続され、コンデンサ２２及び抵抗２３の他方の端子は接地されている。
【００７５】
即ち、図１に示されるように、第三のコイルＬ３の他方の端子６とダイオード２１のアノード側が接続されており、コンデンサ２２及び抵抗２３の一方の端子はダイオード２１のカソード側に接続されている。
【００７６】
そして、第三のコイルＬ３の他方の端子６に誘導される電圧のうちダイオード２１を通って第二の積分回路３２に入力される正電位をとる部分が積分回路３２によって積分され、平滑化された電圧とされる。この積分回路３２により平滑化された電圧は、前記第二のトランジスタ１４を介して後に説明するツエナーダイオード１３に順方向に、即ちアノード側に印加される。
【００７７】
ツエナーダイオード１３は、第二のコイルＬ２の他方の端子４と第三のコイルＬ３の他方の端子６との間の電圧状態の異常を検出する。ツエナーダイオード１３は、第二のコイルＬ２と第三のコイルＬ３との間の電圧状態の異常を検出するための異常検出手段にあたる。
【００７８】
ツエナーダイオード１３は、カソード側が前記ダイオード９のカソード側及び前記積分回路３１の一方の端子に接続されており、アノード側が前記第二のトランジスタ１４のエミッタ端子１４ｅに接続されている。
【００７９】
即ち、ツエナーダイオード１３は、第二のコイルＬ２の他方の端子４に対して逆方向となり、第三のコイルＬ３の他方の端子６に対して順方向となるように接続されている。
【００８０】
この電源回路３５では、ツエナーダイオード１３の逆方向の耐圧Ｖｔｚと第一の積分回路３１より出力される電圧と第二の積分回路３２より出力される電圧とは、以下の関係を満たすように調整される。
【００８１】
即ち、電源回路３５が正常に動作している場合にはツエナーダイオード１３の逆方向に印加される電圧が逆方向の耐圧Ｖｔｚより小さくなり、電源回路３５の二次側に異常が生じた場合にはツエナーダイオード１３の逆方向に印加される電圧が逆方向の耐圧Ｖｔｚより大きくなるように調整される。
【００８２】
より詳しく説明すると、電源回路３５が変圧器２５の二次側で短絡を生じず正常に動作している場合の第一の積分回路３１の出力ＶN1と第二の積分回路３２の出力ＶN2との差に基づき、ツエナーダイオード１３の逆方向に印加される電圧よりツエナーダイオード１３の逆方向の耐圧Ｖｔｚが大きくなるように調整される。
【００８３】
そして、電源回路３５が変圧器２５の二次側で短絡を生じて正常に動作していない場合の第一の積分回路３１の出力ＶAB1と第二の積分回路３２の出力ＶAB2との差に基づき、ツエナーダイオード１３の逆方向に印加される電圧よりツエナーダイオード１３の逆方向の耐圧Ｖｔｚが小さくなるように調整される。
【００８４】
これにより、ツエナーダイオード１３は、変圧器２５の二次側で短絡を生じ、変圧器２５の一次側の第二のコイルＬ２と第三のコイルＬ３間の電圧状態が変化すると、ツエナーダイオード１３の逆方向に導通を生ずる。
【００８５】
これにより、変圧器２５の二次側に短絡を生じ、電源回路３５に異常が生じたことを検出することができる。そして、ツエナーダイオード１３が逆方向に導通すると、ツエナーダイオード１３より第二のトランジスタ１４に電圧が出力され、第二のトランジスタ１４が導通状態とされる。
【００８６】
以上の電圧Ｖｔｚ、ＶN1、ＶN2、ＶAB1、ＶAB2の具体例を挙げると、例えばＶｔｚ＝８．２Ｖ、ＶN1＝１５Ｖ、ＶN2＝１０Ｖ、ＶAB1＝１６Ｖ、ＶAB2＝５Ｖに設定することができる。
【００８７】
次に、この電源回路３５の動作の例について説明する。まず、電源回路３５が正常に動作している場合について説明する。変圧器２５の第一のコイルＬ１にパルス電圧が印加されると、コイルＬ４及びコイルＬ５の各々に、コイルＬ１とＬ４とＬ５の巻数の関係に従った電圧が誘導される。また、コイルＬ２及びコイルＬ３の各々に、コイルＬ２とＬ３とＬ５の巻数の関係に従った電圧が誘導される。
【００８８】
そして、コイルＬ２の電圧が出力端子４より抵抗７及びコンデンサ８を介してパワーＦＥＴ１のゲート端子１ｇに入力される。これにより、パワーＦＥＴ１が導通状態となり、変圧器２５の各コイルに電流を導通させることができ、変圧器２５は電力を供給されることができる。
【００８９】
ここで、変圧器２５に正常に電力が供給されている場合におけるコイルＬ２及びコイルＬ３のパルス電圧の波形を図２に示す。図２において、横軸は時間に対応しており、縦軸は電圧値に対応している。また、横軸上は電位が０であることを表し、横軸より上側は正電位を、横軸より下側は負電位であることを表している。
【００９０】
図２（ａ）に示される波形は、コイルＬ２の他方の端子４の電位の変化を示しており、コイルＬ２に誘導されるパルス電圧である。また、図２（ｂ）に示される波形は、コイルＬ３の他方の端子６の電位の変化を示しており、コイルＬ３に誘導されるパルス電圧である。
【００９１】
図２に示されるように、コイルＬ２に誘導される電圧の波高値はコイルＬ３に誘導される電圧の波高値より大きい。また、図２に示されるように、コイルＬ２に誘導されるパルス電圧とコイルＬ３に誘導されるパルス電圧は１８０度の位相差を生ずる。
【００９２】
また、図２に示されるように、コイルＬ２に誘導される電圧のパルス幅（パルス電圧のデューティ）はコイルＬ３に誘導される電圧のパルス幅（パルス電圧のデューティ）より小さい。
【００９３】
そして、第二のコイルＬ２に誘導されたパルス電圧のうち正電位となる部分がダイオード９を通って第一の積分回路３１に入力され、第一の積分回路３１により積分される。また、第三のコイルＬ３に誘導されたパルス電圧のうち正電位となる部分が、ダイオード２１を通って第二の積分回路３２に入力され積分される。
【００９４】
第一の積分回路３１及び第二の積分回路３２により積分して得られる電圧を図３に示す。図３において、横軸は時間に対応しており、縦軸は電圧値に対応している。また、図３において、横軸上は電位が０であることを表し、横軸より上側は正電位であることを表している。図３（ａ）は第一の積分回路３１により積分された後の電圧の波形である。図３（ｂ）は第二の積分回路３２により積分された後の電圧の波形である。
【００９５】
図３（ａ）に示されるように、第一の積分回路３１で積分された後の電圧は、電圧値ＶN1の一定レベルに平滑化された電圧となる。図３（ｂ）に示されるように、第二の積分回路３２で積分された後の電圧は、電圧値ＶN2の一定レベルに平滑化された電圧となる。
【００９６】
上記第一の積分回路３１の出力ＶN1と第二の積分回路３２の出力ＶN2の差に基づく電圧は、ツエナーダイオード１３の逆方向に印加されるが、ツエナーダイオード１３の逆方向の耐圧Ｖｔｚ以下であり、ツエナーダイオード１３を逆方向に導通させることができない。
【００９７】
そして、ツエナーダイオード１３が逆方向に導通しないので、第二のトランジスタ１４は導通状態とされない。これにより、第一のトランジスタ１５は導通状態とされず、パワーＦＥＴ１の導通状態が維持され、変圧器２５への電力の供給が維持される。これにより、電源回路３５は正常に動作し続ける。
【００９８】
次に、電源回路３５に異常が生じた場合、即ち、変圧器２５の二次側に短絡を生じた場合について説明する。電源回路３５が以上に説明したように正常に動作している状態で変圧器２５の二次側に短絡を生ずると、変圧器２５の一次側の第二のコイルＬ２及び第三のコイルＬ３の電圧状態に変化を生ずる。
【００９９】
図４は、変圧器２５の二次側に短絡を生じた場合における、コイルＬ２及びコイルＬ３に生ずるパルス電圧の波形を示している。図４において、横軸は時間に対応しており、縦軸は電圧値に対応している。また、横軸上は電位が０であることを表し、横軸より上側は正電位を、横軸より下側は負電位であることを表している。
【０１００】
図４（ａ）に示される波形は、コイルＬ２の他方の端子４の電位の変化を示しており、コイルＬ２に誘導されるパルス電圧である。また、図４（ｂ）に示される波形は、コイルＬ３の他方の端子６の電位の変化を示しており、コイルＬ３に誘導されるパルス電圧である。
【０１０１】
図４に示されるように、コイルＬ２に誘導されるパルス電圧とコイルＬ３に誘導されるパルス電圧は１８０度の位相差を生ずる。また、図４に示されるように、コイルＬ２に誘導される電圧のパルス幅（パルス電圧のデューティ）はコイルＬ３に誘導される電圧のパルス幅（パルス電圧のデューティ）より大きい。
【０１０２】
そして、第二のコイルＬ２に誘導されたパルス電圧は、第一の積分回路３１により積分される。また、第三のコイルＬ３に誘導されたパルス電圧は、第二の積分回路３２により積分される。第一の積分回路３１及び第二の積分回路３２により積分して得られる電圧を図５に示す。
【０１０３】
図５において、横軸は時間に対応しており、縦軸は電圧値に対応している。また、図５において、横軸上は電位が０であることを表し、横軸より上側は正電位であることを表している。図５（ａ）は第一の積分回路３１により積分された後の電圧の波形である。図５（ｂ）は第二の積分回路３２により積分された後の電圧の波形である。
【０１０４】
図５（ａ）に示されるように、第一の積分回路３１で積分された後の電圧は、電圧値ＶAB1の一定レベルに平滑化された電圧となっている。図５（ｂ）に示されるように、第二の積分回路３２で積分された後の電圧は、電圧値ＶAB2の一定レベルに平滑化された電圧となっている。
【０１０５】
そして、第一の積分回路３１の出力ＶAB1と第二の積分回路３２の出力ＶAB2との差に基づく電圧は、ツエナーダイオード１３に逆方向に印加され、この電圧はツエナーダイオード１３の逆方向の耐圧Ｖｔｚを越える。これにより、ツエナーダイオード１３を逆方向に導通させることができる。
【０１０６】
これにより、積分回路３１より出力されツエナーダイオード１３に逆方向に印加される電圧ＶAB1がトランジスタ１４のエミッタ端子１４ｅに印加される。そして、トランジスタ１４は、上記電圧ＶAB1とＶAB2との差により導通状態とされる。
【０１０７】
そして、トランジスタ１４のコレクタ端子１４ｃより出力された電圧がトランジスタ１５のベース端子１５ｂに入力され、トランジスタ１５が導通状態とされる。これにより、トランジスタ１５のコレクタ端子１５ｃとエミッタ端子１５ｅが導通状態となり、コレクタ端子１５ｃが接地に接続される。
【０１０８】
これにより、パワーＦＥＴ１は、ゲート端子１ｇが接地されて制御電圧が入力されず、非導通状態とされる。これにより、変圧器２５のコイルＬ１及びパワーＦＥＴ１に電流を導通させることができず、変圧器２５は電力を供給されることができない。これにより、電源回路３５は、動作を停止する。
【０１０９】
これにより、変圧器２５の二次側に短絡を生じた状態で電源回路３５が動作し続けることを防ぐことができ、電源回路３５が焼損する等を防ぐことができる。そして、この電源回路３５によると、変圧器２５の二次側に短絡を生ずると、この異常が生じたことを変圧器２５の一次側に設けられる回路によって検出し電源回路３５の動作を停止させることができる。
【０１１０】
即ち、この電源回路３５によると、変圧器２５の二次側に異常が生じたことを検出する手段を二次側に設ける必要がない。これにより、この電源回路３５によると、変圧器２５の二次側がコンパクトにされており、電源回路３５を設けるスペースを低減することができる。
【０１１１】
また、この電源回路３５によると、変圧器２５の二次側がコンパクトにされているので、変圧器２５の二次側に電気機器を接続するにあたり容易に接続することができ、電源回路３５の取り扱いが容易である。
【０１１２】
以上の説明では、パワースイッチング素子１としてパワーＦＥＴを用いる例を挙げた。本発明を実施するにあたり、パワースイッチング素子１としてパワーＦＥＴ以外の素子を用いることもできる。
【０１１３】
即ち、パワースイッチング素子１は、制御端子と入力端子と出力端子を備え、制御端子に制御電圧が入力されて導通状態になると、入力端子より電流を入力して出力端子より出力させることができ、大電力を入出力することが可能なスイッチング素子であればよい。例えば、パワーＦＥＴ以外のパワースイッチング素子として、パワートランジスタを用いることもできる。
【０１１４】
また、以上の説明では、第一のスイッチング素子１５としてＮＰＮトランジスタを用いる例を挙げたが、第一のスイッチング素子１５としてＰＮＰトランジスタを用いることもできる。
【０１１５】
また、第一のスイッチング素子１５として、トランジスタ以外の半導体スイッチング素子を用いることもできる。即ち、第一のスイッチング素子１５は、第二のスイッチング素子１４より出力される電圧が動作信号として入力される端子と、パワースイッチング素子１の出力端子に接続される端子と、接地に接続される端子とを備え、第二のスイッチング素子１４より電圧が入力されると導通状態となることによって、パワースイッチング素子１の出力端子を接地に導通させることができるスイッチング素子であればよい。
【０１１６】
また、以上の説明では、第二のスイッチング素子１４としてＰＮＰトランジスタを用いる例を挙げたが、第二のスイッチング素子１４としてＮＰＮトランジスタを用いることもできる。
【０１１７】
また、第二のスイッチング素子１４として、トランジスタ以外の半導体スイッチング素子を用いることもできる。即ち、第二のスイッチング素子１４は、ツエナーダイオード１３より出力される電圧が入力される端子と、第二の積分回路より出力される電圧が入力される端子と、第一のスイッチング素子１５に電圧を出力する端子とを備え、異常検出手段１３より出力される電圧と第二の積分回路３２より出力される電圧との差に基づいて導通状態となることにより、第一のスイッチング素子１５を導通状態にするように制御するスイッチング素子であればよい。
【０１１８】
また、以上の説明では、異常検出手段１３としてツエナーダイオードを設ける例を挙げた。異常検出手段１３は、ツエナーダイオード以外であっても、所定の設定値に基づいて第二のコイルＬ２と第三のコイルＬ３間の電圧状態の異常を検出することができればよい。そして、異常検出手段１３により前記電圧の異常を検出すると、第二のスイッチング素子１４を導通状態として第一のスイッチング素子１５を導通状態にできればよい。
【０１１９】
また、以上の説明では、異常検出手段１３が異常を検出すると、第二のスイッチング素子１４を導通状態とすることによって第一のスイッチング素子１５を導通状態とする例を挙げた。本発明を実施するにあたり、必ずしも第二のスイッチング素子１４を設ける必要はない。即ち、第二のスイッチング素子１４を設けることなく、異常検出手段１３が異常を検出すると、第一のスイッチング素子１５を導通状態とするようにしてもよい。
【０１２０】
【発明の効果】
以上説明したように、本発明の電源回路によると、その変圧器の二次側に生じた異常を検出する手段が変圧器の一次側に設けられ、変圧器の二次側がコンパクトにされている。
【０１２１】
これにより、本発明の電源回路によると、電源回路を設けるためのスペースを低減させることができるという効果を奏する。また、電源回路への電気機器の接続を容易とすることができ、電源回路の取り扱いが容易になるという効果も奏する。
【図面の簡単な説明】
【図１】本発明の一実施形態である電源回路の回路図である。
【図２】電源回路の変圧器の一次側の電圧の波形を示す図である。
図２（ａ）は、変圧器一次側の第二のコイルの電圧の波形を示す。
図２（ｂ）は、変圧器一次側の第三のコイルの電圧の波形を示す。
【図３】正常に動作している場合の積分回路により積分された電圧の波形を示す図で
ある。
図３（ａ）は、第一の積分回路により積分された電圧を示す。
図３（ｂ）は、第二の積分回路により積分された電圧を示す。
【図４】変圧器の二次側に異常を生じた場合の変圧器の一次側の電圧を示す図である
。
図４（ａ）は、変圧器一次側の第二のコイルの電圧の波形を示す。
図４（ｂ）は、変圧器一次側の第三のコイルの電圧の波形を示す。
【図５】異常を生じた場合の積分回路により積分された電圧の波形を示す図である。
図５（ａ）は、第一の積分回路により積分された電圧を示す。
図５（ｂ）は、第二の積分回路により積分された電圧を示す。
【符号の説明】
１ パワーＦＥＴ
１ｄ ドレイン端子
１ｇ ゲート端子
１ｓ ソース端子
２ 第一のコイルＬ１の入力端子
３ 第一のコイルＬ１の出力端子
４ 第二のコイルＬ２の他方の端子
５ 第二のコイルＬ２及び第三のコイルＬ３の一方の端子（共通接地端子）
６ 第三のコイルの他方の端子
７ 抵抗
８ コンデンサ
９ ダイオード
１０ フィードバック回路
１１ コンデンサ
１２ 抵抗
１３ ツエナーダイオード
１４ 第二のトランジスタ
１４ｂ ベース端子
１４ｃ コレクタ端子
１４ｅ エミッタ端子
１５ 第一のトランジスタ
１５ｂ ベース端子
１５ｃ コレクタ端子
１５ｅ エミッタ端子
１６ 抵抗
１７ 電解コンデンサ
１８ 抵抗
２１ ダイオード
２２ コンデンサ
２３ 抵抗
２５ 変圧器
２６ 変圧器二次側の高圧端子
２７ 変圧器二次側の低圧端子
２９ モニター端子
３１ 第一の積分回路
３２ 第二の積分回路
３５ 電源回路
【発明の属する技術分野】
本発明は、変圧器を備える電源回路に関する。
【０００２】
【従来の技術】
変圧器を備える電源回路は、変圧器の一次側に供給された電力を一次側のコイルと二次側のコイルの巻線比に従って二次側に供給し、二次側に接続される電気機器等の負荷に電力を供給する。
【０００３】
そして、この電源回路には、変圧器の二次側でコイルやその他の回路の短絡を生じた場合に、これを検出して変圧器の一次側への電力の供給を停止させて電源を保護するための回路が設けられている。
【０００４】
この電源を保護するための回路として、例えば特開平７−２２７０８３号公報に開示されるものがある。前記公報に開示される保護回路では、変圧器の一次側にフォトカプラの受光素子を設けるとともに、変圧器の二次側にフォトカプラの発光素子を設けている。
【０００５】
そして、変圧器の二次側で短絡を生ずると、フォトカプラの発光素子が発光を生ずる。そして、変圧器の一次側に設けられるフォトカプラの受光素子が前記発光素子の発光を受光すると、変圧器の一次側への電力の供給が停止されるようにされている。
【０００６】
これにより、変圧器の二次側に短絡を生じた場合に、電力の供給を停止し、電源回路を構成する半導体素子等が損傷する等を防ぐことができるようにされている。
【０００７】
【発明が解決しようとする課題】
しかし、前記特開平７−２２７０８３号公報に開示される回路によると、上述のように変圧器の一次側に受光素子を設け、変圧器の二次側に発光素子を設けなければならない。
【０００８】
従って、電源を保護するための回路要素を変圧器の一次側と二次側の双方に設けなければならず、多くのスペースを必要とし、電源回路をコンパクトにできなかった。
【０００９】
そこで、本発明は、電源回路を保護するための回路を設けるスペースを低減することができ、かかる回路をコンパクトにすることにより、コンパクトに構成することができる電源回路を提供することを目的にする。
【００１０】
【課題を解決するための手段】
上記課題を解決するため、本発明は、変圧器を備える電源回路であって、前記変圧器の一次側に第一のコイルと第二のコイルと第三のコイルが設けられ、前記第一のコイルはパルス電圧に基づく電力を出力する電力源よりパルス電圧が印加されるものであり、前記第二のコイルと第三のコイルは、各々の一方の端子が共通して接地されるとともに、各々の他方の端子に向かってコイルを巻回する方向が互いに逆向きとされ、かつ第二のコイルと第三のコイルの巻数を異ならせてあり、前記変圧器の二次側に前記一次側の第一のコイル、第二のコイル及び第三のコイルに対応させた複数のコイルが設けられており、前記変圧器の一次側には、前記第一のコイルと直列関係に接続されるとともに前記第二のコイルの他方の端子に接続され前記変圧器への電力の入力を制御するためのパワースイッチング素子と、前記第二のコイルの他方の端子にアノード側が接続されたダイオードと、該ダイオードを介して入力された前記第二のコイルに誘導されたパルス電圧を積分する第一の積分回路と、前記第三のコイルの他方の端子にアノード側が接続されたダイオードと、該ダイオードを介して入力された前記第三のコイルに誘導されたパルス電圧を積分する第二の積分回路と、前記第一の積分回路の出力と第二の積分回路の出力との差に基づいて前記第二のコイル及び第三のコイル間の電圧状態の異常を検出する異常検出手段とが設けられており、前記パワースイッチング素子が導通状態とされると、前記第一のコイルにパルス電圧が印加されることにより前記変圧器に電力が入力されるとともに、前記異常検出手段が前記第二のコイル及び第三のコイル間の電圧状態の異常を検出すると、前記パワースイッチング素子が非導通状態とされ、前記変圧器への電力の入力が停止されるように構成されている。
【００１１】
本発明の電源回路によると、前記変圧器の一次側に設けられる第二のコイル及び第三のコイルには、これらに誘導される電圧間の位相差が１８０度となる電圧が形成される。
【００１２】
そして、第二のコイル及び第三のコイルには、これらコイルの巻数が異なることにより、一方のコイルに誘導される電圧は他方のコイルに誘導される電圧より波高値の大きい電圧に形成される。
【００１３】
そして、本発明の電源回路が正常に動作している場合には、前記変圧器の一次側の前記第二のコイルと第三のコイル間には、所定の電圧差の状態が形成される。
【００１４】
そして、変圧器の二次側に短絡を生ずると、変圧器の二次側と磁気的に結合して動作している前記一次側の第二のコイルと第三のコイル間の電圧状態に変動を生じ、第二のコイルと第三のコイル間の電圧状態の異常を生ずる。
【００１５】
そして、第二のコイルと第三のコイル間の電圧状態の異常は、前記異常検出手段によって検出される。異常検出手段は、第二のコイル及び第三のコイル間の電圧状態の異常を、前記第一の積分回路による積分値と第二の回路による積分値とに基づいて検出する。
【００１６】
異常検出手段が異常を検出すると、前記パワースイッチング素子が非導通状態とされ、パワースイッチング素子が接続される変圧器の第一のコイルに電流を導通させることができず、変圧器への電力の入力が停止される。これにより、変圧器の二次側への電力の供給も停止される。
【００１７】
本発明の電源回路によると、電源回路を保護するための手段、即ち変圧器の二次側の短絡を検出して二次側への電力の供給を停止するための手段は、変圧器の一次側に設けられており、変圧器の二次側に設けられない。
【００１８】
これにより、電源回路をコンパクトにでき、電源回路を設けるためのスペースを低減させることができる。また、電源回路への電気機器の接続を容易とでき、電源回路の取り扱いを容易にできる。
【００１９】
また、上記電源回路において、前記変圧器の一次側に、前記パワースイッチング素子の動作を制御するための第一のスイッチング素子を設け、
前記パワースイッチング素子を、電流が入力される入力端子及び電流を出力する出力端子を前記第一のコイルに直列になるように接続し、導通状態と非導通状態を制御するための制御端子を、前記第二のコイルの他方の端子より制御電圧が入力されるように接続するとともに、前記第一のスイッチング素子を介して接地に接続し、
前記異常検出手段が前記異常を検出すると、前記第一のスイッチング素子が導通状態とされ、前記パワースイッチング素子の制御端子を前記導通状態とされた第一のスイッチング素子によって接地することにより、前記パワースイッチング素子が非導通状態とされるように構成することができる（請求項２）。
【００２０】
この発明の電源回路によると、前記異常検出手段が異常を検出すると、前記第一のスイッチング素子を導通状態とすることによって前記パワースイッチング素子を非導通状態にすることができる。
【００２１】
これにより、パワースイッチング素子の動作を前記第一のスイッチング素子のオン、オフの動作によって制御することができる。これにより、異常検出手段による異常の検出に基づきパワースイッチング素子を制御する回路をコンパクトに構成することができる。
【００２２】
また、上記第一のスイッチング素子を設けた電源回路において（請求項２）、前記異常検出手段としてツエナーダイオードを設け、前記第二のコイル及び第三のコイル間の電圧状態に異常を生ずると、前記ツエナーダイオードが逆方向に導通し、該逆方向に導通したツエナーダイオードが電圧を出力することによって前記第一のスイッチング素子を導通状態とするようにすることができる（請求項３）。
【００２３】
この発明の電源回路によると、異常検出手段をツエナーオードにより構成するので、前記異常を簡便な回路によって検出することができる。これにより、電源回路をコンパクトに構成できるとともに、製造コストを抑制することもできる。
【００２４】
また、異常検出手段としてツエナーダイオードを設けた上記電源回路において（請求項３）、前記変圧器の一次側に、前記第一のスイッチング素子の導通状態を制御するための第二のスイッチング素子を設け、
該第二のスイッチング素子を、前記ツエナーダイオードが前記第二のコイルと第三のコイル間の電圧状態の異常を検出して電圧を出力すると、導通状態とされるように接続し、
該導通状態とされた第二のスイッチング素子によって前記第一のスイッチング素子を導通状態とするように構成することができる（請求項４）。
【００２５】
この発明の電源回路によると、異常検出手段が異常を検出した場合に、第二のスイッチング素子を導通状態とすることによって第一のスイッチング素子を導通状態とし、パワースイッチング素子を非導通状態とすることができる。
【００２６】
これにより、前記ツエナーダイオードからの電圧の出力に基づく第二のスイッチング素子のオン、オフの動作によって、第一のスイッチング素子の動作を制御することができる。これにより、ツエナーダイオードの動作に基づき第一のスイッチング素子を制御するための回路を簡便に構成することができる。
【００２７】
また、前記第一のスイッチング素子をトランジスタにより構成することができる（請求項５）。これにより、前記パワースイッチング素子の出力を制御する第一のスイッチング素子を接続する回路を簡便にできるとともに、電源回路の製造コストを抑制することもできる。
【００２８】
また、前記第二のスイッチング素子をトランジスタにより構成することができる（請求項６）。これにより、前記第一のスイッチング素子の導通状態を制御する第二のスイッチング素子を接続する回路を簡便にできるとともに、電源回路の製造コストを抑制することができる。
【００２９】
【発明の実施の形態】
本発明の実施の形態について、図面を参酌しつつ説明する。図１は、本発明の一実施形態である電源回路３５の回路図である。電源回路３５は、変圧器２５とパワーＦＥＴ（パワー電界効果トランジスタ）１とフィードバック回路１０と第一のトランジスタ１５と第二のトランジスタ１４と第一の積分回路３１と第二の積分回路３２とツエナーダイオード１３を備えている。
【００３０】
変圧器２５は、一次側に第一のコイルＬ１、第二のコイルＬ２、第三のコイルＬ３が設けられている。また、変圧器２５は、二次側に第四のコイルＬ４、第五のコイルＬ５が設けられている。
【００３１】
変圧器２５は、第一のコイルＬ１に電圧が印加されると、第四のコイルＬ４と第五のコイルＬ５に、コイルＬ１とコイルＬ４とコイルＬ５との巻数の関係に従った電圧が誘導される。また、変圧器２５の第二のコイルＬ２と第三のコイルＬ３には、コイルＬ２とコイルＬ３とコイルＬ５との巻数の関係に従った電圧が誘導される。
【００３２】
変圧器２５は、後に説明するパワーＦＥＴ１が動作状態にあり、一次側と二次側の間で電力を伝達できる状態にあると、第四のコイルＬ４には、第一のコイルＬ１に印加される電圧に対してコイルＬ４とコイルＬ１との巻数の関係に従った電圧が誘導される。
【００３３】
また、変圧器２５は、一次側と二次側の間で電力を伝達できる状態にあると、第二のコイルＬ２及び第三のコイルＬ３には、コイルＬ５に誘導される電圧に対してコイルＬ２とコイルＬ３とコイルＬ５の巻数の関係に従った電圧が誘導される。
【００３４】
第一のコイルＬ１は、図示されない電力源と接続されており、この電力源よりパルス電圧を印加される。第二のコイルＬ２と第三のコイルＬ３は、これらのコイルの一方の端子５を共通にし、この端子５が接地されている。そして、第二のコイルＬ２と第三のコイルＬ３は、コイルを巻回する方向が互いに逆方向になるように形成されている。
【００３５】
即ち、第二のコイルＬ２と第三のコイルＬ３は、第二のコイルＬ２の一方の端子５より他方の端子４に向かってコイルが巻回される方向と第三のコイルＬ３の一方の端子５より他方の端子６に向かってコイルが巻回される方向とが互いに逆向きの関係となるように形成されている。これにより、第二のコイルＬ２に誘導されるパルス電圧と第三のコイルＬ３に誘導されるパルス電圧との間に１８０度の位相差を生ずる。
【００３６】
また、第二のコイルＬ２と第三のコイルＬ３は、コイルＬ２の巻数Ｎ２がコイルＬ３の巻数Ｎ３より大きくされている。これにより、変圧器２５が正常に動作している状態において、第二のコイルＬ２に誘導されるパルス電圧の波高値が第三のコイルＬ３に誘導されるパルス電圧の波高値より大きくなる。
【００３７】
変圧器２５の二次側の第四のコイルＬ４は、高電圧用として設けられている。第四のコイルＬ４の出力端子２６は、高電圧用の出力端子である。変圧器の二次側の第五のコイルＬ５は、低電圧用として設けられている。第五のコイルＬ５の出力端子２７は、低電圧用の出力端子である。
【００３８】
そして、変圧器２５の二次側の出力端子２６、２７には、各々に図示されない電気機器が接続され、これらの電気機器を変圧器２５の二次側より出力される電力によって動作させることができる。
【００３９】
パワーＦＥＴ１は、変圧器２５の一次側の第一のコイルＬ１と第二のコイルＬ２との間に接続されている。このパワーＦＥＴ１は、変圧器２５への電力の入力を制御するためのパワースイッチング素子にあたる。
【００４０】
このパワーＦＥＴ１は、各種の半導体スイッチング素子の中でも大電力を入出力できるものが用いられる。そして、パワーＦＥＴ１は、後に説明する各端子１ｄ、１ｓ、１ｇに数百Ｖ程度の高電圧を印加することができる。
【００４１】
パワーＦＥＴ１は、ドレイン端子１ｄ、ゲート端子１ｇ及びソース端子１ｓを備えている。ドレイン端子１ｄは、第一のコイルＬ１の出力端子３に接続されている。ドレイン端子１ｄは、パワーＦＥＴ１が動作している状態で、第一のコイルＬ１からの電流を入力するための入力端子にあたる。
【００４２】
ソース端子１ｓは、抵抗１９を介して接地されている。この抵抗１９により、パワーＦＥＴ１が動作している状態でソース端子１ｓに一定の電圧を与え、動作を安定させることができる。ソース端子１ｓは、パワーＦＥＴ１が動作している状態で、電流を出力するための出力端子にあたる。
【００４３】
ゲート端子１ｇは、パワーＦＥＴ１の動作を制御するための制御電圧が入力される制御端子にあたる。パワーＦＥＴ１のゲート端子１ｇは、後に説明する第一のトランジスタ１５を介して接地に接続されている。
【００４４】
また、パワーＦＥＴ１のゲート端子１ｇは、直列に接続された抵抗７及びコンデンサ８を介して第二のコイルＬ２の他方の端子４に接続されている。抵抗７及びコンデンサ８を設けることにより、起動電流がコイルＬ２を介して接地に流入することを防ぎ、コイルＬ２に形成された電圧パルスをより確実にパワーＦＥＴ１のゲート端子１ｇに入力することができる。
【００４５】
パワーＦＥＴ１は、ゲート端子１ｇに所定の制御電圧が入力されると、導通状態となる。そして、パワーＦＥＴ１のドレイン端子１ｄとソース端子１ｓ間が導通状態となるので、コイルＬ１に電圧が印加されると、コイルＬ１よりドレイン端子１ｄを通ってソース端子１ｓより出力される電流を導通させることができる。
【００４６】
そして、パワーＦＥＴ１に電流が導通して動作している状態にあると、変圧器２５は、一次側のコイルＬ１、Ｌ２及びＬ３と二次側のコイルＬ４及びＬ５間で電力を伝達することができる。
【００４７】
一方、パワーＦＥＴ１は、ゲート端子１ｇに制御電圧が入力されない状態では導通状態とならず、パワーＦＥＴ１のドレイン端子１ｄとソース端子１ｓ間は導通状態とされない。従って、コイルＬ１に電圧が印加されても、コイルＬ１及びパワーＦＥＴ１に電流を導通させることができない。
【００４８】
これにより、パワーＦＥＴ１が非導通状態とされ動作していない状態では、変圧器２５は、一次側のコイルＬ１、Ｌ２及びＬ３と二次側のコイルＬ４及びＬ５間で電力を伝達することができない。
【００４９】
電源回路３５には、図１に示されるように、フィードバック回路１０が設けられている。フィードバック回路１０は、変圧器２５の二次側が過負荷や軽負荷となったこと等によって生ずる減電圧や過電圧を検出して変圧器２５の一次側にフィードバックするための回路である。
【００５０】
このフィードバック回路１０として、変圧器を備える電源回路に設けられ、変圧器の二次側の電圧を検出して一次側にフィードバックする公知のフィードバック回路を設けることができる。
【００５１】
フィードバック回路１０は、図１に示されるように、その出力端子がパワーＦＥＴ１のソース端子１ｓに接続されている。また、フィードバック回路１０は、二つの入力端子を備えている。
【００５２】
フィードバック回路１０の一つの入力端子は変圧器２５の二次側の電圧を検出するためのモニター端子２９に接続されている。また、フィードバック回路１０の他の一つの入力端子は、後に説明するダイオード９のカソード側とコンデンサ１１及び抵抗１２の一方の端子とに接続されている。
【００５３】
第一のトランジスタ１５は、パワーＦＥＴ１の動作を制御する。即ち、第一のトランジスタ１５は、その導通状態に応じて、パワーＦＥＴ１を導通状態とし、また非導通状態とする。
【００５４】
第一のトランジスタ１５は、ベース端子１５ｂとエミッタ端子１５ｅとコレクタ端子１５ｃを備えている。ベース端子１５ｂは、抵抗１８を介して後に説明する第二のトランジスタ１４のコレクタ端子１４ｃに接続されている。
【００５５】
また、ベース端子１５ｂは、抵抗１６を介して接地に接続されるとともに、電解コンデンサ１７を介して接地に接続されている。この抵抗１６及び電界コンデンサ１７により、第二のトランジスタ１４より出力されベース端子１５ｂに入力される電圧のレベルを安定させることができる。
【００５６】
抵抗１８はトランジスタ１５のベース抵抗である。抵抗１８と電解コンデンサ１７との組み合わせに基づく時定数により、トランジスタ１５を導通状態とするタイミングが調整される。
【００５７】
第一のトランジスタ１５のエミッタ端子１５ｅは接地に接続されている。また、第一のトランジスタ１５のコレクタ端子１５ｃは、前記パワーＦＥＴ１のゲート端子１ｇに接続されている。
【００５８】
第一のトランジスタ１５は、後に説明する第二のトランジスタ１４が導通状態とされて第二のトランジスタ１４より電圧が出力されると、この電圧がトランジスタ１５に対する動作信号としてベース端子１５ｂに入力され導通状態とされる。
【００５９】
そして、第一のトランジスタ１５が導通状態とされると、第一のトランジスタ１５のコレクタ端子１５ｃとエミッタ端子１５ｅ間が導通状態とされる。これにより、第一のトランジスタ１５のコレクタ端子１５ｃが接地と導通する。これにより、パワーＦＥＴ１は、制御端子１ｇが接地され、制御電圧が入力されず、非導通状態とされる。
【００６０】
一方、第一のトランジスタ１５は、第二のトランジスタ１４より電圧が出力されない場合には、ベース端子１５ｂへの電圧の入力がないので、導通状態とされない。
【００６１】
そして、この場合には、第一のトランジスタ１５のコレクタ端子１５ｃとエミッタ端子１５ｅ間は導通状態とされず、第一のトランジスタ１５のコレクタ端子１５ｃは接地されない。これにより、パワーＦＥＴ１の制御端子１ｇに制御電圧を入力することができ、パワーＦＥＴ１を導通状態とすることができる。
【００６２】
この第一のトランジスタ１５は、パワーＦＥＴ１の動作を制御するための第一のスイッチング素子にあたる。
【００６３】
第二のトランジスタ１４は、第一のトランジスタ１５の動作を制御する。即ち、第二のトランジスタ１４は、その導通状態に応じて、第一のトランジスタ１５を導通状態とし、また非導通状態とする。
【００６４】
第二のトランジスタ１４は、ベース端子１４ｂとエミッタ端子１４ｅとコレクタ端子１４ｃを備えている。第二のトランジスタ１４のベース端子１４ｂは、直列に接続された抵抗２０及びダイオード２１を介して第三のコイルＬ３の他方の端子６に接続されている。抵抗２０は、トランジスタ１４のベース抵抗である。抵抗２０によりトランジスタ１４を導通状態とする電流が調整される。
【００６５】
第二のトランジスタ１４のコレクタ端子１４ｃは、抵抗１８を介して前記トランジスタ１５のベース端子１５ｂに接続されている。第二のトランジスタ１４のエミッタ端子１４ｅは、ツエナーダイオード１３及びダイオード９を介して第二のコイルＬ２の他方の端子４に接続されている。
【００６６】
第二のトランジスタ１４は、後に説明するダイオード２１及び第二の積分回路３２により平滑化された一定レベルの電圧がベース端子１４ｂに入力される。また、第二のトランジスタ１４は、後に説明するツエナーダイオード１３より一定電圧値以上の電圧がエミッタ端子１４ｅに入力されると、ベース端子１４ｂとエミッタ端子１４ｅとの電位差に応じて導通状態とされる。
【００６７】
そして、第二のトランジスタ１４が導通状態とされると、エミッタ端子１４ｅより入力された電圧がコレクタ端子１４ｃより出力され、この電圧は第一のトランジスタ１５のベース端子１５ｂに入力される。
【００６８】
この第二のトランジスタ１４は、第一のトランジスタ１５の動作を制御するための第二のスイッチング素子にあたる。
【００６９】
電源回路３５には、第一の積分回路３１が設けられている。第一の積分回路３１は、第二のコイルＬ２に誘導されるパルス電圧を積分して平滑化された電圧にする。第一の積分回路３１は、並列に接続されるコンデンサ１１と抵抗１２により構成される。
【００７０】
第一の積分回路３１を構成するコンデンサ１１及び抵抗１２は、これらの一方の端子がダイオード９を介して第二のコイルＬ２の他方の端子４に接続され、コンデンサ１１及び抵抗１２の他方の端子は接地されている。
【００７１】
即ち、図１に示されるように、第二のコイルＬ２の他方の端子４とダイオード９のアノード側が接続されており、コンデンサ１１及び抵抗１２の一方の端子はダイオード９のカソード側に接続されている。
【００７２】
そして、第二のコイルＬ２の他方の端子４に誘導される電圧のうちダイオード９を通って第一の積分回路３１に入力される正電位をとる部分が積分回路３１によって積分され、平滑化された電圧とされる。この積分回路３１により平滑化された電圧は後に説明するツエナーダイオード１３に逆方向に、即ちカソード側に印加される。
【００７３】
また、電源回路３５には、第二の積分回路３２が設けられている。第二の積分回路３２は、第三のコイルＬ３に誘導されるパルス電圧を積分して平滑化された電圧にする。第二の積分回路３２は、並列に接続されるコンデンサ２２と抵抗２３により構成される。
【００７４】
第二の積分回路３２を構成するコンデンサ２２及び抵抗２３は、これらの一方の端子がダイオード２１を介して第三のコイルＬ３の他方の端子６に接続され、コンデンサ２２及び抵抗２３の他方の端子は接地されている。
【００７５】
即ち、図１に示されるように、第三のコイルＬ３の他方の端子６とダイオード２１のアノード側が接続されており、コンデンサ２２及び抵抗２３の一方の端子はダイオード２１のカソード側に接続されている。
【００７６】
そして、第三のコイルＬ３の他方の端子６に誘導される電圧のうちダイオード２１を通って第二の積分回路３２に入力される正電位をとる部分が積分回路３２によって積分され、平滑化された電圧とされる。この積分回路３２により平滑化された電圧は、前記第二のトランジスタ１４を介して後に説明するツエナーダイオード１３に順方向に、即ちアノード側に印加される。
【００７７】
ツエナーダイオード１３は、第二のコイルＬ２の他方の端子４と第三のコイルＬ３の他方の端子６との間の電圧状態の異常を検出する。ツエナーダイオード１３は、第二のコイルＬ２と第三のコイルＬ３との間の電圧状態の異常を検出するための異常検出手段にあたる。
【００７８】
ツエナーダイオード１３は、カソード側が前記ダイオード９のカソード側及び前記積分回路３１の一方の端子に接続されており、アノード側が前記第二のトランジスタ１４のエミッタ端子１４ｅに接続されている。
【００７９】
即ち、ツエナーダイオード１３は、第二のコイルＬ２の他方の端子４に対して逆方向となり、第三のコイルＬ３の他方の端子６に対して順方向となるように接続されている。
【００８０】
この電源回路３５では、ツエナーダイオード１３の逆方向の耐圧Ｖｔｚと第一の積分回路３１より出力される電圧と第二の積分回路３２より出力される電圧とは、以下の関係を満たすように調整される。
【００８１】
即ち、電源回路３５が正常に動作している場合にはツエナーダイオード１３の逆方向に印加される電圧が逆方向の耐圧Ｖｔｚより小さくなり、電源回路３５の二次側に異常が生じた場合にはツエナーダイオード１３の逆方向に印加される電圧が逆方向の耐圧Ｖｔｚより大きくなるように調整される。
【００８２】
より詳しく説明すると、電源回路３５が変圧器２５の二次側で短絡を生じず正常に動作している場合の第一の積分回路３１の出力ＶN1と第二の積分回路３２の出力ＶN2との差に基づき、ツエナーダイオード１３の逆方向に印加される電圧よりツエナーダイオード１３の逆方向の耐圧Ｖｔｚが大きくなるように調整される。
【００８３】
そして、電源回路３５が変圧器２５の二次側で短絡を生じて正常に動作していない場合の第一の積分回路３１の出力ＶAB1と第二の積分回路３２の出力ＶAB2との差に基づき、ツエナーダイオード１３の逆方向に印加される電圧よりツエナーダイオード１３の逆方向の耐圧Ｖｔｚが小さくなるように調整される。
【００８４】
これにより、ツエナーダイオード１３は、変圧器２５の二次側で短絡を生じ、変圧器２５の一次側の第二のコイルＬ２と第三のコイルＬ３間の電圧状態が変化すると、ツエナーダイオード１３の逆方向に導通を生ずる。
【００８５】
これにより、変圧器２５の二次側に短絡を生じ、電源回路３５に異常が生じたことを検出することができる。そして、ツエナーダイオード１３が逆方向に導通すると、ツエナーダイオード１３より第二のトランジスタ１４に電圧が出力され、第二のトランジスタ１４が導通状態とされる。
【００８６】
以上の電圧Ｖｔｚ、ＶN1、ＶN2、ＶAB1、ＶAB2の具体例を挙げると、例えばＶｔｚ＝８．２Ｖ、ＶN1＝１５Ｖ、ＶN2＝１０Ｖ、ＶAB1＝１６Ｖ、ＶAB2＝５Ｖに設定することができる。
【００８７】
次に、この電源回路３５の動作の例について説明する。まず、電源回路３５が正常に動作している場合について説明する。変圧器２５の第一のコイルＬ１にパルス電圧が印加されると、コイルＬ４及びコイルＬ５の各々に、コイルＬ１とＬ４とＬ５の巻数の関係に従った電圧が誘導される。また、コイルＬ２及びコイルＬ３の各々に、コイルＬ２とＬ３とＬ５の巻数の関係に従った電圧が誘導される。
【００８８】
そして、コイルＬ２の電圧が出力端子４より抵抗７及びコンデンサ８を介してパワーＦＥＴ１のゲート端子１ｇに入力される。これにより、パワーＦＥＴ１が導通状態となり、変圧器２５の各コイルに電流を導通させることができ、変圧器２５は電力を供給されることができる。
【００８９】
ここで、変圧器２５に正常に電力が供給されている場合におけるコイルＬ２及びコイルＬ３のパルス電圧の波形を図２に示す。図２において、横軸は時間に対応しており、縦軸は電圧値に対応している。また、横軸上は電位が０であることを表し、横軸より上側は正電位を、横軸より下側は負電位であることを表している。
【００９０】
図２（ａ）に示される波形は、コイルＬ２の他方の端子４の電位の変化を示しており、コイルＬ２に誘導されるパルス電圧である。また、図２（ｂ）に示される波形は、コイルＬ３の他方の端子６の電位の変化を示しており、コイルＬ３に誘導されるパルス電圧である。
【００９１】
図２に示されるように、コイルＬ２に誘導される電圧の波高値はコイルＬ３に誘導される電圧の波高値より大きい。また、図２に示されるように、コイルＬ２に誘導されるパルス電圧とコイルＬ３に誘導されるパルス電圧は１８０度の位相差を生ずる。
【００９２】
また、図２に示されるように、コイルＬ２に誘導される電圧のパルス幅（パルス電圧のデューティ）はコイルＬ３に誘導される電圧のパルス幅（パルス電圧のデューティ）より小さい。
【００９３】
そして、第二のコイルＬ２に誘導されたパルス電圧のうち正電位となる部分がダイオード９を通って第一の積分回路３１に入力され、第一の積分回路３１により積分される。また、第三のコイルＬ３に誘導されたパルス電圧のうち正電位となる部分が、ダイオード２１を通って第二の積分回路３２に入力され積分される。
【００９４】
第一の積分回路３１及び第二の積分回路３２により積分して得られる電圧を図３に示す。図３において、横軸は時間に対応しており、縦軸は電圧値に対応している。また、図３において、横軸上は電位が０であることを表し、横軸より上側は正電位であることを表している。図３（ａ）は第一の積分回路３１により積分された後の電圧の波形である。図３（ｂ）は第二の積分回路３２により積分された後の電圧の波形である。
【００９５】
図３（ａ）に示されるように、第一の積分回路３１で積分された後の電圧は、電圧値ＶN1の一定レベルに平滑化された電圧となる。図３（ｂ）に示されるように、第二の積分回路３２で積分された後の電圧は、電圧値ＶN2の一定レベルに平滑化された電圧となる。
【００９６】
上記第一の積分回路３１の出力ＶN1と第二の積分回路３２の出力ＶN2の差に基づく電圧は、ツエナーダイオード１３の逆方向に印加されるが、ツエナーダイオード１３の逆方向の耐圧Ｖｔｚ以下であり、ツエナーダイオード１３を逆方向に導通させることができない。
【００９７】
そして、ツエナーダイオード１３が逆方向に導通しないので、第二のトランジスタ１４は導通状態とされない。これにより、第一のトランジスタ１５は導通状態とされず、パワーＦＥＴ１の導通状態が維持され、変圧器２５への電力の供給が維持される。これにより、電源回路３５は正常に動作し続ける。
【００９８】
次に、電源回路３５に異常が生じた場合、即ち、変圧器２５の二次側に短絡を生じた場合について説明する。電源回路３５が以上に説明したように正常に動作している状態で変圧器２５の二次側に短絡を生ずると、変圧器２５の一次側の第二のコイルＬ２及び第三のコイルＬ３の電圧状態に変化を生ずる。
【００９９】
図４は、変圧器２５の二次側に短絡を生じた場合における、コイルＬ２及びコイルＬ３に生ずるパルス電圧の波形を示している。図４において、横軸は時間に対応しており、縦軸は電圧値に対応している。また、横軸上は電位が０であることを表し、横軸より上側は正電位を、横軸より下側は負電位であることを表している。
【０１００】
図４（ａ）に示される波形は、コイルＬ２の他方の端子４の電位の変化を示しており、コイルＬ２に誘導されるパルス電圧である。また、図４（ｂ）に示される波形は、コイルＬ３の他方の端子６の電位の変化を示しており、コイルＬ３に誘導されるパルス電圧である。
【０１０１】
図４に示されるように、コイルＬ２に誘導されるパルス電圧とコイルＬ３に誘導されるパルス電圧は１８０度の位相差を生ずる。また、図４に示されるように、コイルＬ２に誘導される電圧のパルス幅（パルス電圧のデューティ）はコイルＬ３に誘導される電圧のパルス幅（パルス電圧のデューティ）より大きい。
【０１０２】
そして、第二のコイルＬ２に誘導されたパルス電圧は、第一の積分回路３１により積分される。また、第三のコイルＬ３に誘導されたパルス電圧は、第二の積分回路３２により積分される。第一の積分回路３１及び第二の積分回路３２により積分して得られる電圧を図５に示す。
【０１０３】
図５において、横軸は時間に対応しており、縦軸は電圧値に対応している。また、図５において、横軸上は電位が０であることを表し、横軸より上側は正電位であることを表している。図５（ａ）は第一の積分回路３１により積分された後の電圧の波形である。図５（ｂ）は第二の積分回路３２により積分された後の電圧の波形である。
【０１０４】
図５（ａ）に示されるように、第一の積分回路３１で積分された後の電圧は、電圧値ＶAB1の一定レベルに平滑化された電圧となっている。図５（ｂ）に示されるように、第二の積分回路３２で積分された後の電圧は、電圧値ＶAB2の一定レベルに平滑化された電圧となっている。
【０１０５】
そして、第一の積分回路３１の出力ＶAB1と第二の積分回路３２の出力ＶAB2との差に基づく電圧は、ツエナーダイオード１３に逆方向に印加され、この電圧はツエナーダイオード１３の逆方向の耐圧Ｖｔｚを越える。これにより、ツエナーダイオード１３を逆方向に導通させることができる。
【０１０６】
これにより、積分回路３１より出力されツエナーダイオード１３に逆方向に印加される電圧ＶAB1がトランジスタ１４のエミッタ端子１４ｅに印加される。そして、トランジスタ１４は、上記電圧ＶAB1とＶAB2との差により導通状態とされる。
【０１０７】
そして、トランジスタ１４のコレクタ端子１４ｃより出力された電圧がトランジスタ１５のベース端子１５ｂに入力され、トランジスタ１５が導通状態とされる。これにより、トランジスタ１５のコレクタ端子１５ｃとエミッタ端子１５ｅが導通状態となり、コレクタ端子１５ｃが接地に接続される。
【０１０８】
これにより、パワーＦＥＴ１は、ゲート端子１ｇが接地されて制御電圧が入力されず、非導通状態とされる。これにより、変圧器２５のコイルＬ１及びパワーＦＥＴ１に電流を導通させることができず、変圧器２５は電力を供給されることができない。これにより、電源回路３５は、動作を停止する。
【０１０９】
これにより、変圧器２５の二次側に短絡を生じた状態で電源回路３５が動作し続けることを防ぐことができ、電源回路３５が焼損する等を防ぐことができる。そして、この電源回路３５によると、変圧器２５の二次側に短絡を生ずると、この異常が生じたことを変圧器２５の一次側に設けられる回路によって検出し電源回路３５の動作を停止させることができる。
【０１１０】
即ち、この電源回路３５によると、変圧器２５の二次側に異常が生じたことを検出する手段を二次側に設ける必要がない。これにより、この電源回路３５によると、変圧器２５の二次側がコンパクトにされており、電源回路３５を設けるスペースを低減することができる。
【０１１１】
また、この電源回路３５によると、変圧器２５の二次側がコンパクトにされているので、変圧器２５の二次側に電気機器を接続するにあたり容易に接続することができ、電源回路３５の取り扱いが容易である。
【０１１２】
以上の説明では、パワースイッチング素子１としてパワーＦＥＴを用いる例を挙げた。本発明を実施するにあたり、パワースイッチング素子１としてパワーＦＥＴ以外の素子を用いることもできる。
【０１１３】
即ち、パワースイッチング素子１は、制御端子と入力端子と出力端子を備え、制御端子に制御電圧が入力されて導通状態になると、入力端子より電流を入力して出力端子より出力させることができ、大電力を入出力することが可能なスイッチング素子であればよい。例えば、パワーＦＥＴ以外のパワースイッチング素子として、パワートランジスタを用いることもできる。
【０１１４】
また、以上の説明では、第一のスイッチング素子１５としてＮＰＮトランジスタを用いる例を挙げたが、第一のスイッチング素子１５としてＰＮＰトランジスタを用いることもできる。
【０１１５】
また、第一のスイッチング素子１５として、トランジスタ以外の半導体スイッチング素子を用いることもできる。即ち、第一のスイッチング素子１５は、第二のスイッチング素子１４より出力される電圧が動作信号として入力される端子と、パワースイッチング素子１の出力端子に接続される端子と、接地に接続される端子とを備え、第二のスイッチング素子１４より電圧が入力されると導通状態となることによって、パワースイッチング素子１の出力端子を接地に導通させることができるスイッチング素子であればよい。
【０１１６】
また、以上の説明では、第二のスイッチング素子１４としてＰＮＰトランジスタを用いる例を挙げたが、第二のスイッチング素子１４としてＮＰＮトランジスタを用いることもできる。
【０１１７】
また、第二のスイッチング素子１４として、トランジスタ以外の半導体スイッチング素子を用いることもできる。即ち、第二のスイッチング素子１４は、ツエナーダイオード１３より出力される電圧が入力される端子と、第二の積分回路より出力される電圧が入力される端子と、第一のスイッチング素子１５に電圧を出力する端子とを備え、異常検出手段１３より出力される電圧と第二の積分回路３２より出力される電圧との差に基づいて導通状態となることにより、第一のスイッチング素子１５を導通状態にするように制御するスイッチング素子であればよい。
【０１１８】
また、以上の説明では、異常検出手段１３としてツエナーダイオードを設ける例を挙げた。異常検出手段１３は、ツエナーダイオード以外であっても、所定の設定値に基づいて第二のコイルＬ２と第三のコイルＬ３間の電圧状態の異常を検出することができればよい。そして、異常検出手段１３により前記電圧の異常を検出すると、第二のスイッチング素子１４を導通状態として第一のスイッチング素子１５を導通状態にできればよい。
【０１１９】
また、以上の説明では、異常検出手段１３が異常を検出すると、第二のスイッチング素子１４を導通状態とすることによって第一のスイッチング素子１５を導通状態とする例を挙げた。本発明を実施するにあたり、必ずしも第二のスイッチング素子１４を設ける必要はない。即ち、第二のスイッチング素子１４を設けることなく、異常検出手段１３が異常を検出すると、第一のスイッチング素子１５を導通状態とするようにしてもよい。
【０１２０】
【発明の効果】
以上説明したように、本発明の電源回路によると、その変圧器の二次側に生じた異常を検出する手段が変圧器の一次側に設けられ、変圧器の二次側がコンパクトにされている。
【０１２１】
これにより、本発明の電源回路によると、電源回路を設けるためのスペースを低減させることができるという効果を奏する。また、電源回路への電気機器の接続を容易とすることができ、電源回路の取り扱いが容易になるという効果も奏する。
【図面の簡単な説明】
【図１】本発明の一実施形態である電源回路の回路図である。
【図２】電源回路の変圧器の一次側の電圧の波形を示す図である。
図２（ａ）は、変圧器一次側の第二のコイルの電圧の波形を示す。
図２（ｂ）は、変圧器一次側の第三のコイルの電圧の波形を示す。
【図３】正常に動作している場合の積分回路により積分された電圧の波形を示す図で
ある。
図３（ａ）は、第一の積分回路により積分された電圧を示す。
図３（ｂ）は、第二の積分回路により積分された電圧を示す。
【図４】変圧器の二次側に異常を生じた場合の変圧器の一次側の電圧を示す図である
。
図４（ａ）は、変圧器一次側の第二のコイルの電圧の波形を示す。
図４（ｂ）は、変圧器一次側の第三のコイルの電圧の波形を示す。
【図５】異常を生じた場合の積分回路により積分された電圧の波形を示す図である。
図５（ａ）は、第一の積分回路により積分された電圧を示す。
図５（ｂ）は、第二の積分回路により積分された電圧を示す。
【符号の説明】
１ パワーＦＥＴ
１ｄ ドレイン端子
１ｇ ゲート端子
１ｓ ソース端子
２ 第一のコイルＬ１の入力端子
３ 第一のコイルＬ１の出力端子
４ 第二のコイルＬ２の他方の端子
５ 第二のコイルＬ２及び第三のコイルＬ３の一方の端子（共通接地端子）
６ 第三のコイルの他方の端子
７ 抵抗
８ コンデンサ
９ ダイオード
１０ フィードバック回路
１１ コンデンサ
１２ 抵抗
１３ ツエナーダイオード
１４ 第二のトランジスタ
１４ｂ ベース端子
１４ｃ コレクタ端子
１４ｅ エミッタ端子
１５ 第一のトランジスタ
１５ｂ ベース端子
１５ｃ コレクタ端子
１５ｅ エミッタ端子
１６ 抵抗
１７ 電解コンデンサ
１８ 抵抗
２１ ダイオード
２２ コンデンサ
２３ 抵抗
２５ 変圧器
２６ 変圧器二次側の高圧端子
２７ 変圧器二次側の低圧端子
２９ モニター端子
３１ 第一の積分回路
３２ 第二の積分回路
３５ 電源回路
Claims (6)
- 変圧器を備える電源回路であって、
前記変圧器の一次側に第一のコイルと第二のコイルと第三のコイルが設けられ、前記第一のコイルはパルス電圧に基づく電力を出力する電力源よりパルス電圧が印加されるものであり、前記第二のコイルと第三のコイルは、各々の一方の端子が共通して接地されるとともに、各々の他方の端子に向かってコイルを巻回する方向が互いに逆向きとされ、かつ第二のコイルと第三のコイルの巻数を異ならせてあり、
前記変圧器の二次側に前記一次側の第一のコイル、第二のコイル及び第三のコイルに対応させた複数のコイルが設けられており、
前記変圧器の一次側には、前記第一のコイルと直列関係に接続されるとともに前記第二のコイルの他方の端子に接続され前記変圧器への電力の入力を制御するためのパワースイッチング素子と、前記第二のコイルの他方の端子にアノード側が接続されたダイオードと、該ダイオードを介して入力される前記第二のコイルに誘導されたパルス電圧を積分する第一の積分回路と、前記第三のコイルの他方の端子にアノード側が接続されたダイオードと、該ダイオードを介して入力される前記第三のコイルに誘導されたパルス電圧を積分する第二の積分回路と、前記第一の積分回路の出力と第二の積分回路の出力との差に基づいて前記第二のコイル及び第三のコイル間の電圧状態の異常を検出する異常検出手段とが設けられており、
前記パワースイッチング素子が導通状態とされると、前記第一のコイルにパルス電圧が印加されることにより前記変圧器に電力が入力されるとともに、
前記異常検出手段が前記第二のコイル及び第三のコイル間の電圧状態の異常を検出すると、前記パワースイッチング素子が非導通状態とされ、前記変圧器への電力の入力が停止されるように構成された電源回路。 - 前記変圧器の一次側には、前記パワースイッチング素子の動作を制御するための第一のスイッチング素子が設けられ、
前記パワースイッチング素子は、電流が入力される入力端子及び電流を出力する出力端子が前記第一のコイルに直列になるように接続され、導通状態と非導通状態を制御するための制御端子が、前記第二のコイルの他方の端子より制御電圧が入力されるように接続されるとともに、前記第一のスイッチング素子を介して接地に接続されており、
前記異常検出手段が前記異常を検出すると、前記第一のスイッチング素子が導通状態とされ、前記パワースイッチング素子の制御端子を前記導通状態とされた第一のスイッチング素子によって接地することにより、前記パワースイッチング素子が非導通状態とされるように構成された請求項１に記載の電源回路。 - 前記異常検出手段としてツエナーダイオードが設けられ、該ツエナーダイオードが第一の積分回路と第二の積分回路との間に接続された請求項１または２に記載の電源回路。
- 前記変圧器の一次側には、前記第一のスイッチング素子の導通状態を制御するための第二のスイッチング素子が設けられており、
該第二のスイッチング素子は、前記ツエナーダイオードのアノード側に接続されて、ツエナーダイオードが前記第二のコイル及び第三のコイル間の電圧状態の異常を検出して電圧を出力すると、導通状態となり、
該導通状態とされた第二のスイッチング素子によって前記第一のスイッチング素子が導通状態とされる請求項３に記載の電源回路。 - 前記第一のスイッチング素子がトランジスタである請求項２乃至４のいずれかに記載の電源回路。
- 前記第二のスイッチング素子がトランジスタである請求項４に記載の電源回路。
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