JP2014225852A - アクティブバラン回路 - Google Patents

Abstract

【課題】消費電流の増大を抑えて低歪化を実現したアクティブバラン回路を提供すること。【解決手段】本発明のＭＯＳを用いたアクティブバラン回路は、メインバラン回路１０と、このメインバラン回路１０と並列に弱反転領域にバイアスされた１個もしくは複数個のサブバラン回路２０を用いることで、歪成分のキャンセルを行うことが可能になる。そのため、このようなアクティブバラン回路を半導体集積回路で実現した場合、従来に比べ少ない消費電流で良好な歪特性を実現することができる。【選択図】図５

Description

本発明は、差動信号をシングルエンド信号に変換する差動／シングル変換に係るアクティブバラン回路に関し、より詳細には、高周波での差動／シングル変換を低歪で実現するアクティブバラン半導体集積回路（ＬＳＩ）に関する。

近年の無線通信の発展により、現在用いられている周波数帯域は混雑しているため、より高い周波数における無線通信が期待されている。そのため、高周波無線トランシーバや携帯機器などの実現には、目標とする高い周波数において動作する回路を実現する必要がある。
半導体集積回路の高周波回路設計では、差動信号をシングルエンド信号に変換する差動／シングル変換を、バラン（Ｂａｌｕｎ）回路で行うことが一般的である。例えば、携帯端末や基地局用途の送信器ＬＳＩ内部において、高周波差動信号をシングルエンド信号に変換するために用いられる。

この種のバラン（Ｂａｌｕｎ）回路とは、同軸ケーブルと２線フィーダなど、平衡と不平衡の状態にある電気信号を変換するための素子である。なお、Ｂａｌｕｎとは、平衡（ｂａｌａｎｃｅ）と不平衡（ｕｎｂａｌａｎｃｅ）の頭文字を合成した用語で、平衡−不平衡変換器とも言われている。
また、バラン回路は、高周波では、受動素子で構成されるパッシブバラン回路や、ＭＯＳトランジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｔｒａｎｓｉｓｔｏｒ）やＢＪＴトランジスタ（Ｂｉｐｏｌａｒ Ｊｕｎｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）といった能動素子で構成されるアクティブバラン回路を用いることが一般的である。

パッシブバラン回路としては、主にＬＣを用いたものや伝送線路を用いたものがある。伝送線路を用いたものは波長の長さに比例して面積が変化するため、低周波ではオンチップで実現することは困難であるが、波長が短い高周波では小さな面積で実現できる。
例えば、特許文献１に記載のものは、改善された高調波抑制性能を有するパッシブバラン回路に関するものである。この特許文献１のように、半導体集積回路（ＬＳＩ）上では一対のスパイラルインダクタにより構成でき、歪特性やノイズ特性が良いという特徴を有している。しかし、例えば、１ＧＨｚから４ＧＨｚまでといった広い周波数範囲での動作を実現するためには、大きなインダクタンス値と小さな自己共振周波数の両立が必要となるが、この二要素をＬＳＩ上に製造するインダクタで実現することは困難である。これは、容量素子などの素子を追加したとしても、広い周波数範囲で出力インピーダンスを一定に保つことが難しいことを意味している。

一方で、アクティブバラン回路としては、様々な回路構成のものが提案されている。電力を消費するが、利得を得られるというメリットがある。さらに高周波においてはその寄生成分から実現が難しくなるということや回路コア面積が小さいという特徴がある。
この種のアクティブバラン回路は、インダクタではなく主に能動素子を用いるため、上述した問題は発生しない。例えば、非特許文献１には、ＢＪＴと抵抗素子によるアクティブバラン回路が示されている。このアクティブバラン回路は、電源と接地電位の間に、電源側からＢＪＴ、抵抗素子、ＢＪＴ、抵抗素子という順に素子を縦積みされた構成であり、シングルエンド出力端子のインピーダンスをＢＪＴのエミッタ側の抵抗素子の抵抗値を調整することで設計することが可能である。このアクティブバラン回路の出力インピーダンスは、広い周波数領域において一定に保つことが可能である。アクティブバラン回路は、ＭＯＳトランジスタでも構成できる。

図１は、ＭＯＳで構成したアクティブバラン回路を説明するための回路構成図である。２つのＮ型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）が、電源ＶＤＤと接地電位ＧＮＤの間に縦積みとなっており、上段ＮＭＯＳのトランジスタ（Ｔｒ１）１には、容量素子５を介して入力される正入力Ｖｉｎｐが伝播される。ここでトランジスタ１のゲートは、抵抗素子３を介してバイアス電圧Ｖｂ１により適切にバイアスされる。一方で、下段のＮＭＯＳトランジスタ（Ｔｒ２）２には、容量素子６を介して入力される負入力Ｖｉｎｎが伝播される。ここで、トランジスタ２のゲートは、抵抗素子４を介してバイアス電圧Ｖｂ２により適切にバイアスされる。トランジスタ１のソースとトランジスタ２のドレインの接点がバランの出力端子である。この例では、アクティブバラン回路の出力に負荷抵抗７を接続した。

トランジスタ１のトランスコンダクタンスｇｍ１＿１が負荷抵抗７の抵抗値の逆数と等しく、トランジスタ２のトランスコンダクタンスｇｍ１＿２も負荷抵抗７の抵抗値の逆数と等しいとき、差動入力電圧をＶｉｎ（＝Ｖｉｎｐ−Ｖｉｎｎ）としたとき、アクティブバラン回路のシングルエンド出力電圧Ｖｏｕｔは、理想的にはＶｉｎ／２と等しくなる。この計算では簡単のため、寄生成分は無視している。また、抵抗素子３，４と容量素子５，６は、入力信号に影響しないとし、トランジスタ１のゲートには、Ｖｉｎｐと同じ電圧振幅が入力され、トランジスタ２のゲートには、Ｖｉｎｎと同じ電圧振幅が入力されるとしている。

ＭＯＳトランジスタは、ゲートの電圧振幅に応じたソース・ドレイン間電流を出力する素子である。ＭＯＳトランジスタの３次歪までを考慮すると、その入出力特性は、式（１）で示される。
Ｉｄｓ＝ｇｍ１Ｖｇｓ＋ｇｍ２Ｖｇｓ^２＋ｇｍ３・Ｖｇｓ^３ ・・・（１）
ｇｍ１は小信号トランスコンダクタンス、ｇｍ２及びｇｍ３は、歪を発生する２次及び３次のトランスコンダクタンスである。ＲＦ回路の特性で重視される３次の相互変調歪（ＩＭＤ３）は、このｇｍ２やｇｍ３により支配されるため、ｇｍ２やｇｍ３は絶対値が小さいことが望まれる。

図１に示したアクティブバラン回路では、３次までの歪を考慮したとき、ＭＯＳトランジスタＴｒ１のトランスコンダクタンスｇｍ１＿１と２次及び３次のトランスコンダクタンスｇｍ２＿１、ｇｍ３＿１と、ＭＯＳトランジスタＴｒ２のトランスコンダクタンスｇｍ１＿２と２次及び３次のトランスコンダクタンスｇｍ２＿２、ｇｍ３＿２と、負荷抵抗７と入力電圧振幅の関係で出力電圧振幅が決定される。バランの入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの関係は式（２）で表すことができ、α１からα３は1次成分から３次成分までの係数である。理想的で歪のない状態の場合とは、α１＝１／２、α２＝α３＝０である。それは、ｇｍ１＿１は負荷抵抗７の抵抗値の逆数と等しく、ｇｍ１＿２も負荷抵抗７の抵抗値の逆数と等しく、ｇｍ２＿１＝ｇｍ３＿１＝ｇｍ２＿２＝ｇｍ３＿２＝０の状態である。

Ｖｏｕｔ＝α１Ｖｉｎ＋α２Ｖｉｎ^２＋α３Ｖｉｎ^３ ・・・（２）
図２は、図１に示したアクティブバラン回路の入出力特性の例を示す図である。図１のＭＯＳトランジスタＴｒ１と、ＭＯＳトランジスタＴｒ２が飽和領域で動作しているとすると、その入出力特性は、例えば、図２のようなる。表１は、図２のときの入出力特性の一例であり、左から、入力振幅Ｖｉｎ、出力の基本波成分である１次成分と２次歪から６次歪までの歪成分の５０Ω系振幅、１次成分を基準としたときの各歪成分と基本波との振幅比ＨＤ２からＨＤ６である。

表１から入力振幅が大きくなるほど、３次歪の性能を示すＨＤ３が大きくなり、劣化することが分かる。

図３は、図２に示した入出力特性を入力信号（Ｖｉｎ）で３回微分した特性（Ｖｏｕｔ’’’と示す）を示す図である。図３より、３回微分値Ｖｏｕｔ’’’は、負の値を持っており、これが３次歪の支配因である。また、図３より、Ｖｉｎが０付近から離れるほどＶｏｕｔ’’’の絶対値が大きくなっている。これは入力振幅Ｖｉｎが大きくなるほど３次歪が劣化していることに対応している。

ＭＯＳトランジスタの場合、一般にソース・ドレイン間に流れる電流を増大するようにゲートをバイアスすることで歪成分をある程度改善できることが知られているが、３ｄＢの歪改善のためには消費電流が２倍になってしまう（例えば、非特許文献２のｐ５５１に記載参照）。
また、他の歪成分の改善方法としては、出力信号に係数を乗じ入力に戻すいわゆる負帰還技術が有効である。しかし、高周波回路設計では帰還ループの時定数を小さくすることが必要となるため実用的ではない。

図４は、従来のＭＯＳトランジスタで構成され、デジェネレーション抵抗素子を含むアクティブバラン回路を説明するための回路構成図である。図４に示されるデジェネレーション抵抗素子Ｒ３０，Ｒ４０による帰還作用によって、歪成分の改善させる技術も知られている。しかし、この方法では、ＭＯＳトランジスタＴｒ１のソース・ドレイン電流（＝ＭＯＳトランジスタＴｒ２のソース・ドレイン間電流）により、抵抗素子Ｒ３０，Ｒ４０で電位差が発生してしまう。このため、図４に示した回路構成において、ＭＯＳトランジスタＴｒ１，Ｔｒ２のサイズとソース・ドレイン間電流が、図１に示した回路構成と同一であるとすると、図４に示した回路構成の方が、ＭＯＳトランジスタＴｒ１，Ｔｒ２が飽和領域で動作可能な出力電圧振幅の範囲が狭い。これは、図４に示した回路構成では、図１に示した回路構成よりも、出力可能な最大電圧振幅が小さいこと意味する。

そのため、従来技術では、高周波回路において、ＭＯＳトランジスタで構成されたアクティブバラン（ＭＯＳアクティブバラン）回路で良好な歪特性と大きな出力電圧範囲を実現するためには、多大な電流をトランジスタに流すことが必要である。
なお、アクティブバラン回路については、例えば、特許文献２に記載のものがある。この特許文献２のものは、ミキサや増幅器に用いられるアクティブバラン回路（平衡／不平衡変換回路）の構成に関するもので、広い周波数領域にわたって１８０度位相差からの誤差を低く抑えることのできるアクティブバラン回路を提供するものである。

特表２０１１−５１１５６３号公報 特開２００４−３２０３５８号公報

Ｂ．Ｓａｍ，Ｐ．Ｈａｌｆｏｒｄ，"Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ Ｑｕａｄｒａｔｕｒｅ Ｍｏｄｕｌａｔｏｒｓ ｆｏｒ Ｂｒｏａｄｂａｎｄ Ｗｉｒｅｌｅｓｓ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ，"ＩＥＥＥ ＲＦＩＣ Ｓｙｍｐ．Ｄｉｇｅｓｔ ｏｆ Ｐａｐｅｒ，ｐｐ．１７−２０，Ｊｕｎｅ ２００１ アナログＣＭＯＳ集積回路の設計 応用編、Ｂｅｈｚａｄ Ｒａｚａｖｉ、丸善出版（平成１５年３月３０日 初版発行、平成１８年７月１０日 第７刷発行）

しかしながら、トランジスタに流す電流を増やすことで歪特性を改善させる方法は、電池駆動の場合は電池の持ち時間が短くなり好ましくない。また、商用電源駆動の場合でも、消費電流増は発熱増加につながるため、やはり好ましくない。適度な電流値でより低い歪成分を実現することが求められる。
また、上述した特許文献及び非特許文献には、本発明のようにメインバラン回路と並列に接続された複数個のサブバラン回路とからなるアクティブバラン回路の具体的な回路構成については、何ら開示されていない。

本発明は、このような問題に鑑みてなされたもので、その目的とするところは、消費電流の増大を抑えて低歪化を実現したアクティブバラン回路を提供することにある。

本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、差動信号をシングルエンド信号に変換する差動／シングル変換に係るアクティブバラン回路において、電源とドレイン／ソースが接続された第１のＭＯＳトランジスタ（１１）と、ソース／ドレインが接地された第２のＭＯＳトランジスタ（１２）からなるメインバラン回路（１０）と、該メインバラン回路（１０）に並列に接続され、電源とドレイン／ソースが接続された第３のＭＯＳトランジスタ（２１）と、ソース／ドレインが接地された第４のＭＯＳトランジスタ（２２）からなるサブバラン回路（２０）とを備え、前記第１のＭＯＳトランジスタ（１１）のソース／ドレインと、前記第２のＭＯＳトランジスタ（１２）のドレイン／ソースの接続点が、前記メインバラン回路（１０）の出力端子であり、前記第１のＭＯＳトランジスタ（１１）と、前記第２のＭＯＳトランジスタ（１２）とは、第１のバイアス電位（Ｖｂ１）と第２のバイアス電位（Ｖｂ２）で飽和領域にバイアスされており、前記第３のＭＯＳトランジスタ（２１）のソース／ドレインと前記第４のＭＯＳトランジスタ（２２）のドレイン／ソースの接続点が、前記サブバラン回路（２０）の出力端子であり、前記第３のＭＯＳトランジスタ（２１）と、前記第４のＭＯＳトランジスタ（２２）は、第３のバイアス電位（Ｖｂ３）と第４のバイアス電位（Ｖｂ４）で弱反転領域にバイアスされており、前記メインバラン回路（１０）の出力と、前記サブバラン回路（２０）の出力が共通点で接続され、前記差動入力信号と同じ位相のシングルエンド信号が出力されることを特徴とする。（図５，図９；実施例１，２）
また、請求項２に記載の発明は、請求項１に記載の発明において、前記第１のＭＯＳトランジスタ（１１）のゲートは、第１の抵抗素子（１３）と第１の容量素子（１５）とに接続され、前記第１の抵抗素子（１３）の他方には、前記第１のバイアス電位（Ｖｂ１）が印加され、前記第１の容量素子（１５）の他方には、前記差動信号の正側信号（Ｖｉｎｐ）が入力されているとともに、前記第２のＭＯＳトランジスタ（１２）のゲートは、第２の抵抗素子（１４）と第２の容量素子（１６）とに接続され、前記第２の抵抗素子（１４）の他方には、前記第２のバイアス電位（Ｖｂ２）が印加され、前記第２の容量素子（１６）の他方には、前記差動信号の負側信号（Ｖｉｎｎ）が入力され、前記第３のＭＯＳトランジスタ（２１）のゲートは、第３の抵抗素子（２３）と第４の容量素子（２５）とに接続され、前記第３の抵抗素子（２３）の他方には、前記第３のバイアス電位（Ｖｂ３）が印加され、前記第３の容量素子（２３）の他方には、前記差動信号の正側信号（Ｖｉｎｐ）が入力されているとともに、前記第４のＭＯＳトランジスタ（２２）のゲートは、第４の抵抗素子（２４）と第４の容量素子（２６）とに接続され、前記第４の抵抗素子（２４）の他方には、前記第４のバイアス電位（Ｖｂ４）が印加され、前記第４の容量素子（２４）の他方には、前記差動信号の負側信号（Ｖｉｎｎ）が入力されていることを特徴とする。

また、請求項３に記載の発明は、請求項１又は２に記載の発明において、前記第３のＭＯＳトランジスタ（２１）は、前記第１のＭＯＳトランジスタ（１１）とはゲートサイズが異なり、前記第４のＭＯＳトランジスタ（２２）は、前記第２のＭＯＳトランジスタ（１２）とはゲートサイズが異なることを特徴とする。
また、請求項４に記載の発明は、請求項１，２又は３に記載の発明において、出力電圧振幅を入力電圧振幅の３回微分した特性が、入力振幅がゼロ付近と、振幅が負の領域で逆特性であり、前記出力電圧振幅を入力電圧振幅の３回微分した特性が、入力振幅がゼロ付近と、振幅が正の領域で逆特性であり、前記出力電圧振幅を入力電圧振幅の３回微分した特性が、入力振幅の全領域で平均するとゼロ付近となるように、前記サブバラン回路（２０）を構成する前記第３及び第４のＭＯＳトランジスタ（２１，２２）のゲートの幅／長さの比を前記メインバラン回路（１０）よりも小さくするとともに、前記バイアス電位を調整することを特徴とする。

また、請求項５に記載の発明は、請求項１，２又は３に記載の発明において、出力電圧振幅を入力電圧振幅の３回微分した特性が、入力振幅がゼロ付近でゼロとなるように、前記サブバラン回路（２０）を構成する前記第３及び第４のＭＯＳトランジスタ（２１，２２）のゲートの幅／長さの比を前記メインバラン回路（１０）よりも小さくするとともに、前記バイアス電位を調整することを特徴とする。

また、請求項６に記載の発明は、請求項１乃至５のいずれかに記載の発明において、前記サブバラン回路（２０）が、複数のサブバラン回路（１２０，１３０）を備えていることを特徴とする。（図９；実施例２）
また、請求項７に記載の発明は、請求項６に記載の発明において、前記出力電圧振幅を入力電圧振幅の３回微分した特性が入力振幅の全領域で平均するとゼロ付近となるように、前記複数のサブバラン回路（１２０，１３０）のうちいくつかについて構成する２つのＭＯＳトランジスタのゲートの幅／長さの比を前記メインバラン回路（１１０）よりも小さくするとともに、前記バイアス電位を調整することを特徴とする。

また、請求項８に記載の発明は、請求項６に記載の発明において、出力電圧振幅を入力電圧振幅の３回微分した特性が、入力振幅がゼロ付近でゼロとなるように、前記複数のサブバラン回路（１２０，１３０）のうちいくつかについて構成する２つのＭＯＳトランジスタのゲートの幅／長さの比を前記メインバラン回路（１１０）よりも小さくするとともに、前記バイアス電位を調整することを特徴とする。

また、請求項９に記載の発明は、請求項１乃至８のいずれかに記載の発明において、オンオフ制御信号（ａ）応じて、前記複数個のサブバラン回路（１２０，１３０）の各々の動作／非動作をバイアス制御回路（１８０）によって制御することを特徴とする。
また、請求項１０に記載の発明は、請求項１乃至９のいずれかに記載の発明において、前記メインバラン回路（１０，１１０）のＭＯＳトランジスタの３次のトランスコンダクタンスと、前記サブバラン回路（２０，１２０，１３０）のＭＯＳトランジスタの３次のトランスコンダクタンスは、極性が逆であることを特徴とする。

また、請求項１１に記載の発明は、請求項１０に記載の発明において、前記メインバラン回路（１０，１１０）のＭＯＳトランジスタは、飽和領域にバイアスされ、前記サブバラン回路（２０，１２０，１３０）のＭＯＳトランジスタは、弱反転領域にバイアスされていることを特徴とする。
また、請求項１２に記載の発明は、請求項１乃至１１のいずれかに記載の発明において、前記ＭＯＳトランジスタが、ＮＭＯＳトランジスタ又はＰＭＯＳトランジスタであることを特徴とする。

本発明によれば、メインバラン回路と並列に弱反転領域にバイアスされた１個又は複数個のサブバラン回路とを用いることで、歪成分のキャンセルを行うことが可能になる。そのため、このようなアクティブバラン回路を半導体集積回路で実現した場合、従来に比べ少ない消費電流で良好な歪特性を実現できる。
さらに、低消費であって、かつ、歪特性が良好なアクティブバラン回路を実現することができる。

従来のＭＯＳで構成したアクティブバラン回路を説明するための回路構成図である。 図１に示したアクティブバラン回路の入出力特性の例を示す図である。 図３は、図２に示した入出力特性を入力信号（Ｖｉｎ）で３回微分した特性（Ｖｏｕｔ’’’と示す）を示す図である。 従来のＭＯＳトランジスタで構成され、デジェネレーション抵抗素子を含むアクティブバラン回路を説明するための回路構成図である。 本発明に係るＭＯＳトランジスタを用いたアクティブバラン回路の実施例１を説明するための回路構成図である。 図５に示したアクティブバラン回路の入出力特性の例を示す図である。 図６に示した入出力特性を入力信号（Ｖｉｎ）で３回微分した特性を示す図である 図５に示したアクティブバラン回路の他の入出力特性を入力信号（Ｖｉｎ）で３回微分した特性を示す図である。 本発明に係るＭＯＳトランジスタを用いたアクティブバラン回路の実施例２を説明するための回路構成図である。

以下、図面を参照して本発明の各実施例について説明する。

図５は、本発明に係るＭＯＳトランジスタを用いたアクティブバラン回路の実施例１を説明するための回路構成図で、図中符号１０はメインバラン回路、１１は上段のトランジスタ、１２は下段のトランジスタ、１３，１４は抵抗素子、１５，１６は容量素子、１７は負荷抵抗、２０はサブバラン回路を示している。
本実施例１のアクティブバラン回路は、差動信号をシングルエンド信号に変換する差動／シングル変換に係るアクティブバラン回路である。このアクティブバラン回路は、メインバラン回路１０と、このメインバラン回路１０に並列に接続されたサブバラン回路２０とを備えている。

メインバラン回路１０は、電源とドレイン／ソースが接続された第１のＭＯＳトランジスタ１１と、ソース／ドレインが接地された第２のＭＯＳトランジスタ１２からなっている。つまり、第１及び第２のＭＯＳトランジスタがＮＭＯＳの場合には、電源とドレインが接続された第１のＮＭＯＳトランジスタ１１と、ソースが接地された第２のＮＭＯＳトランジスタ１２からなっており、第１及び第２のＭＯＳトランジスタがＰＭＯＳの場合には、電源とソースが接続された第１のＰＭＯＳトランジスタ１１と、ドレインが接地された第２のＰＭＯＳトランジスタ１２からなっている。

また、第１のＭＯＳトランジスタ１１のゲートは、第１の抵抗素子１３と第１の容量素子１５とに接続され、第１の抵抗素子１３の他方には、第１のバイアス電位Ｖｂ１が印加され、第１の容量素子１５の他方には、差動信号の正側信号Ｖｉｎｐが入力されている。
また、第２のＭＯＳトランジスタ１２のゲートは、第２の抵抗素子１４と第２の容量素子１６とに接続され、第２の抵抗素子１４の他方には、第２のバイアス電位Ｖｂ２が印加され、第２の容量素子１６の他方には、差動信号の負側信号Ｖｉｎｎが入力されている。

また、第１のＭＯＳトランジスタ１１のソース／ドレインと、第２のＭＯＳトランジスタ１２のドレイン／ソースの接続点が、メインバラン回路１０の出力端子であり、第１のＭＯＳトランジスタ１１と、第２のＭＯＳトランジスタ１２とは、第１のバイアス電位Ｖｂ１と第２のバイアス電位Ｖｂ）で飽和領域にバイアスされている。
一方、サブバラン回路２０は、電源とドレイン／ソースが接続された第３のＭＯＳトランジスタ２１と、ソース／ドレインが接地された第４のＭＯＳトランジスタ２２からなっている。

また、第３のＭＯＳトランジスタ２１のゲートは、第３の抵抗素子２３と第４の容量素子２５とに接続され、第３の抵抗素子２３の他方には、第３のバイアス電位Ｖｂ３が印加され、第３の容量素子２３の他方には、差動信号の正側信号Ｖｉｎｐが入力されている。
また、第４のＭＯＳトランジスタ２２のゲートは、第４の抵抗素子２４と第４の容量素子２６とに接続され、第４の抵抗素子２４の他方には、第４のバイアス電位Ｖｂ４が印加され、第４の容量素子２４の他方には、差動信号の負側信号Ｖｉｎｎが入力されている。

また、第３のＭＯＳトランジスタ２１のソース／ドレインと第４のＭＯＳトランジスタ２２のドレイン／ソースの接続点が、サブバラン回路２０の出力端子であり、第３のＭＯＳトランジスタ２１は、第１のＭＯＳトランジスタ１１とはゲートサイズが異なり、第４のＭＯＳトランジスタ２２は、第２のＭＯＳトランジスタ１２とはゲートサイズが異なっている。

また、第３のＭＯＳトランジスタ２１と、第４のＭＯＳトランジスタ２２は、第３のバイアス電位Ｖｂ３と第４のバイアス電位Ｖｂ４で弱反転領域にバイアスされており、メインバラン回路１０の出力と、サブバラン回路２０の出力が共通点で接続され、差動入力信号と同じ位相のシングルエンド信号が出力される。
また、出力電圧振幅を入力電圧振幅の３回微分した特性が、入力振幅がゼロ付近と、振幅が負の領域で逆特性であり、出力電圧振幅を入力電圧振幅の３回微分した特性が、入力振幅がゼロ付近と、振幅が正の領域で逆特性であり、出力電圧振幅を入力電圧振幅の３回微分した特性が入力振幅の全領域で平均するとゼロ付近となるように、サブバラン回路２０を構成する第３及び第４のＭＯＳトランジスタ２１，２２のゲートの幅／長さの比をメインバラン回路１０よりも小さくするとともに、バイアス電位を調整するように構成されている。

また、出力電圧振幅を入力電圧振幅の３回微分した特性が、入力振幅がゼロ付近でゼロとなるように、サブバラン回路２０を構成する第３及び第４のＭＯＳトランジスタ２１，２２のゲートの幅／長さの比をメインバラン回路１０よりも小さくするとともに、バイアス電位を調整するように構成されている。
また、メインバラン回路１０のＭＯＳトランジスタの３次のトランスコンダクタンスと、サブバラン回路２０のＭＯＳトランジスタの３次のトランスコンダクタンスは、極性が逆である。また、メインバラン回路１０のＭＯＳトランジスタは、飽和領域にバイアスされ、サブバラン回路２０のＭＯＳトランジスタは、弱反転領域にバイアスされている。

ＭＯＳトランジスタが、ＮＭＯＳトランジスタの場合には、メインバラン回路１０は、２つのＮ型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）が、電源ＶＤＤと接地電位ＧＮＤの間に縦積みとなっており、上段のトランジスタ１１には、容量素子１５を介して入力される正入力Ｖｉｎｐが伝播される。ここでトランジスタ１１のゲートは、抵抗素子１３を介して、バイアス電圧Ｖｂ１により飽和領域にバイアスされる。

一方で、下段のトランジスタ１２には、容量素子１６を介して入力される負入力Ｖｉｎｎが伝播される。ここでトランジスタ１２のゲートは、抵抗素子１４を介して、バイアス電圧Ｖｂ２により飽和領域にバイアスされる。トランジスタ１１のソース／ドレインとトランジスタ１２のドレイン／ソースの接点がバランの出力端子である。
この例では、アクティブバラン回路の出力に負荷抵抗１７を接続した。トランジスタ１１のトランスコンダクタンスｇｍ１＿１１が負荷抵抗１７の逆数と等しく、トランジスタ１２のトランスコンダクタンスｇｍ１＿１２も負荷抵抗１７の逆数と等しいとき、差動入力電圧をＶｉｎ（＝Ｖｉｎｐ−Ｖｉｎｎ）としたとき、バラン回路のシングルエンド出力電圧Ｖｏｕｔは、理想的にはＶｉｎ／２と等しくなる。この計算では簡単のため、寄生成分は無視している。また、抵抗素子３，４と容量素子５，６は、入力信号に影響しないとし、トランジスタ１１のゲートには、Ｖｉｎｐが入力され、トランジスタ１２のゲートには、Ｖｉｎｎが入力されるとしている。

サブバラン回路２０は、メインバラン回路１０と並列に設置されたアクティブバラン回路であり、２つのＮ型ＭＯＳトランジスタが、電源ＶＤＤと接地電位ＧＮＤの間に縦積みとなっており、上段のトランジスタ２１には、容量素子２５を介して入力される正入力（Ｖｉｎｐ）が伝播される。ここでトランジスタ２１のゲートは、抵抗素子２３を介して、バイアス電圧Ｖｂ３により弱反転領域にバイアスされる。

一方で、下段のトランジスタ２２には、容量素子２６を介して入力される負入力（Ｖｉｎｎ）が伝播される。ここでトランジスタ２２のゲートは、抵抗素子２４を介して、バイアス電圧Ｖｂ４により弱反転領域にバイアスされる。トランジスタ２１のソース／ドレインとトランジスタ２２のドレイン／ソースの接点がバランの出力端子である。
この例では、サブバラン回路２０の出力には、メインバラン回路１０と共通の負荷抵抗１７を接続した。弱反転領域にバイアスされているため、トランジスタ２１のトランスコンダクタンスｇｍ１＿２１とトランジスタ２２のトランスコンダクタンスｇｍ１＿２２は、メインバラン回路１０のトランスコンダクタンスｇｍ１＿１１やｇｍ１＿１２と極性は同じで、大きさは無視できるほど小さい。これは、サブバラン１２０ではほとんど電流が消費されないことも示している。

ここで、メインバラン回路１０のＭＯＳトランジスタの３次のトランスコンダクタンスと、サブバラン回路２０のＭＯＳトランジスタの３次のトランスコンダクタンスは、極性が逆になる。これはメインバラン回路１０のＭＯＳトランジスタ１１，１２は、飽和領域にバイアスされていることに対し、サブバラン回路２０のＭＯＳトランジスタ２１，２２が弱反転領域にバイアスされているためである。

そのため、図５に示した本発明のアクティブバラン回路の回路構成では、メインバラン回路１０で発生した３次歪を含む出力電流を、サブバラン回路２０から出力される逆極性の３次歪を持つ出力電流でキャンセルすることが可能である。メインバラン回路１０の３次歪をキャンセルするために、サブバラン回路２０から出力される電流量は、ＭＯＳトランジスタ２１，２２のゲート長とゲート幅を調整することで可能である。また、ＭＯＳトランジスタ２１，２２のバイアス電位を調整することでも可能である。

図５に示したアクティブバラン回路のメインバラン回路１０は、図１に示したアクティブバラン回路と同一である。図６は、図５に示したアクティブバラン回路の出力電圧の入出力特性を示す図であり、図７は、図６に示した入出力特性をＶｉｎで３回微分（Ｖｏｕｔ’’’と示す）した特性を示す図である。図５に示したサブバラン回路２０のＭＯＳトランジスタ２１，２２のゲート長とゲート幅と、ゲートバイアスをＶｉｎがゼロ付近ではＶｏｕｔ’’’が正方向にするように調整し、Ｖｉｎが―０．５Ｖから＋０．５Ｖの範囲でＶｏｕｔ’’’の平均的がゼロに近づくようにした。
このときの入力振幅と出力振幅と歪成分を表２に示す。

表１と比較すると入力振幅Ｖｉｎが０．５Ｖといった大きい領域において、表１に示される従来のアクティブバラン回路の構成と比較して、３次歪の性能を示すＨＤ３が大きく改善していることが分かる。一方で、Ｖｉｎが０．１２５Ｖなどの小さい領域では、従来のアクティブバラン回路よりもＨＤ３が劣化している。しかし、このＶｉｎが小さい領域での劣化は、歪の振幅の絶対値として小さいため問題ない場合が多い。それ以上に、送信器などの大振幅を扱う用途においては、大振幅での歪特性の改善が非常に重要である。

小振幅の歪を局所的に改善させることは、図５に示したサブバラン回路２０のＭＯＳトランジスタ２１，２２のゲート長とゲート幅と、ゲートバイアスを調整し、図８に示すように、出力Ｖｏｕｔの３回微分Ｖｏｕｔ’’’を、Ｖｉｎがゼロ付近でゼロとなるように調整することで可能となる。
本実施例１では、ＮＭＯＳトランジスタを用いたアクティブバラン回路で説明したが、図５に示したアクティブバラン回路は、ＮＭＯＳトランジスタをＰＭＯＳトランジスタに置換しても同様に歪改善効果を備えたアクティブバラン回路として動作する。

図９は、本発明に係るＭＯＳトランジスタを用いたアクティブバラン回路の実施例２を説明するための回路構成図で、図中符号１１０はメインバラン回路、１２０は第１のサブバラン回路、１３０は第２のサブバラン回路、１７０は負荷抵抗、１８０はバイアス制御回路を示している。
メインバラン回路１１０に対して、第１のサブバラン回路１２０と第２のサブバラン回路１３０を並列に並べる場合を例に説明する。

本実施例２のアクティブバラン回路は、上述した実施例１におけるサブバラン回路２０の代わりに複数のサブバラン回路１２０，１３０を備えたものである。
本実施例２において、出力電圧振幅を入力電圧振幅の３回微分した特性が入力振幅の全領域で平均するとゼロ付近となるように、複数のサブバラン回路１２０，１３０のうちいくつかについて構成する２つのＭＯＳトランジスタのゲートの幅／長さの比をメインバラン回路１１０よりも小さくするとともに、バイアス電位を調整するように構成されている。

また、出力電圧振幅を入力電圧振幅の３回微分した特性が、入力振幅がゼロ付近でゼロとなるように、複数のサブバラン回路１２０，１３０のうちいくつかについて構成する２つのＭＯＳトランジスタのゲートの幅／長さの比をメインバラン回路１１０よりも小さくするとともに、バイアス電位を調整するように構成されている。
また、オンオフ制御信号ａ応じて、複数個のサブバラン回路１２０，１３０の各々の動作／非動作をバイアス制御回路１８０によって制御するように構成されている。

本実施例２のアクティブバラン回路は、負荷抵抗１７０に接続されている。メインバラン回路１１０は、図５に示したメインバラン１０と同一構成であり、構成要素であるＭＯＳトランジスタは、飽和領域にバイアスされている。
第１のサブバラン回路１２０は、図５に示したサブバラン２０と同一構成であり、構成要素であるＭＯＳトランジスタは、弱反転領域にバイアスされている。メインバラン回路１１０と第１のサブバラン１２０が動作したときの入出力特性をＶｉｎで３回微分した特性は、図７に示した形状となるように、ＭＯＳのゲート幅とゲート長とバイアス電位を調整されている。

第２のサブバラン１３０は、図５に示したサブバラン２０と同一構成であり、構成要素であるＭＯＳトランジスタは、弱反転領域にバイアスされている。メインバラン回路１１０と第２サブバラン１３０が動作したときの入出力特性をＶｉｎで３回微分した特性は、図８に示した形状となるように、ＭＯＳのゲート幅とゲート長とバイアス電位を調整されている。

メインバラン回路１１０と、第１及び第２のサブバラン回路１２０，１３０のバイアス電位は、バイアス制御回路１８０から供給される。バイアス電位は、オンオフ制御信号ａに応じて、バイアス制御回路１８０は、メインバラン１１０と、第１及び第２のサブバラン回路１２０，１３０のバイアス電位を各々独立に制御可能であり、メインバラン１１０と、第１及び第２のサブバラン回路１２０，１３０がＮＭＯＳで構成される場合はバイアス電圧を接地電位とすることで、メインバラン１１０と、第１及び第２のサブバラン回路１２０，１３０がＰＭＯＳで構成される場合はバイアス電圧を電源電位（ＶＤＤ）とすることで、メインバラン１１０と、第１及び第２のサブバラン回路１２０，１３０各々を独立にオフ状態とすることが可能である。

次に、メインバラン１１０と、第１及び第２のサブバラン回路１２０，１３０各々を、出力振幅に応じて独立に制御することの利点を説明する。
上述した実施例１で示したように、メインバラン回路１０とサブバラン回路２０の組み合わせでは、大きな振幅を入出力したときの歪成分を改善することができる。また、メインバラン回路１０とサブバラン回路２０の組み合わせでは、小さな振幅を入出力したときの歪成分を改善することができる。

そのため、本実施例２のアクティブバラン回路では、大きな入出力振幅の状況では、メインバラン回路１１０と第１のサブバラン回路１２０を組み合わせて使う、小さな入出力振幅の状況では、メインバラン回路１１０と第２のサブバラン回路１３０を組み合わせて使うといった制御を、オンオフ制御信号ａに従って行うことで、広い入出力振幅の範囲で、良好な歪特性を実現することが可能である。また、入出力振幅が微小で、メインバラン回路１１０の歪成分が無視できるほど小さい場合は、メインバラン回路１１０のみを動作させることも可能である。

以上のように、本発明のアクティブバラン回路によれば、メインバラン回路と並列に弱反転領域にバイアスされた１個又は複数個のサブバラン回路とを用いることで、歪成分のキャンセルを行うことが可能になる。そのため、このようなアクティブバラン回路を半導体集積回路で実現した場合、従来に比べ少ない消費電流で良好な歪特性を実現できる。

本発明のアクティブバラン回路は、特に、高周波回路の差動／シングル変換において、消費電流の増大を抑えつつ良好な歪特性を実現可能であり、携帯電話機などの小型機器に好適である。

１，１１ 上段のトランジスタ
２，１２ 下段のトランジスタ
３，４，１３，１４ 抵抗素子
５，６，１５，１６ 容量素子
７，１７，１７０ 負荷抵抗
１０，１１０ メインバラン回路
２０ サブバラン回路
１２０ 第１のサブバラン回路
１３０ 第２のサブバラン回路
１８０ バイアス制御回路

Claims (12)

1. 差動信号をシングルエンド信号に変換する差動／シングル変換に係るアクティブバラン回路において、
   電源とドレイン／ソースが接続された第１のＭＯＳトランジスタと、ソース／ドレインが接地された第２のＭＯＳトランジスタからなるメインバラン回路と、
   該メインバラン回路に並列に接続され、電源とドレイン／ソースが接続された第３のＭＯＳトランジスタと、ソース／ドレインが接地された第４のＭＯＳトランジスタからなるサブバラン回路とを備え、
   前記第１のＭＯＳトランジスタのソース／ドレインと、前記第２のＭＯＳトランジスタのドレイン／ソースの接続点が、前記メインバラン回路の出力端子であり、前記第１のＭＯＳトランジスタと、前記第２のＭＯＳトランジスタとは、第１のバイアス電位と第２のバイアス電位で飽和領域にバイアスされており、
   前記第３のＭＯＳトランジスタのソース／ドレインと前記第４のＭＯＳトランジスタのドレイン／ソースの接続点が、前記サブバラン回路の出力端子であり、前記第３のＭＯＳトランジスタと、前記第４のＭＯＳトランジスタは、第３のバイアス電位と第４のバイアス電位で弱反転領域にバイアスされており、
   前記メインバラン回路の出力と、前記サブバラン回路の出力が共通点で接続され、前記差動入力信号と同じ位相のシングルエンド信号が出力されることを特徴とするアクティブバラン回路。
2. 前記第１のＭＯＳトランジスタのゲートは、第１の抵抗素子と第１の容量素子とに接続され、前記第１の抵抗素子の他方には、前記第１のバイアス電位が印加され、前記第１の容量素子の他方には、前記差動信号の正側信号が入力されているとともに、前記第２のＭＯＳトランジスタのゲートは、第２の抵抗素子と第２の容量素子とに接続され、前記第２の抵抗素子の他方には、前記第２のバイアス電位が印加され、前記第２の容量素子の他方には、前記差動信号の負側信号が入力され、
   前記第３のＭＯＳトランジスタのゲートは、第３の抵抗素子と第４の容量素子とに接続され、前記第３の抵抗素子の他方には、前記第３のバイアス電位が印加され、前記第３の容量素子の他方には、前記差動信号の正側信号が入力されているとともに、前記第４のＭＯＳトランジスタのゲートは、第４の抵抗素子と第４の容量素子とに接続され、前記第４の抵抗素子の他方には、前記第４のバイアス電位が印加され、前記第４の容量素子の他方には、前記差動信号の負側信号が入力されていることを特徴とする請求項１に記載のアクティブバラン回路。
3. 前記第３のＭＯＳトランジスタは、前記第１のＭＯＳトランジスタとはゲートサイズが異なり、前記第４のＭＯＳトランジスタは、前記第２のＭＯＳトランジスタとはゲートサイズが異なることを特徴とする請求項１又は２に記載のアクティブバラン回路。
4. 出力電圧振幅を入力電圧振幅の３回微分した特性が、入力振幅がゼロ付近と、振幅が負の領域で逆特性であり、前記出力電圧振幅を入力電圧振幅の３回微分した特性が、入力振幅がゼロ付近と、振幅が正の領域で逆特性であり、
   前記出力電圧振幅を入力電圧振幅の３回微分した特性が入力振幅の全領域で平均するとゼロ付近となるように、前記サブバラン回路を構成する前記第３及び第４のＭＯＳトランジスタのゲートの幅／長さの比を前記メインバラン回路よりも小さくするとともに、前記バイアス電位を調整することを特徴とする請求項１，２又は３に記載のアクティブバラン回路。
5. 出力電圧振幅を入力電圧振幅の３回微分した特性が、入力振幅がゼロ付近でゼロとなるように、前記サブバラン回路を構成する前記第３及び第４のＭＯＳトランジスタのゲートの幅／長さの比を前記メインバラン回路よりも小さくするとともに、前記バイアス電位を調整することを特徴とする請求項１，２又は３に記載のアクティブバラン回路。
6. 前記サブバラン回路が、複数のサブバラン回路を備えていることを特徴とする請求項１乃至５のいずれかに記載のアクティブバラン回路。
7. 前記出力電圧振幅を入力電圧振幅の３回微分した特性が入力振幅の全領域で平均するとゼロ付近となるように、前記複数のサブバラン回路のうちいくつかについて構成する２つのＭＯＳトランジスタのゲートの幅／長さの比を前記メインバラン回路よりも小さくするとともに、前記バイアス電位を調整することを特徴とする請求項６に記載のアクティブバラン回路。
8. 出力電圧振幅を入力電圧振幅の３回微分した特性が、入力振幅がゼロ付近でゼロとなるように、前記複数のサブバラン回路のうちいくつかについて構成する２つのＭＯＳトランジスタのゲートの幅／長さの比を前記メインバラン回路よりも小さくするとともに、前記バイアス電位を調整することを特徴とする請求項６に記載のアクティブバラン回路。
9. オンオフ制御信号応じて、前記複数個のサブバラン回路の各々の動作／非動作をバイアス制御回路によって制御することを特徴とする請求項１乃至８のいずれかに記載のアクティブバラン回路。
10. 前記メインバラン回路のＭＯＳトランジスタの３次のトランスコンダクタンスと、前記サブバラン回路のＭＯＳトランジスタの３次のトランスコンダクタンスは、極性が逆であることを特徴とする請求項１乃至９のいずれかに記載のアクティブバラン回路。
11. 前記メインバラン回路のＭＯＳトランジスタは、飽和領域にバイアスされ、前記サブバラン回路のＭＯＳトランジスタは、弱反転領域にバイアスされていることを特徴とする請求項１０に記載のアクティブバラン回路。
12. 前記ＭＯＳトランジスタが、ＮＭＯＳトランジスタ又はＰＭＯＳトランジスタであることを特徴とする請求項１乃至１１のいずれかに記載のアクティブバラン回路。

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