TWI485976B - Semiconductor integrated circuit and trusted device - Google Patents

Description

半導體積體電路及受信裝置

本發明主張日本申請案JP2011-64572(申請日：2011/03/23)之優先權，內容亦參照其全部內容。

實施形態係關於半導體積體電路及受信裝置。

於類比/數位混載之SoC(System on Chip)，數位電路產生之信號或其之高頻會經由電源配線等而影響到類比電路，導致類比電路之雜訊特性惡化之問題。例如於受信裝置，類比電路之一之LNA(Low Noise Amplifier)之雜訊特性惡化問題存在。為減低雜訊之影響，可雅考慮差動輸入之LNA，但是輸入腳位(pin)之增加導致安裝成本變高。另外，於差動構成，為產生尾端電流源(tail current source)而需要更大之電壓容許度，低電壓動作變為困難。

本發明之實施形態，係提供低成本、且不容易受雜訊影響的半導體積體電路及受信裝置。

依據一實施形態之半導體積體電路，係具備：互導(trans-conductance)電路；第1負荷電路；及第2負荷電路。上述互導電路、上述第1負荷電路與上述第2負荷電路之其中至少一方係具有阻抗調整部，用於使以下之式之參數P呈減少的方式來調整阻抗，

P=Z₀₁ ＊Z₀₄ -Z₀₂ ＊Z₀₃

其中，Z₀₁ 為由上述第1輸出端子看之上述互導電路之阻抗，Z₀₂ 為由上述第2輸出端子看之上述互導電路之阻抗，Z₀₃ 為上述第1負荷電路之阻抗，Z₀₄ 為上述第2負荷電路之阻抗。

以下參照圖面具體說明半導體積體電路及受信裝置之實施形態。

(第1實施形態)

圖1表示第1實施形態之受信裝置100之概略方塊圖。受信裝置100，係具備：LNA(半導體積體電路)2；LO(本地振盪)信號產生部3；解調電路4；及輸出信號處理電路5。受信裝置100，例如被搭載於無線LNA(區域網路)機器，用於處理天線1受信之電波信號而輸出至外部者。

LNA2係對天線1受信之電波信號進行放大。LO信號產生部3係產生成為電波信號之解調基準的LO信號。LO信號之頻率例如為2.5GHz。解調電路4係依據該LO信號對放大之電波信號進行解調。具體言之為，解調電路4具有：混頻器(mixer)4a，VGA(可變增益放大器)4b，ADC(類比/數位轉換器)4c及解調部4d。混頻器4a係對經由LNA2放大之電波信號之頻率進行轉換。VGA4b則將頻率轉換後之電波信號予以放大。ADC4c係將電波信號轉換為數位信號。解調部4d則對轉換之電波信號進行解調。輸出信號處理電路5將解調之信號予以處理、輸出至外部。

解調部4d或輸出信號處理電路5等為數位電路，產生於彼等電路之雜訊，會介由受信裝置100內部配線間之耦合等而傳送至LNA2，使LNA2之電源電壓變動。LNA2設於受信裝置100之前端，當LNA2受到雜訊影響時會導致受信裝置100全體之雜訊特性之劣化。例如對LNA2不採取任何對策時，LNA2之電源電壓變動除去比(Power Supply Rejection Ratio，以下稱PSRR，詳如後述說明)為-20dB、VGA4b之增益為70dB時，LNA2之電源電壓變動即使僅有1mV，則輸出信號之變動成為0.3V(+3dBm)，所要之波形呈現大幅劣化。

通常之減低電源雜訊影響之方法可考慮差動構成之LNA，但是為抑制腳位增加或晶片面積增加時較好是將LNA2構成為單相輸入之電路。另外，就低電壓動作觀點而言，無須產生尾端電流源用的多餘之電壓容許度，因此較好是單相構成。

本實施形態中，係於具備由單相輸入信號產生差動輸出信號的單相差動轉換機能之LNA2，改善PSRR。

圖2表示第1實施形態之LNA2之內部構成之一例之概略方塊圖。LNA2具備：互導電路11，其具有電流產生部11a、11b及阻抗調整部11c；負荷電路(第1負荷電路)12，其具有負荷部12a及阻抗調整部12b；及負荷電路(第2負荷電路)13，其具有負荷部13a及阻抗調整部13b。

由互導電路11與負荷電路12之連接節點、亦即正輸出端子(第1輸出端子)14看之互導電路11之阻抗設為Z₀₁ ，由互導電路11與負荷電路13之連接節點、亦即負輸出端子(第2輸出端子)15看之互導電路11之阻抗設為Z₀₂ ，負荷電路12之阻抗設為Z₀₃ ，負荷電路13之阻抗設為Z₀₄ 。阻抗調整部11c、12b、13b係如後述說明進行阻抗Z₀₁ ～Z₀₄ 之調整。

又，圖2之例雖圖示互導電路11、負荷電路12、13均具有阻抗調整部，但彼等之其中至少一方具有阻抗調整部即可。

互導電路11係對應於輸入端子16所輸入之輸入電壓Vin而產生差動之電流信號Ioutp、Ioutn。具體言之為，電流產生部11a係使電流信號Ioutp=gmp＊Vin產生於正輸出端子14側，電流產生部11b係使電流信號Ioutn=gmn＊Vin產生於負輸出端子15側。其中，gmp、gmn分別為電流產生部11a、11b之互導(trans-conductance)。

負荷電路12、13係由電源端子17被供給電源電壓Vdd，由正輸出端子14將正輸出電壓Voutp，由負輸出端子15將負輸出電壓Voutn分別輸出。於電源電壓Vdd，有可能被重疊由圖1之輸出信號處理電路5等所接收之電源雜訊Vnoise。

針對輸入電壓Vin之電壓增益Vgain係成為如下。假設電源雜訊Vnoise=0，藉由小信號等化電路，可將阻抗Z₀₁ 、Z₀₃ 視為正輸出端子14與接地端子之間之並聯連接，於彼等流入電流Ioutp，因此正輸出電壓Voutp可以以下(1)式表示。

Voutp=Ioutp*(Z₀₁ //Z₀₃ )=gmp*(Z₀₁ //Z₀₃ )*Vin　‧‧(1)

其中，//表示並聯連接。同樣，負輸出電壓Voutn可以以下(2)式表示。

Voutn=Ioutn*(Z₀₂ //Z₀₄ )=gmn*(Z₀₂ //Z₀₄ )*Vin　‧‧(2)

因此，電壓增益Vgain可以以下(3)式表示。

Vgain=(Voutp-Voutn)/Vin=gmp*(Z₀₁ //Z₀₃ )-gmn*(Z₀₂ //Z₀₄ )　‧‧(3)

另外，輸出信號電壓之變動相對於電源電壓之變動、亦即PSRR係成為如下。輸入電壓Vin設為0，相對於電源雜訊Vnoise的正輸出電壓Voutp以及負輸出電壓Voutn可以以下之(4)、(5)式表示。

Voutp=Z₀₁ /(Z₀₁ +Z₀₃ )*Vnoise　‧‧‧‧(4)

Voutn=Z₀₂ /(Z₀₂ +Z₀₄ )*Vnoise　‧‧‧‧(5)

在取正輸出電壓Voutp以及負輸出電壓Voutn之間之差乃無法予以消除之值，將成為輸出信號之雜訊。因此，PSRR可以以下之(6)式表示。

[數1]

該PSRR越小越不容易受電源電壓雜訊之影響，特別是滿足以下之(7)式時可將PSRR設為0。

Z₀₁ *Z₀₄ -Z₀₂ *Z₀₃ =0　‧‧‧‧(7)

阻抗Z₀₁ ～Z₀₄ 為複素數，因此，以使Z₀₁ *Z₀₄ 之絕對值及相位，與Z₀₂ *Z₀₃ 之絕對值及相位分別成為相等的方式，藉由阻抗調整部調整阻抗Z₀₁ ～Z₀₄ 之其中至少一個即可。難以嚴謹使成為相等之情況下，只需以使參數P=Z₀₁ *Z₀₄ -Z₀₂ *Z₀₃ 變小的方式設置阻抗調整部即可。

圖3(a)表示LNA2之一例之電路圖。圖3(a)之LNA2之例表示在互導電路11及負荷電路12內分別設置阻抗調整部11c、12b。另外，圖3(b)表示不設置阻抗調整部11c、12b之比較例。

負荷電路12內之負荷部12a係具有連接於電源端子17與正輸出端子14之間之線圈L1。阻抗調整部12b具有並聯連接於線圈L1之電阻R1。負荷電路13係具有連接於電源端子17與負輸出端子15之間之線圈L2。

互導電路11內之電流產生部11a，係具有：縱向連接於正輸出端子14與接地端子之間的NMOS電晶體M3、M1及線圈L3；連接於輸入端子16與NMOS電晶體M1之閘極之間的線圈L5；及連接於NMOS電晶體M1之閘極與源極之間的電容器C2。電流產生部11b，係具有：縱向連接於負輸出端子15與接地端子之間的NMOS電晶體M4、M2及線圈L4；電容器C1，其被連接於NMOS電晶體M3、M1之連接節點，與NMOS電晶體M2之閘極之間；及電容器C3，被連接於NMOS電晶體M2之閘極與源極之間。阻抗調整部11c，係具有：電容器C4，被連接於NMOS電晶體M4、M2之連接節點與接地端子之間。

NMOS電晶體M3、M4係被施加特定之直流偏壓Vb3，供給電流Ioutp、Ioutn。線圈L5及電容器C2係將輸入阻抗整合為例如50Ω。線圈L5之一端被施加特定之直流偏壓Vb1，於此被重疊輸入電壓Vin。電容器C1用於遮斷往NMOS電晶體M2之閘極之直流成份。電容器C3係和電容器C2呈對稱設置。線圈L3、L4用於提升電路之線性。

藉由插入電容器C4作為阻抗調整部11c，可以減少阻抗Z₀₂ 之絕對值之同時，可減少相位。另外，藉由插入電阻R1作為阻抗調整部12b，可以減少阻抗Z₀₃ 之絕對值。因此，例如藉由電容器C4之調整以使Z₀₁ *Z₀₄ 之相位與Z₀₂ *Z₀₃ 之相位成為相等，另外，藉由電阻R1之調整以使彼等之絕對值相等即可。藉由插入電容器C4亦可使和正輸出端子14側之間之電路之對稱性變好。

圖4表示圖3之LNA2之特性模擬結果。圖4(a1)、(b1)、(c1)表示設置有阻抗調整部11c、12b之圖3(a)之LNA2，圖4(a2)、(b2)、(c2)表示不設置之圖3(b)之電路之模擬結果。數位電路假設為2.5GHz動作，於該頻率以使PSRR變小的方式調整電容器C4及電阻R1之值。

圖4(a1)、(a2)之縱軸係以dBV表示輸出電壓Voutp、Voutn之絕對值者，橫軸為電源雜訊Vnoise之頻率f。在不設置阻抗調整部之圖4(a2)，在頻率2.5GHz，Voutp之絕對值與Voutn之絕對值大為不同，但是，在設置阻抗調整部之圖4(a1)，在頻率2.5GHz，絕對值可以設為大略相等。

圖4(b1)、(b2)之縱軸表示輸出電壓Voutp、Voutn之相位，橫軸為電源雜訊Vnoise之頻率f。在圖4(b2)，在頻率2.5GHz，Voutp之相位與Voutn之相位大為不同，但是，在圖4(b1)，在頻率2.5GHz，相位可以設為大略相等。

圖4(c1)、(c2)之縱軸表示PSRR之dB，橫軸為電源雜訊Vnoise之頻率f。如圖所示，藉由設置阻抗調整部頻率2.5GHz之PSRR可以改善為40dB以上。

LNA2之具體之電路構成可以考慮各種變形例，例如可以考慮將設於負荷電路12內之阻抗調整部12b，和負荷部12a並聯連接於電阻、線圈、或電容器。

圖5表示於負荷電路12設置有阻抗調整部12b之LNA2之概略方塊圖。如上述說明，將阻抗調整部12b和負荷部12a並聯連接。負荷部12a及阻抗調整部12b，例如為電阻、線圈、或電容器。負荷部12a之阻抗設為Z₀ ，阻抗調整部12b阻抗設為Z_a3 時，負荷電路12之阻抗Z₀₃ 可以以下之(8)式表示。

Z₀₃ =Z₀ //Z_a3 　‧‧‧‧(8)

圖6表示於負荷部12a連接阻抗調整部12b，而將阻抗Z₀₃ 之變化彙整之圖。

負荷部12a及阻抗調整部12b為電阻、線圈、或電容器之其中任一之情況下，藉由將阻抗調整部12b並聯連接，則相較於不設置阻抗調整部12b之情況下，阻抗Z₀₃ 之絕對值可以減少。

負荷部12a為電阻時，不設置阻抗調整部12b之情況下之相位雖為0，但是藉由連接作為阻抗調整部12b之線圈可以增加相位，藉由連接電容器可以減少相位。另外，連接電阻之情況下，相位無變化。

負荷部12a為線圈時，不設置阻抗調整部12b之情況下之相位雖為正，但是藉由連接作為阻抗調整部12b之電阻或電容器可以減少相位。另外，連接線圈之情況下，相位無變化。

負荷部12a為電容器時，不設置阻抗調整部12b之情況下之相位雖為負，但是藉由連接作為阻抗調整部12b之電阻或線圈可以增加相位。另外，連接電容器之情況下，相位無變化。

如上述說明，藉由連接作為阻抗調整部12b之電阻、線圈、或電容器之其中任一之簡單之電路，可以調整負荷電路12之阻抗，當然，於互導電路11或負荷電路13設置阻抗調整部11c、13b時亦同樣。於互導電路11設置阻抗調整部11c時，較好是如圖3所示考慮電路之對稱性。

以下為LNA2之變形例。以下電路圖中雖未圖示阻抗調整部，但於彼等各電路之互導電路11、負荷電路12、負荷電路13之其中至少一個連接阻抗調整部，而滿足上述之(7)式即可。

圖7表示LNA2之第1變形例之電路圖。該圖之互導電路11之電流產生部11a，係具有連接於正輸出端子14與接地端子之間的NMOS電晶體M11。電流產生部11b，係具有連接於負輸出端子15與接地端子之間的NMOS電晶體M12，以及連接於正輸出端子14與NMOS電晶體M12之閘極之間的電容器C11。

圖8表示LNA2之第2變形例之電路圖。該圖之互導電路11之電流產生部11a，係具有連接於正輸出端子14與接地端子之間的NMOS電晶體M13及線圈L1。電流產生部11b，係具有連接於負輸出端子15與接地端子之間的NMOS電晶體M14，以及連接於輸入端子16與NMOS電晶體M14之閘極之間的電容器C12。

圖9表示LNA2之第3變形例之電路圖。該圖之負荷電路12，係具有並聯連接於電源端子17與正輸出端子14之間的線圈L11及電阻R11。負荷電路13，係具有並聯連接於電源端子17與負輸出端子15之間的線圈L12及電阻R12。

圖10表示LNA2之第4變形例之電路圖。該圖之負荷電路12，係具有連接於電源端子17與正輸出端子14之間的電阻R13。負荷電路13，係具有連接於電源端子17與負輸出端子15之間的電阻R14。除圖9之各元件以外，電流產生部11a具有連接於正輸出端子14與接地端子之間的電容器C01，電流產生部11b具有連接於負輸出端子15與接地端子之間的電容器C02。

其他可以考慮適當替換圖7~圖10之各電路等之各種變形。

如上述說明，於第1實施形態，藉由在LNA2設置阻抗調整部，以使各部之阻抗Z₀₁ ~Z₀₄ ，滿足上述之(7) 式的方式予以調整。因此，可以減少PSRR。另外，LNA2為單相輸入之電路，可以低成本實現。另外，無須尾端電流用之電壓之容許度，可以低電源電壓動作。

(第2實施形態)

上述第1實施形態係設置阻抗值為固定之阻抗調整部。相對於此，以下說明之第2實施形態則設置阻抗值為可變之阻抗調整部。

圖11表示第2實施形態之LNA21之內部構成之一例之概略方塊圖。於圖11和圖2共通之構成部分附加同一符號，以下以不同點為中心予以說明。

於LNA21之阻抗調整部111c、121b、131b分別被輸入控制信號V1~V3。藉由控制信號V1~V3進行阻抗調整部111c、121b、131b之阻抗之可變控制。和圖2同樣，只需於互導電路111及負荷電路121、131之其中至少一個，具有用於輸入控制信號的阻抗調整部即可。

設置阻抗調整部以滿足上述之(7)式的方式事先設計圖2之LNA2，即使此情況下，因為元件誤差或溫度變動，而有可能導致各部之阻抗變動而無法滿足上述之(7)式。本實施形態中，針對此一情況，係藉由控制信號V1~V3進行阻抗調整部之阻抗之可變控制，補正阻抗之變動，而可以減少PSRR。

圖12表示LNA21之一例之電路圖。和圖3(a)之差異在於，取代電容器C4改設變容器(varactor)電容C41 ，取代電阻R1改設PMOS電晶體M5。變容器電容C41為對應於控制信號V1而使容量變化的可變電容，PMOS電晶體M5係對應於輸入至閘極之控制信號V2而使電阻變化的可變電阻。

藉由使用變容器電容作為可變電容，(例如和藉由MOS開關切換MOS電容之安裝方法比較)，在可變範圍內可以連續控制電容值，具有高精確度、且小面積佈局之優點。

另外，藉由使用PMOS電晶體作為可變電阻，(例如和藉由MOS開關切換多晶矽電阻之安裝方法比較)，在可變範圍內可以連續控制電容值，具有高精確度、且小面積佈局之優點。

圖13表示圖12之LNA21之特性模擬結果。縱軸係以dB表示PSRR，橫軸為控制電壓V2。針對元件誤差不存在時之各種控制電壓V1，進行PSRR模擬者。藉由設定V1=0.6V(未圖示)，V2=0.45V，可將PSRR設為最小(-33.9dB)。

圖14表示元件誤差存在時之PSRR之蒙特-卡羅模擬結果。縱軸係以dB表示PSRR，橫軸為試行編號。於該圖，設定V1=0.6V，V2=0.45V，進行40次之試行。如圖所示，元件誤差存在時，PSRR有可能上升，例如於試行標號10，PSRR上升至-14dB。於此，變化控制電壓V1、V2而使阻抗最佳化。

圖15表示試行編號10之LNA21之特性模擬結果。 縱軸及橫軸係和圖13同樣。藉由設定V1=1.2V(未圖示)，V2=0.345V，如圖所示，PSRR改善至-51.9dB。如上述說明，藉由阻抗調整部之阻抗之可變控制，即使因為元件誤差等導致阻抗變動時，亦可減低PSRR。

以下表示可進行阻抗之可變控制的阻抗調整部之幾個例。

圖16表示LNA21之第1變形例之電路圖。於該圖之阻抗調整部111c，縱向連接之電容器C5及開關SW1、電容器C6及開關SW2、電容器C7及開關SW3，係被連接於負輸出端子15與接地端子之間。開關SW1~SW3係對應於控制信號V11~V13被控制。

圖17表示LNA21之第2變形例之電路圖。於該圖之阻抗調整部131b，具有在電源端子17與負輸出端子15之間被縱向連接之電阻R22及開關SW4。開關SW4係對應於控制信號V2被控制。

圖18表示LNA21之第3變形例之電路圖。於該圖之阻抗調整部121b，具有在電源端子17與正輸出端子14之間被縱向連接之線圈L11及開關SW5，阻抗調整部131b，係具有在電源端子17與負輸出端子15之間被縱向連接之線圈L21及開關SW6。開關SW5、SW6係對應於控制信號V2、V3被控制。

如圖16-18所示，對應於控制信號V1~V3來控制開關之ON/OFF，而可以進行阻抗之可變控制。

如上述說明，於第2實施形態中設置阻抗為可變的阻抗調整部。因此，即使因為元件誤差等導致各部之阻抗變動時，以滿足上述之(7)式的方式調整阻抗，則可減低PSRR。

(第3實施形態)

第3實施形態係將第2實施形態中之控制信號自動設定者。

圖19表示第3實施形態之受信裝置101之概略方塊圖。於圖19，和圖1共通之部分附加同一符號，以下以不同點為中心加以說明。

圖19之受信裝置101係另外具備檢測電路6及控制電路7。LNA21係如圖11所示者，具有至少一個對應於控制信號而使阻抗進行可變控制的阻抗調整部。檢測電路6係檢測出輸出信號處理電路5之輸出信號之劣化。控制電路7係以抑制輸出信號之劣化的方式來設定LNA21之控制信號。

控制電路7係例如設定全部控制信號成為所有之值，而將其中最需要抑制輸出信號之劣化之值予以最終設定。或者，控制電路7，首先調整阻抗之絕對值，之後，調整相位亦可。例如，控制電路7於受信裝置101之除廠時進行控制信號之設定亦可，或於電源投入之每一次進行亦可。另外，經常監控輸出信號之劣化而及時更新控制信號亦可。

如上述說明，於第3實施形態，因為設有檢測電路6及7，可以自動調整阻抗。

圖3等之LNA僅為一例，可以實施各種變形。例如MOS電晶體之至少一部分可以使用雙極性電晶體或Bi-CMOS等其他半導體元件來構成。另外，電晶體之導電型設為相反，對應於此而將電源端子與接地端子間之連接位置相反而構成LNA亦可。此情況下，基本之動作原理亦同樣。

本發明之LNA或受信裝置，可將電路全體形成於同一半導體基板上，或電路之一部分形成於另一半導體基板上。另外，本發明之LNA或受信裝置，可於印刷基板上使用離散式元件予以安裝。

以上依據實施形態具體說明本發明，但是本發明並不限定於上述實施形態，在不脫離其要旨之情況下可做各種變更實施。另外，在不脫離本發明精神之情況下，可將方法以及系統之一部分予以省略、取代或變更。伴隨產生之申請專利範圍以及其之等效者亦包含於本發明之範疇內。

(發明效果)

依據本發明之實施形態可以提供低成本、而且不容易受雜訊影響的半導體積體電路及使用其之受信裝置。

1．．．天線

2．．．LNA

3．．．LO信號產生部

4．．．解調電路

4a．．．混頻器

4b．．．VGA

4c．．．ADC

4d．．．解調部

5．．．輸出信號處理電路

6．．．檢測電路

7．．．控制電路

11．．．互導電路

11a．．．電流產生部

11b．．．電流產生部

11c．．．阻抗調整部

12．．．負荷電路

12a．．．負荷部

12b．．．阻抗調整部

13．．．負荷電路

13a．．．負荷部

13b．．．阻抗調整部

14．．．正輸出端子

15．．．負輸出端子

16．．．輸入端子

17．．．電源端子

Z₀₁ ～Z₀₄ ．．．阻抗

Vin．．．輸入電壓

Voutp．．．正輸出電壓

Voutn．．．負輸出電壓

Vnoise．．．電源雜訊

Vdd．．．電源電壓

100．．．受信裝置

111a．．．電流產生部

111b．．．電流產生部

111c．．．阻抗調整部

121．．．負荷電路

131．．．負荷電路

121a．．．負荷部

131a．．．負荷部

121b．．．阻抗調整部

131b．．．阻抗調整部

圖1表示第1實施形態之受信裝置100之概略方塊圖。

圖2表示第1實施形態之LNA2之內部構成之一例之概略方塊圖。

圖3表示LNA2之一例之電路圖。

圖4表示圖3之LNA2之特性模擬結果。

圖5表示於負荷電路12設置有阻抗調整部12b之LNA2之概略方塊圖。

圖6表示於負荷部12a連接阻抗調整部12b，而將阻抗Z₀₃ 之變化彙整之圖。

圖7表示LNA2之第1變形例之電路圖。

圖8表示LNA2之第2變形例之電路圖。

圖9表示LNA2之第3變形例之電路圖。

圖10表示LNA2之第4變形例之電路圖。

圖11表示第2實施形態之LNA21之內部構成之一例之概略方塊圖。

圖12表示LNA21之一例之電路圖。

圖13表示圖12之LNA21之特性模擬結果。

圖14表示元件之特性變動時之PSRR之模擬結果。

圖15表示試行編號10之LNA21之特性模擬結果。

圖16表示LNA21之第1變形例之電路圖。

圖17表示LNA21之第2變形例之電路圖。

圖18表示LNA21之第3變形例之電路圖。

圖19表示第3實施形態之受信裝置101之概略方塊圖。

2．．．LNA

11．．．互導電路

11a．．．電流產生部

11b．．．電流產生部

11c．．．阻抗調整部

12．．．負荷電路

12a．．．負荷部

12b．．．阻抗調整部

13．．．負荷電路

13a．．．負荷部

13b．．．阻抗調整部

14．．．正輸出端子

15．．．負輸出端子

16．．．輸入端子

17．．．電源端子

Z₀₁ ～Z₀₄ ．．．阻抗

Vin．．．輸入電壓

Voutp．．．正輸出電壓

Voutn．．．負輸出電壓

Vnoise．．．電源雜訊

Vdd．．．電源電壓

Claims (20)

1. 一種半導體積體電路，其特徵為：具備：互阻抗(trans-impedance)電路，具有：第1電流產生部，用於對應於輸入電壓而產生第1電流，及第2電流產生部，用於對應於上述輸入電壓而產生第2電流；第1負荷電路，具有第1負荷部用於使和上述第1電流對應之第1輸出電壓，由第1輸出端子予以輸出；及第2負荷電路，具有第2負荷部用於使和上述第2電流對應之第2輸出電壓，由第2輸出端子予以輸出；上述互阻抗電路、上述第1負荷電路與上述第2負荷電路之其中至少一方係具有阻抗調整部，其係用於使以下(1)式之參數P呈減少的方式來調整阻抗，該阻抗調整部，係連接於上述第1輸出端子及/或上述第2輸出端子，P=Z₀₁ ＊Z₀₄ -Z₀₂ ＊Z₀₃ ．．．．(1)其中，Z₀₁ 為由上述第1輸出端子看之上述互阻抗電路之阻抗，Z₀₂ 為由上述第2輸出端子看之上述互阻抗電路之阻抗，Z₀₃ 為上述第1負荷電路之阻抗，Z₀₄ 為上述第2負荷電路之阻抗。
2. 如申請專利範圍第1項之電路，其中上述阻抗調整部為，和上述第1電流產生部、上述第 2電流產生部、上述第1負荷部、與上述第2負荷部之其中至少一方呈連接之電阻、線圈、或電容器(condenser)。
3. 如申請專利範圍第1項之電路，其中上述阻抗調整部，可依據控制信號來調整阻抗。
4. 如申請專利範圍第3項之電路，其中上述阻抗調整部為，閘極輸入有上述控制信號的MOS電晶體，或者電容值對應於上述控制信號而被控制的變容器(varactor)電容。
5. 如申請專利範圍第3項之電路，其中上述阻抗調整部，係具有：電阻、線圈、或電容器；及開關，其被縱向連接於上述電阻、線圈、或電容器，藉由上述控制信號而被進行控制。
6. 如申請專利範圍第1項之電路，其中上述第1負荷部，係具有：第1線圈，其係被連接於電源端子與上述第1輸出端子之間；上述第2負荷部，係具有：第2線圈，其係被連接於上述電源端子與上述第2輸出端子之間；上述第1電流產生部，係具有：第1電晶體、第2電晶體及第3線圈，被縱向連接於上述第1輸出端子與接地端子之間；第4線圈，被連接於輸入有上述輸入電壓的輸入端子與上述第2電晶體之控制端子之間；及 第1電容器，被連接於上述第2電晶體之控制端子，和上述第2電晶體與上述第3線圈之連接節點之間；上述第2電流產生部，係具有：第3電晶體、第4電晶體及第5線圈，被縱向連接於上述第2輸出端子與上述接地端子之間；第2電容器，被連接於上述第1、第2電晶體之連接節點與上述第4電晶體之控制端子之間；及第3電容器，被連接於上述第4電晶體之控制端子，和上述第4電晶體與上述第5線圈之連接節點之間。
7. 如申請專利範圍第6項之電路，其中上述第1負荷電路，係具有並聯連接於上述第1線圈的電阻元件；上述互阻抗電路具有第4電容器，其被連接於上述第3、第4電晶體之連接節點，和上述接地端子之間。
8. 如申請專利範圍第1項之電路，其中上述第1負荷部，係具有：第1電阻元件及第1線圈，其係被並聯連接於電源端子與上述第1輸出端子之間；上述第2負荷部，係具有：第2電阻元件及第2線圈，其係被並聯連接於上述電源端子與上述第2輸出端子之間；上述第1電流產生部，係具有：第1電晶體，其係被連接於上述第1輸出端子與接地端子之間；上述第2電流產生部，係具有： 第2電晶體，其係被連接於上述第2輸出端子與上述接地端子之間；及電容，其係被連接於上述第1輸出端子與上述第2電晶體之控制端子之間。
9. 如申請專利範圍第1項之電路，其中上述第1負荷部，係具有：第1電阻元件，其係被連接於電源端子與上述第1輸出端子之間；上述第2負荷部，係具有：第2電阻元件，其係被連接於上述電源端子與上述第2輸出端子之間；上述第1電流產生部，係具有：第1電晶體及第1電容，其係被並聯連接於上述第1輸出端子與接地端子之間；上述第2電流產生部，係具有：第2電晶體及第2電容，其係被並聯連接於上述第2輸出端子與上述接地端子之間；及電容，其係被連接於上述第1輸出端子與上述第2電晶體之控制端子之間。
10. 一種受信裝置，其特徵為：具備：半導體積體電路，用於放大天線所受信之受信信號；解調電路，用於解調上述被放大之受信信號；及輸出信號處理電路，用於對上述解調後之受信信號進行處理而輸出至外部；上述半導體積體電路具備： 互阻抗電路，具有：第1電流產生部，用於對應於上述受信信號之輸入電壓而產生第1電流，及第2電流產生部，用於對應於上述輸入電壓而產生第2電流；第1負荷電路，具有第1負荷部用於使和上述第1電流對應之第1輸出電壓，由第1輸出端子予以輸出；及第2負荷電路，具有第2負荷部用於使和上述第2電流對應之第2輸出電壓，由第2輸出端子予以輸出；上述互阻抗電路、上述第1負荷電路與上述第2負荷電路之其中至少一方係具有阻抗調整部，其係用於使以下(2)式之參數P呈減少的方式來調整阻抗，該阻抗調整部，係連接於上述第1輸出端子及/或上述第2輸出端子，P=Z₀₁ ＊Z₀₄ -Z₀₂ ＊Z₀₃ ．．．．(2)其中，Z₀₁ 為由上述第1輸出端子看之上述互阻抗電路之阻抗，Z₀₂ 為由上述第2輸出端子看之上述互阻抗電路之阻抗，Z₀₃ 為上述第1負荷電路之阻抗，Z₀₄ 為上述第2負荷電路之阻抗。
11. 如申請專利範圍第10項之裝置，其中上述阻抗調整部為，和上述第1電流產生部、上述第2電流產生部、上述第1負荷部、與上述第2負荷部之其中至少一方呈連接之電阻、線圈、或電容器。
12. 如申請專利範圍第10項之裝置，其中 上述阻抗調整部，可依據控制信號來調整阻抗。
13. 如申請專利範圍第11項之裝置，其中具備：檢測電路，用於檢測上述輸出信號處理電路之輸出信號之劣化；及控制電路，以使上述劣化變小的方式來設定上述控制信號。
14. 如申請專利範圍第12項之裝置，其中上述阻抗調整部為，閘極輸入有上述控制信號的MOS電晶體、或者電容值對應於上述控制信號而被控制的變容器電容。
15. 如申請專利範圍第12項之裝置，其中上述阻抗調整部，係具有：電阻、線圈、或電容器；及開關，其被縱向連接於上述電阻、線圈、或電容器，藉由上述控制信號而被進行控制。
16. 如申請專利範圍第10項之裝置，其中上述第1負荷部，係具有：第1線圈，其被連接於電源端子與上述第1輸出端子之間；上述第2負荷部，係具有：第2線圈，其被連接於上述電源端子與上述第2輸出端子之間；上述第1電流產生部，係具有：第1電晶體、第2電晶體及第3線圈，其被縱向連接於上述第1輸出端子與接地端子之間； 第4線圈，其被連接於輸入有上述輸入電壓的輸入端子與上述第2電晶體之控制端子之間；及第1電容器，其被連接於上述第2電晶體之控制端子，和上述第2電晶體與上述第3線圈之連接節點之間；上述第2電流產生部，係具有：第3電晶體、第4電晶體及第5線圈，其被縱向連接於上述第2輸出端子與上述接地端子之間；第2電容器，其被連接於上述第1、第2電晶體之連接節點與上述第4電晶體之控制端子之間；及第3電容器，其被連接於上述第4電晶體之控制端子，和上述第4電晶體與上述第5線圈之連接節點之間。
17. 如申請專利範圍第16項之裝置，其中上述第1負荷電路，係具有並聯連接於上述第1線圈的電阻元件；上述互阻抗電路具有第4電容器，其被連接於上述第3、第4電晶體之連接節點，和上述接地端子之間。
18. 如申請專利範圍第10項之裝置，其中上述第1負荷部，係具有：第1電阻元件及第1線圈，其係被並聯連接於電源端子與上述第1輸出端子之間；上述第2負荷部，係具有：第2電阻元件及第2線圈，其係被並聯連接於上述電源端子與上述第2輸出端子之間；上述第1電流產生部，係具有：第1電晶體，被連接 於上述第1輸出端子與接地端子之間；上述第2電流產生部，係具有：第2電晶體，其係被連接於上述第2輸出端子與上述接地端子之間；及電容，其係被連接於上述第1輸出端子與上述第2電晶體之控制端子之間。
19. 如申請專利範圍第10項之裝置，其中上述第1負荷部，係具有：第1電阻元件，被連接於電源端子與上述第1輸出端子之間；上述第2負荷部，係具有：第2電阻元件，其係被連接於上述電源端子與上述第2輸出端子之間；上述第1電流產生部，係具有：第1電晶體及第1電容，其係被並聯連接於上述第1輸出端子與接地端子之間；上述第2電流產生部，係具有：第2電晶體及第2電容，其係被並聯連接於上述第2輸出端子與上述接地端子之間；及電容，其係被連接於上述第1輸出端子與上述第2電晶體之控制端子之間。
20. 如申請專利範圍第10項之裝置，其中上述解調電路具有：混頻器，用於進行上述半導體積體電路所放大信號之頻率轉換；放大器，用於放大上述頻率轉換後之信號； AD轉換器，用於轉換上述放大後之信號成為數位信號；及解調部，用於解調上述數位信號而供給至上述輸出信號處理電路。