CN102694527B - 半导体集成电路及接收装置 - Google Patents

Abstract

根据实施例，半导体集成电路具备跨导电路、第1负载电路和第2负载电路。上述跨导电路、上述第1负载电路及上述第2负载电路的至少一个具有以下式的参数P降低的方式调节阻抗的阻抗调节部。P＝Z₀₁＊Z₀₄－Z₀₂＊Z₀₃。这里，Z₀₁是从上述第1输出端子看的上述跨导电路的阻抗，Z₀₂是从上述第2输出端子看的上述跨导电路的阻抗，Z₀₃是上述第1负载电路的阻抗，Z₀₄是上述第2负载电路的阻抗。

Description

半导体集成电路及接收装置

相关申请的交叉引用

本申请基于并要求2011年3月23日提交的日本专利申请2011-64572，其全部内容通过引用结合于此。

技术领域

实施例涉及半导体集成电路及接收装置。

背景技术

在模拟、数字混载的SoC(System on Chip：片上系统)中，由数字电路发生的信号及其高次谐波通过电源布线等影响模拟电路，存在模拟电路的噪声特性劣化的问题。例如，接收装置中，模拟电路之一的LNA(LowNoise Amplifier：低噪放大器)的噪声特性有可能劣化。为了降低噪声的影响，考虑将LNA设为差动输入，但是由于输入针脚的增加，安装成本提高。差动构成中为了生成尾电流源需要大的电压富裕，因此难以以低电压工作。

发明内容

本发明的实施例提供低成本且不易受噪声的影响的半导体集成电路及采用它的接收装置。

根据实施例，半导体集成电路具备跨导电路、第1负载电路和第2负载电路。上述跨导电路、上述第1负载电路及上述第2负载电路的至少一个具有以使下式的参数P降低的方式调节阻抗的阻抗调节部。

P＝Z₀₁＊Z₀₄－Z₀₂＊Z₀₃。

这里，Z₀₁是从上述第1输出端子看的上述跨导电路的阻抗，Z₀₂是从上述第2输出端子看的上述跨导电路的阻抗，Z₀₃是上述第1负载电路的阻抗，Z₀₄是上述第2负载电路的阻抗。

根据本发明的实施例，可提供低成本且不易受噪声的影响的半导体集成电路及采用它的接收装置。

附图说明

图1是第1实施例的接收装置100的概略方框图。

图2是第1实施例的LNA2的内部构成的一例的概略方框图。

图3是LNA2的一例的电路图。

图4是图3的LNA2的特性的仿真结果。

图5是在负载电路12设置阻抗调节部12b的LNA2的概略方框图。

图6是通过与负载部12a连接阻抗调节部12b而改变阻抗Z03的的汇总图。

图7是LNA2的第1变形例的电路图。

图8是LNA2的第2变形例的电路图。

图9是LNA2的第3变形例的电路图。

图10是LNA2的第4变形例的电路图。

图11是第2实施例的LNA21的内部构成的一例的概略方框图。

图12是LNA21的一例的电路图。

图13是图12的LNA21的特性的仿真结果。

图14是有元件偏差时的PSRR的仿真结果。

图15是试用编号10的LNA21的特性的仿真结果。

图16是LNA21的第1变形例的电路图。

图17是LNA21的第2变形例的电路图。

图18是LNA21的第3变形例的电路图。

图19是第3实施例的接收装置101的概略方框图。

具体实施方式

以下，参照附图具体地说明半导体集成电路及接收装置的实施例。

(第1实施例)

图1是第1实施例的接收装置100的概略方框图。接收装置100具备LNA(半导体集成电路)2、LO(Local Oscillator：本地振荡器)信号生成部3、解调电路4、输出信号处理电路5。接收装置100搭载在例如无线LAN(Local Area Network：局域网)设备，处理天线1接收的电波信号并向外部输出。

LNA2放大天线1接收的电波信号。LO信号生成部3生成成为解调电波信号的基准的LO信号。LO信号的频率例如为2.5GHz。解调电路4根据该LO信号，解调放大的电波信号。更具体地说，解调电路4具有混频器4a、VGA(Variable Gain Amplifier：可变增益放大器)4b、ADC(Analogto Digital Converter：模拟数字变换器)4c及解调部4d。混频器4a进行由LNA2放大的电波信号的频率变换。VGA4b放大频率变换后的电波信号。ADC4c将电波信号变换为数字信号。解调部4d将变换的电波信号解调。输出信号处理电路5处理解调的信号，向外部输出。

解调部4d、输出信号处理电路5等是数字电路，这些电路发生的噪声经由接收装置100内部的布线间耦合等向LNA2传输，LNA2的电源电压变动。LNA2设置在接收装置100的前端，因此若LNA2受到噪声的影响，则接收装置100整体的噪声特性劣化。例如，若不对LNA2采取任何的对策，则LNA2的电源抑制比(Power Supply Rejection Ratio：以下称为PSRR，将在后详述)为－20dB，VGA4b的增益为70dB时，LNA2的电源电压的变动即使为1mV，输出信号的变动也达到0.3V(+3dBm)，导致期望波显著劣化。

作为降低电源噪声的影响的一般手法，考虑将LNA设为差动构成，但是，为了抑制针脚数的增加、芯片面积的增大，期望LNA2为单相输入的电路。另外从低电压工作的观点看，不需要用于生成尾电流源的多余的电压富裕，也期望单相构成。

因而，本实施例中，在具有从单相输入信号生成差动输出信号的单相差动变换功能的LNA2中，改善PSRR。

图2是第1实施例的LNA2的内部构成的一例的概略方框图。LNA2具备：具有电流生成部11a、11b及阻抗调节部11c的跨导电路11；具有负载部12a及阻抗调节部12b的负载电路(第1负载电路)12；具有负载部13a及阻抗调节部13b的负载电路(第2负载电路)13。

从跨导电路11和负载电路12的连接节点即正输出端子(第1输出端子)14看的跨导电路11的阻抗设为Z₀₁，从跨导电路11和负载电路13的连接节点即负输出端子(第2输出端子)15看的跨导电路11的阻抗设为Z₀₂，负载电路12的阻抗设为Z₀₃，负载电路13的阻抗设为Z₀₄。阻抗调节部11c、12b、13b如后述的那样对阻抗Z₀₁～Z₀₄进行调节。

另外，图2中，说明了跨导电路11及负载电路12、13的全部都具有阻抗调节部的例子，但是这些中的至少一个具有阻抗调节部即可。

跨导电路11生成与从输入端子16输入的输入电压V_in相应的差动的电流信号I_outp、I_outn。更具体地说，电流生成部11a在正输出端子14侧生成电流信号I_outp＝gmp＊V_in，电流生成部11b在负输出端子15侧生成电流信号I_outn＝gmn＊V_in。这里，gmp、gmn分别是电流生成部11a、11b的跨导。

负载电路12、13从电源端子17供给电源电压V_dd，从正输出端子14输出正输出电压V_outp，从负输出端子15输出负输出电压V_outn。从图1的输出信号处理电路5等接受的电源噪声V_noise可能叠加到电源电压V_dd。

相对于输入电压V_in的电压增益V_gain如下。若电源噪声V_noise＝0，则通过小信号均衡电路，阻抗Z₀₁、Z₀₃可视为在正输出端子14和接地端子之间的并联，电流I_outp流向它们，因此，正输出电压V_outp由下述(1)式表示。

V_outp＝I_outp*(Z₀₁//Z₀₃)＝gmp*(Z₀₁//Z₀₃)*V_in...(1)

这里，//表示并联。同样，负输出电压V_outn由下述(2)式表示。

V_outn＝I_outn*(Z₀₂//Z₀₄)＝gmn*(Z₀₂//Z₀₄)*V_in...(2)

因此，电压增益V_gain由下述(3)式表示。

V_gain＝(V_outp-V_outn)/V_in＝gmp*(Z₀₁//Z₀₃)-gmn*(Z₀₂//Z₀₄)...(3)

另一方面，相对于电源电压的变动的输出信号电压的变动即PSRR如下。输入电压设为V_in＝0，相对于电源噪声V_noise的正输出电压V_outp及负输出电压V_outn由下述(4)、(5)式表示。

V_outp＝Z₀₁/(Z₀₁+Z₀₃)*V_noise...(4)

V_outn＝Z₀₂/(Z₀₂+Z₀₄)*V_noise...(5)

即使取正输出电压V_outp和负输出电压V_outn的差仍不能取消的值成为输出信号的噪声。从而，PSRR由下述(6)式表示。

(数学式1)

$\mathrm{PSRR}=(\mathrm{Voutp}-\mathrm{Voutn})/\mathrm{Vnoise}=\frac{Z_{01}*Z_{04}-Z_{02}*Z_{03}}{(Z_{01}+Z_{03})*(Z_{02}+Z_{01})}...\left(6\right)$

该PSRR越小，越不易受到电源电压的噪声的影响，特别地，在满足下述(7)式的场合，可将PSRR设为零。

Z₀₁*Z₀₄-Z₀₂*Z₀₃＝0...(7)

阻抗Z₀₁～Z₀₄为复数，因此，以Z₀₁＊Z₀₄的绝对值及相位、和Z₀₂＊Z₀₃的绝对值及相位分别相等的方式，通过阻抗调节部调节阻抗Z₀₁～Z₀₄的至少一个即可。即使在难以严格相等的场合，也以参数P＝Z₀₁＊Z₀₄－Z₀₂＊Z₀₃变小的方式设置阻抗调节部即可。

图3(a)是LNA2的一例的电路图。该图的LNA2是在跨导电路11及负载电路12内分别设置阻抗调节部11c、12b的例子。另外，图3(b)是未设置阻抗调节部11c、12b的比较例。

负载电路12内的负载部12a具有在电源端子17和正输出端子14之间连接的线圈L1。阻抗调节部12b具有与线圈L1并联的电阻R1。另外，负载电路13具有在电源端子17和负输出端子15之间连接的线圈L2。

跨导电路11内的电流生成部11a具备：在正输出端子14和接地端子之间串联的NMOS(N-type Metal-Oxide-Semiconductor：N型金属氧化物半导体)晶体管M3、M1及线圈L3；在输入端子16和NMOS晶体管M1的栅极之间连接的线圈L5；在NMOS晶体管M1的栅极和源极之间连接的电容C2。电流生成部11b具备：在负输出端子15和接地端子之间串联的NMOS晶体管M4、M2及线圈L4；在NMOS晶体管M3、M1的连接节点和NMOS晶体管M2的栅极之间连接的电容C1；在NMOS晶体管M2的栅极和源极之间连接的电容C3。阻抗调节部11c具有在NMOS晶体管M4、M2的连接节点和接地端子之间连接的电容C4。

NMOS晶体管M3、M4被施加规定的直流偏压Vb3，供给电流I_outp、I_outn。线圈L5及电容C2将输入阻抗匹配为例如50Ω。线圈L5的一端被施加规定的直流偏压Vb1，其上叠加输入电压V_in。电容C1截去到NMOS晶体管M2的栅极的直流分量。电容C3与电容C2对称设置。线圈L3、L4提高电路的线性。

通过插入电容C4作为阻抗调节部11c，减少阻抗Z₀₂的绝对值的同时，减少相位。另外，通过插入电阻R1作为阻抗调节部12b，减少阻抗Z₀₃的绝对值。从而，例如通过电容C4以Z₀₁＊Z₀₄的相位和Z₀₂＊Z₀₃的相位相等的方式进行调节，而且，通过电阻R1以使这些绝对值相等的方式进行调节即可。通过插入电容C4，与正输出端子14侧的电路的对称性也变好。

图4是图3的LNA2的特性的仿真结果。图4(a1)、(b1)、(c1)表示设置了阻抗调节部11c、12b的图3(a)的LNA2，图4(a2)、(b2)、(c2)表示未设置时的图3(b)的电路的仿真结果。假定数字电路以2.5GHz工作，在该频率中以PSRR变小的方式调节电容C4及电阻R1的值。

图4(a1)、(a2)的纵轴将输出电压V_outp、V_outn的绝对值按dBV显示，横轴为电源噪声V_noise的频率f。未设置阻抗调节部的图4(a2)中，在频率2.5GHz，V_outp的绝对值和V_outn的绝对值显著不同，而设置了阻抗调节部的图4(a1)中，在频率2.5GHz，绝对值变得大致相等。

图4(b1)、(b2)的纵轴是输出电压V_outp、V_outn的相位，横轴是电源噪声V_noise的频率f。图4(b2)中，在频率2.5GHz，V_outp的相位和V_outn的相位显著不同，而图4(b1)中，在频率2.5GHz，相位变得大致相等。

图4(c1)、(c2)的纵轴为PSRR的dB显示，横轴为电源噪声V_noise的频率f。如该图所示，通过设置阻抗调节部，可以将频率2.5GHz的PSRR改善40dB以上。

LNA2的具体电路构成考虑了各种变形，例如，在负载电路12内设置的阻抗调节部12b考虑与负载部12a并联连接电阻、线圈或电容。

图5是在负载电路12设置了阻抗调节部12b的LNA2的概略方框图。如上述，将阻抗调节部12b与负载部12a并联。负载部12a及阻抗调节部12b是例如电阻、线圈或电容。若负载部12a的阻抗设为Z₀，阻抗调节部12b的阻抗设为Z_a3，则负载电路12的阻抗Z₀₃由下述(8)式表示。

Z₀₃＝Z₀//Z_a3...(8)

图6是通过与负载部12a连接阻抗调节部12b而改变阻抗Z₀₃的汇总图。

负载电路12a及阻抗调节部12b即使是电阻、线圈及电容之一，通过并联阻抗调节部12b，也可以使阻抗Z₀₃的绝对值比未设置阻抗调节部12b的场合减少。

负载部12a为电阻的场合，未设置阻抗调节部12b时的相位为0，而通过连接线圈作为阻抗调节部12b，相位增加，通过连接电容，相位减少。另外，即使连接电阻，相位也不变化。

负载部12a为线圈的场合，未设置阻抗调节部12b时的相位为正，而通过连接电阻或电容作为阻抗调节部12b，相位减少。另外，即使连接线圈，相位也不变化。

负载部12a为电容的场合，未设置阻抗调节部12b时的相位为负，而通过连接电阻或线圈作为阻抗调节部12b，相位增加。另外，即使连接电容，相位也不变化。

这样，通过连接电阻、线圈及电容之一作为阻抗调节部12b的简易电路，可调节负载电路12的阻抗。当然，在跨导电路11、负载电路13设置阻抗调节部11c、13b的情况也同样。在跨导电路11设置阻抗调节部11c的场合，如图3，最好考虑电路的对称性。

以下，说明LNA2的变形例。以下的电路图中虽然未图示阻抗调节部，但是在这些各电路的跨导电路11、负载电路12、13的至少一个连接阻抗调节部，以满足上述(7)式即可。

图7是LNA2的第1变形例的电路图。该图的跨导电路11的电流生成部11a具有在正输出端子14和接地端子之间连接的NMOS晶体管M11。电流生成部11b具有在负输出端子15和接地端子之间连接的NMOS晶体管M12和在正输出端子14和NMOS晶体管M12的栅极之间连接的电容C11。

图8是LNA2的第2变形例的电路图。该图的跨导电路11的电流生成部11a具有在正输出端子14和接地端子之间连接的NMOS晶体管M13及线圈L1。电流生成部11b具有在负输出端子15和接地端子之间连接的NMOS晶体管M14和在输入端子16和NMOS晶体管M14的栅极之间连接的电容C12。

图9是LNA2的第3变形例的电路图。该图的负载电路12具有在电源端子17和正输出端子14之间并联的线圈L11及电阻R11。负载电路13具有在电源端子17和负输出端子15之间并联的线圈L12及电阻R12。

图10是LNA2的第4变形例的电路图。该图的负载电路12具有在电源端子17和正输出端子14之间连接的电阻R13。负载电路13具有在电源端子17和负输出端子15之间连接的电阻R14。除了图9的各元件，电流生成部11a还具有在正输出端子14和接地端子之间连接的电容C01，电流生成部11b具有在负输出端子15和接地端子之间连接的电容C02。

另外，可以考虑适宜更换了图7～图10的各电路等的各种变形。

这样，第1实施例中，在LNA2设置阻抗调节部，调节各部的阻抗Z₀₁～Z₀₄以满足上述(7)式。因此，可以降低PSRR。另外，LNA2是单相输入的电路，因此可以低成本实现。而且，由于不需要尾电流用的电压富裕，因此也可以低电源电压进行工作。

(第2实施例)

上述第1实施例设置了阻抗值固定的阻抗调节部。相对地，以下说明的第2实施例中，设置阻抗可变的阻抗调节部。

图11是第2实施例的LNA21的内部构成的一例的概略方框图。图11中，与图2相同的构成部分附上同一的符号，以下，以不同点为中心进行说明。

控制信号V1～V3分别输入LNA21的阻抗调节部111c、121b、131b。通过控制信号V1～V3，可以可变控制阻抗调节部111c、121b、131b的阻抗。与图2同样，跨导电路111及负载电路121、131中的至少一个具有输入控制信号的阻抗调节部即可。

即使设置阻抗调节部，以满足上述(7)式的方式预先设计图2的LNA2，也可能由于元件偏差、温度变动而导致各部的阻抗变动，变得不满足上述(7)式。本实施例中，即使在这样的场合，也可通过控制信号V1～V3可变地控制阻抗调节部的阻抗，修正阻抗的变动，从而可降低PSRR。

图12是LNA21的一例的电路图。与图3(a)的差异在于，取代电容C4而设置可变电容C41，取代电阻R1而设置PMOS晶体管M5。可变电容C41是根据控制信号V1而改变电容的可变电容，PMOS晶体管M5是根据在栅极输入的控制信号V2而改变电阻的可变电阻。

通过采用可变电容，(与例如通过MOS开关切换MOM电容这样的安装方法比)可以在可变范围内可连续地控制电容值，因此具有高精度，而且可小面积布局的优点。

另外，通过采用PMOS晶体管作为可变电阻，(与例如通过MOS开关切换聚电阻这样的安装方法比)可以在可变范围内连续地控制电容值，因此具有高精度，而且可小面积布局的优点。

图13是图12的LNA21的特性的仿真结果，纵轴为PSRR的dB显示，横轴为控制电压V2。是设为无元件偏差时，对各种控制电压V1仿真PSRR的结果。通过设定V1＝0.6V(未图示)，V2＝0.45V，可以使PSRR最小(－33.9dB)。

图14是有元件偏差时的PSRR的蒙特卡洛仿真结果。纵轴为PSRR的dB显示，横轴为试用编号。该图中，设为V1＝0.6V，V2＝0.45V，进行40次试用。如该图所示，若有元件偏差，则PSRR可能上升，例如在试用编号10上升为PSRR＝－14dB为止。因而，控制电压V1、V2变化，优化了阻抗。

图15是试用编号10的LNA21的特性的仿真结果，纵轴及横轴与图13同样。通过设定V1＝1.2V(未图示)，V2＝0.345V，如该图所示，改善为PSRR＝－51.9dB。这样，通过可变控制阻抗调节部的阻抗，即使因元件偏差等导致阻抗变动的场合，也可以降低PSRR。

以下，说明了几个可以可变控制阻抗的阻抗调节部的例子。

图16是LNA21的第1变形例的电路图。该图的阻抗调节部111c中，串联的电容C5及开关SW1、和电容C6及开关SW2、和电容C7及开关SW3在正输出端子15和接地端子之间连接。开关SW1～SW3根据控制信号V11～V13进行控制。

图17是LNA21的第2变形例的电路图。该图的阻抗调节部131b具有在电源端子17和负输出端子15之间串联的电阻R22和开关SW4。开关SW4根据控制信号V2进行控制。

图18是LNA21的第3变形例的电路图。该图的阻抗调节部121b具有在电源端子17和正输出端子14之间串联的线圈L11及开关SW5，阻抗调节部131b具有在电源端子17和负输出端子15之间串联的线圈L21及开关SW6。开关SW5、SW6根据控制信号V2、V3进行控制。

如图16～图18所示，通过根据控制信号V1～V3控制开关的导通、截止，可以可变地控制阻抗。

这样，第2实施例中，设置阻抗可变的阻抗调节部。因此，即使是因元件偏差等导致各部的阻抗变动的场合，也可以以满足上述(7)式的方式调节阻抗，降低PSRR。

(第3实施例)

第3实施例自动地设定第2实施例中的控制信号。

图19是第3实施例的接收装置101的概略方框图。图19中，与图1相同的构成部分附上同一符号，以下以不同点为中心进行说明。

图19的接收装置101还具备检测电路6和控制电路7。另外，LNA21如图11所示，具有至少一个根据控制信号可变控制阻抗的阻抗调节部。检测电路6检测输出信号处理电路5的输出信号的劣化。控制电路7设定LNA21的控制信号，以抑制输出信号的劣化。

控制电路7例如将全部控制信号设定成所有值，最终地设定其中最抑制输出信号的劣化的值。或者，控制电路7也可以首先调节阻抗的绝对值，然后调节相位。控制电路7可以在例如接收装置101出厂时进行控制信号的设定，也可以在每次电源投入时进行。另外，也可以在平时监视输出信号的劣化，实时更新控制信号。

这样，第3实施例中，由于设置了检测电路6及控制电路7，因此可以自动地调节阻抗。

图3等的LNA只是一例，可以进行各种变形。例如，至少部分的MOS晶体管也可以采用双极晶体管、Bi－CMOS等的其他半导体元件构成。另外，也可以使晶体管的导电型相反，相应地构成使电源端子和接地端子的连接位置相反的LNA。该场合，基本的工作原理相同。

本发明的LNA、接收装置可以在同一半导体基板上形成电路整体，也可以在其他半导体基板上形成电路的一部分。另外，本发明的LNA、接收装置也可以以单个部件安装到印刷基板等。

虽然说明了本发明的几个实施例，但是这些实施例只是作为例示，而不是限定发明的范围。这些新实施例可以各种各样的形态实施，在不脱离发明的要旨的范围，可进行各种省略、置换、变更。这些实施例及其变形也是发明的范围、要旨所包含的，同时也是权利要求的范围所述的发明及其均等的范围所包含的。

Claims (20)

1.一种半导体集成电路，其特征在于，包括：

跨导电路，具有根据输入电压生成第1电流的第1电流生成部和根据上述输入电压生成第2电流的第2电流生成部；

第1负载电路，具有将与上述第1电流相应的第1输出电压从第1输出端子输出的第1负载部；

第2负载电路，具有将与上述第2电流相应的第2输出电压从第2输出端子输出的第2负载部，

上述跨导电路分别连接于上述第1负载电路及上述第2负载电路，

上述跨导电路、上述第1负载电路及上述第2负载电路的至少一个具有以使下述(1)式的参数P降低的方式调节阻抗的阻抗调节部，

P＝Z₀₁＊Z₀₄－Z₀₂＊Z₀₃ (1)

这里，Z₀₁是从上述第1输出端子看的上述跨导电路的阻抗，Z₀₂是从上述第2输出端子看的上述跨导电路的阻抗，Z₀₃是上述第1负载电路的阻抗，Z₀₄是上述第2负载电路的阻抗，

上述阻抗调节部与上述第1电流生成部、上述第2电流生成部、上述第1负载部及上述第2负载部中的至少一个连接。

2.权利要求1所述的电路，其特征在于，

上述阻抗调节部是电阻、线圈或电容。

3.权利要求1所述的电路，其特征在于，

上述阻抗调节部可根据控制信号调节阻抗。

4.权利要求3所述的电路，其特征在于，

上述阻抗调节部是在栅极输入上述控制信号的MOS晶体管，或者根据上述控制信号控制电容值的可变电容。

5.权利要求3所述的电路，其特征在于，

上述阻抗调节部具有：

电阻、线圈或电容；

与上述电阻、线圈或电容串联，由上述控制信号控制的开关。

6.权利要求1所述的电路，其特征在于，

上述第1负载部具有在电源端子和上述第1输出端子之间连接的第1线圈，

上述第2负载部具有在上述电源端子和上述第2输出端子之间连接的第2线圈，

上述第1电流生成部具有：

在上述第1输出端子和接地端子之间串联的第1晶体管、第2晶体管及第3线圈；

在输入上述输入电压的输入端子和上述第2晶体管的控制端子之间连接的第4线圈；

在上述第2晶体管的控制端子与上述第2晶体管及上述第3线圈的连接节点之间连接的第1电容，

上述第2电流生成部具有：

在上述第2输出端子和上述接地端子之间串联的第3及第4晶体管及第5线圈；

在上述第1及第2晶体管的连接节点和上述第4晶体管的控制端子之间连接的第2电容；

在上述第4晶体管的控制端子与上述第4晶体管及上述第5线圈的连接节点之间连接的第3电容。

7.权利要求6所述的电路，其特征在于，

上述第1负载电路具有与上述第1线圈并联的电阻元件，

上述跨导电路具有在上述第3及第4晶体管的连接节点和上述接地端子之间连接的第4电容。

8.权利要求1所述的电路，其特征在于，

上述第1负载部具有在电源端子和上述第1输出端子之间并联的第1电阻元件及第1线圈，

上述第2负载部具有在上述电源端子和上述第2输出端子之间并联的第2电阻元件及第2线圈，

上述第1电流生成部具有在上述第1输出端子和接地端子之间连接的第1晶体管，

上述第2电流生成部具有：

在上述第2输出端子和上述接地端子之间连接的第2晶体管；

在上述第1输出端子和上述第2晶体管的控制端子之间连接的电容。

9.权利要求1所述的电路，其特征在于，

上述第1负载部具有在电源端子和上述第1输出端子之间连接的第1电阻元件，

上述第2负载部具有在上述电源端子和上述第2输出端子之间连接的第2电阻元件，

上述第1电流生成部具有在上述第1输出端子和接地端子之间并联的第1晶体管及第1电容，

上述第2电流生成部具有：

在上述第2输出端子和上述接地端子之间并联的第2晶体管及第2电容；

在上述第1输出端子和上述第2晶体管的控制端子之间连接的电容。

10.一种接收装置，其特征在于，包括：

放大由天线接收的接收信号的半导体集成电路；

解调上述放大的接收信号的解调电路；

处理上述解调的接收信号并向外部输出的输出信号处理电路，

上述半导体集成电路包括：

跨导电路，具备根据上述接收信号的输入电压生成第1电流的第1电流生成部和根据上述输入电压生成第2电流的第2电流生成部；

第1负载电路，具有将与上述第1电流相应的第1输出电压从第1输出端子输出的第1负载部；

第2负载电路，具有将与上述第2电流相应的第2输出电压从第2输出端子输出的第2负载部，

上述跨导电路分别连接于上述第1负载电路及上述第2负载电路，

上述跨导电路、上述第1负载电路及上述第2负载电路的至少一个具有以使下述(2)式的参数P降低的方式调节阻抗的阻抗调节部，

P＝Z₀₁＊Z₀₄－Z₀₂＊Z₀₃ (2)

这里，Z₀₁是从上述第1输出端子看的上述跨导电路的阻抗，Z₀₂是从上述第2输出端子看的上述跨导电路的阻抗，Z₀₃是上述第1负载电路的阻抗，Z₀₄是上述第2负载电路的阻抗，

上述阻抗调节部与上述第1电流生成部、上述第2电流生成部、上述第1负载部及上述第2负载部中的至少一个连接。

11.权利要求10所述的装置，其特征在于，

上述阻抗调节部是电阻、线圈或电容。

12.权利要求10所述的装置，其特征在于，

上述阻抗调节部可根据控制信号调节阻抗。

13.权利要求12所述的装置，其特征在于，包括：

连接于上述输出信号处理电路，检测上述输出信号处理电路的输出信号的劣化的检测电路；

连接于上述半导体集成电路和上述检测电路，为了减小上述劣化而设定上述控制信号的控制电路。

14.权利要求12所述的装置，其特征在于，

上述阻抗调节部是在栅极输入上述控制信号的MOS晶体管，或者根据上述控制信号控制电容值的可变电容。

15.权利要求12所述的装置，其特征在于，

上述阻抗调节部具有：

电阻、线圈或电容；

与上述电阻、线圈或电容串联，由上述控制信号控制的开关。

16.权利要求10所述的装置，其特征在于，

上述第1负载部具有在电源端子和上述第1输出端子之间连接的第1线圈，

上述第2负载部具有在上述电源端子和上述第2输出端子之间连接的第2线圈，

上述第1电流生成部具有：

在上述第1输出端子和接地端子之间串联的第1晶体管、第2晶体管及第3线圈；

在输入上述输入电压的输入端子和上述第2晶体管的控制端子之间连接的第4线圈；

在上述第2晶体管的控制端子与上述第2晶体管及上述第3线圈的连接节点之间连接的第1电容，

上述第2电流生成部具有：

在上述第2输出端子和上述接地端子之间串联的第3及第4晶体管及第5线圈；

在上述第1及第2晶体管的连接节点和上述第4晶体管的控制端子之间连接的第2电容；

在上述第4晶体管的控制端子与上述第4晶体管及上述第5线圈的连接节点之间连接的第3电容。

17.权利要求16所述的装置，其特征在于，

上述第1负载电路具有与上述第1线圈并联的电阻元件，

上述跨导电路具有在上述第3及第4晶体管的连接节点和上述接地端子之间连接的第4电容。

18.权利要求10所述的装置，其特征在于，

上述第1负载部具有在电源端子和上述第1输出端子之间并联的第1电阻元件及第1线圈，

上述第2负载部具有在上述电源端子和上述第2输出端子之间并联的第2电阻元件及第2线圈，

上述第1电流生成部具有在上述第1输出端子和接地端子之间连接的第1晶体管，

上述第2电流生成部具有：

在上述第2输出端子和上述接地端子之间连接的第2晶体管；

在上述第1输出端子和上述第2晶体管的控制端子之间连接的电容。

19.权利要求10所述的装置，其特征在于，

上述第1负载部具有在电源端子和上述第1输出端子之间连接的第1电阻元件，

上述第2负载部具有在上述电源端子和上述第2输出端子之间连接的第2电阻元件，

上述第1电流生成部具有在上述第1输出端子和接地端子之间并联的第1晶体管及第1电容，

上述第2电流生成部具有：

在上述第2输出端子和上述接地端子之间并联的第2晶体管及第2电容；

在上述第1输出端子和上述第2晶体管的控制端子之间连接的电容。

20.权利要求10所述的装置，其特征在于，

上述解调电路具有：

进行由上述半导体集成电路放大的信号的频率变换的混频器；

放大上述频率变换后的信号的放大器；

将上述放大的信号变换为数字信号的AD变换器；

解调上述数字信号并向上述输出信号处理电路供给的解调部。