KR100468358B1 - 이득 곡선의 기울기 특성이 향상된 가변 이득 증폭기 - Google Patents

이득 곡선의 기울기 특성이 향상된 가변 이득 증폭기 Download PDF

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Abstract

본 발명은 가변 이득 증폭기에 있어서, 이득 곡선의 기울기 특성을 개선시키기 위한 것으로서, 서로 증폭비가 실질적으로 동일한 제1 제어부의 제1 소자 및 제2 제어부의 제1 소자와 서로 증폭비가 실질적으로 동일한 제1 제어부의 제2 소자 및 제2 제어부의 제2 소자의 증폭비를 실질적으로 다르게 함으로써, 가변 이득 증폭기의 이득의 최소값을 고정시킨다. 이득의 최소값이 고정됨으로써, 가변 이득 증폭기의 이득의 기울기 특성이 개선되며, 이득 제어의 범위가 넓어진다.

Description

이득 곡선의 기울기 특성이 향상된 가변 이득 증폭기 {Variable Gain Amplifier Having Improved Gain Slope Characteristic}
본 발명은 무선 주파수 통신 시스템에 관한 것으로서, 더욱 상세하게는 무선 주파수 통신 시스템에 사용되는 가변 이득 증폭기에 관한 것이다.
가변 이득 증폭기(Variable Gain Amplifier)는 이득을 조절함으로써 원하는 출력 신호 레벨을 유지하기 위하여 사용되는 장치를 말한다. 가변 이득 증폭기는 통상적으로 무선 송수신기에 사용된다.
가변 이득 증폭기의 종래 기술로서, 미합중국 특허 제5,757,230호에서 제안된 것이 있다. 미합중국 특허 제5,757,230호에서 제안된 바에 따르면, 출력 회로와 관련하여 선형화된 트랜스컨덕터(transcondor)를 이용하였다. 즉, 트랜스컨덕터의 트랜스컨덕턴스(transconductance)는 제1 제어 신호에 의하여 변화되고, 출력 회로의 트랜스레지스턴스(transresistance)는 제2 제어 신호에 의하여 변화된다. 양 제어 신호는 이득 조절 회로부에서 제공된다. 증폭기의 전압 이득은 트랜스콘덕턴스와 트랜스레지스턴스의 곱으로 계산되므로 이러한 증폭기는 지수함수의 이득을 제공한다. 하지만 선형화된 트랜스콘덕터를 이용한 가변 이득 증폭기를 구현하기 위해서는 50개 정도의 트랜지스터가 필요하며 이에 따른 공정의 복잡성 및 높은 비용으로 인하여 실효성이 떨어지는 단점이 있었다.
비교적 적은 수의 트랜지스터를 이용하여 가변 이득 증폭기를 구현한 예로써, 미합중국 특허 제6,201,443호가 있다. 미합중국 특허 제6,201,443호에 개시된 바에 따르면, 가변 이득 증폭기는 제1 및 제2 이득 셀과, 제1 및 제2 이득 셀에 공급되는 전류를 제어하기 위한 전류 제어 회로를 구비한다. 제1 및 제2 이득 셀은 각각의 트랜스컨덕턴스에 비례하여 입력 신호를 증폭한다. 전류 제어 회로는 제1 및 제2 이득 셀에 공급되는 전류를 제어함으로써, 제1 및 제2 이득 셀의 트랜스컨덕턴스를 조절한다. 이 때, 주어진 전류에 대하여, 제1 및 제2 이득 셀 중 어느 한쪽의 트랜스컨덕턴스가 나머지 이득 셀의 트랜스컨덕턴스보다 크게 함으로써 가변 이득 증폭 동작을 달성하게 된다. 그러나, 입력 전압에 대하여 이득 곡선의 기울기가 커서, 가변 이득 동작이 가능한 제어 전압의 범위가 비교적 작다는 단점이 있었다.
본 발명의 목적은 이득 곡선의 기울기가 비교적 작은 가변 이득 증폭기를 제공하는 것이다.
본 발명의 다른 목적은, 이득의 최소값을 고정함으로써 이득 제어의 범위가 넓은 가변 이득 증폭기를 제공하는 것이다.
이러한 목적을 달성하기 위하여 본 발명은 제1 및 제2 입력단, 제1 및 제2출력단을 구비하며, 제1 및 제2 입력단 양단의 전압에 비례하는 전류가 제1 및 제2 출력단으로 흐르도록 하는 제1 및 제2 소자를 포함하는 증폭부, 및 입력단, 제1 및 제2 출력단, 및 제1 및 제2 제어단을 구비하며, 제1 및 제2 제어단에 인가되는 제어 신호에 비례하는 전류가 제1 및 제2 출력단으로 각각 흐르도록 하는 제1 소자 및 제2 소자를 각각 포함하고, 제1 및 제2 출력단으로 흐르는 전류의 합은 입력단으로 흐르는 전류와 실질적으로 동일한 제1 및 제2 제어부를 포함하며, 증폭부의 제1 및 제2 입력단은 각각 +입력단 및 -입력단을 형성하고, 증폭부의 제1 및 제2 출력단은 제1 및 제2 제어부의 입력단과 각각 접속되며, 제1 및 제2 제어부의 제1 제어단은 서로 접속되어 +제어단을 형성하고, 제1 및 제2 제어부의 제2 제어단은 서로 접속되어 -제어단을 형성하며, 제1 제어부의 제1 출력단 및 제2 제어부의 제2 출력단은 서로 접속되어 -출력단을 형성하고, 제1 제어부의 제2 출력단 및 제2 제어부의 제1 출력단은 서로 접속되어 +출력단을 형성하며, 제1 제어부 및 제2 제어부의 제1 소자는 서로 증폭비가 실질적으로 동일하고, 제1 제어부 및 제2 제어부의 제2 소자는 서로 증폭비가 실질적으로 동일하며, 제1 제어부 및 제2 제어부의 제1 소자의 증폭비와 제1 제어부 및 제2 제어부의 제2 소자의 증폭비는 서로 실질적으로 다른 가변 이득 증폭기가 제공된다. 본 발명에 따른 가변 이득 증폭기에 있어서, 증폭부의 제1 및 제2 소자는 제1 및 제2 NMOS 트랜지스터이고, 제1 및 제2 NMOS 트랜지스터의 드레인은 각각 증폭부의 제1 및 제2 출력단을 형성하고, 게이트는 각각 제1 및 제2 입력단을 형성하며, 소오스는 서로 접속된다. 또한 본 발명에 따른 가변 이득 증폭기에 있어서, 바람직하게는, 증폭부의 제1 및 제2 NMOS 트랜지스터의 소오스에 소오스측 임피던스가 더 접속되고, 양 소오스측 임피던스 타단이 서로 접속된다. 본 발명에 따른 가변 이득 증폭기에 있어서, 제1 제어부 및 제2 제어부의 제1 소자 및 제2 소자는 제1 및 제2 NMOS 트랜지스터이고, 제1 및 제2 NMOS 트랜지스터의 드레인은 각각 제1 및 제2 제어부의 제1 및 제2 출력단을 형성하고, 게이트는 각각 제1 및 제2 제어단을 형성하며, 소오스는 서로 접속되어 입력단을 형성한다. 또한 본 발명에 따른 가변 이득 증폭기에 있어서, 바람직하게는, 가변 이득 증폭기는 제1 및 제2 제어부의 제1 출력단과 전압 소오스 간에 각각 출력측 저항을 포함한다.
도 1은 본 발명의 일실시예에 따른 가변 이득 증폭기를 도시한 회로도.
도 2는 도 1에 도시된 본 발명의 일실시예에 따른 가변 이득 증폭기의 세부적인 구성을 도시한 회로도.
도 3은 도 2에 도시된 가변 이득 증폭기를 본 발명의 일실시예에 따라서 NMOS 트랜지스터를 이용하여 구현한 가변 이득 증폭기의 세부적인 구성을 도시한 회로도.
도 4는 도 2에 도시된 가변 이득 증폭기를 본 발명의 다른 실시예에 따라서 NMOS 트랜지스터 및 임피던스를 이용하여 구현한 가변 이득 증폭기의 세부적인 구성을 도시한 회로도.
도 5는 본 발명의 일실시예에 따른 가변 이득 증폭기의 이득 곡선과 종래의 가변 이득 증폭기의 이득 곡선을 도시한 파형도.
<도면의 주요 부분에 대한 부호의 설명>
1100: 증폭부 1300: 제1 이득 제어부
1500: 제2 이득 제어부 I1: 바이어스 전류
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일실시예에 따른 가변 이득 증폭기를 도시한 회로도이다.
도 1에 도시된 바와 같이, 본 발명에 따른 가변 이득 증폭기는 증폭부(1100), 제1 제어부(1300), 및 제2 제어부(1500)를 포함한다.
증폭부(1100)는 제1 및 제2 입력단(101, 103), 및 제1 및 제2 출력단(105, 107)을 구비하여, 제1 및 제2 입력단(101, 103)에 인가되는 전압에 비례하는 전류가 제1 및 제2 출력단(105, 107)으로 흐르도록 한다.
제1 제어부(1300)는 입력단(109), 제1 및 제2 출력단(111, 113), 제1 및 제2 제어단(115, 117)을 구비한다. 제1 제어부(1300)는 제1 및 제2 제어단(115, 117)에 각각 인가되는 제어 신호 Vc+, Vc-에 따라서 제1 및 제2 출력단(111, 113)으로 흐르는 전류의 전류값을 제어한다. 제1 및 제2 출력단(111, 113)으로 흐르는 전류의전류값의 합은 입력단(109)으로 흐르는 전류의 전류값과 실질적으로 동일하다.
제2 제어부(1500)는 입력단(119), 제1 및 제2 출력단(121, 123), 제1 및 제2 제어단(125, 127)을 구비한다. 제2 제어부(1500)는 제1 및 제2 제어단(125, 127)에 각각 인가되는 제어 신호 Vc+, Vc-에 따라서 제1 및 제2 출력단(121, 123)으로 흐르는 전류의 전류값을 제어한다. 제1 및 제2 출력단(121, 123)으로 흐르는 전류의 전류값의 합은 입력단(119)으로 흐르는 전류의 전류값과 실질적으로 동일하다.
이들 구성간의 연결관계를 설명한다. 증폭부(1100)의 제1 및 제2 입력단(101, 103)은 각각 가변 이득 증폭기의 +입력단 Vin+ 및 -입력단 Vin-을 형성한다. 증폭부(1100)의 제1 출력단(105)은 제1 제어부(1300)의 입력단(109)과 접속되며, 제2 출력단(107)은 제2 제어부(1500)의 입력단(119)과 접속된다.
제1 제어부(1300)의 제1 출력단(111)은 제2 제어부(1500)의 제2 출력단(123)과 접속되어 -출력단 Vout-을 형성하고, 제2 제어부(1500)의 제1 출력단(121)은 제1 제어부(1300)의 제2 출력단(113)과 접속되어 +출력단 Vout+을 형성한다.
또한, 제1 제어부(1300) 및 제2 제어부(1500)의 제1 제어단(115, 125)은 서로 접속되어 +제어단 Vc+을 형성하고, 제1 제어부(1300) 및 제2 제어부(1500)의 제2 제어단(117, 127)은 서로 접속되어 -제어단 Vc-을 형성한다.
도 2 내지 도 4는 본 발명의 일실시예에 따른 가변 이득 증폭기의 세부적인 구성을 도시한 회로도이다.
도 3 및 도 4에서는 본 발명의 일실시예에 따른 가변 이득 증폭기를 NMOS 트랜지스터를 이용하여 구현하였으나, 당업자에게 자명한 바와 같이, 본 발명의 정신은 트랜지스터의 N형 또는 P형에 제한되지 않는다.
도 2에 도시된 바와 같이, 본 발명의 일실시예에 따른 가변 이득 증폭기는 증폭부(1100), 제1 제어부(1300) 및 제2 제어부(1500)를 포함한다. 증폭부(1100), 제1 제어부(1300) 및 제2 제어부(1500)의 입, 출력단 및 제어단의 상호 접속 관계는 도 1에서 이미 설명한 것과 같으므로 생략하기로 한다.
증폭부(1100)는 제1 및 제2 소자 MA1, MA2를 포함하며, 도 3에 도시된 바와 같이 제1 및 제2 소자 MA1, MA2는 제1 및 제2 NMOS 트랜지스터 MA1, MA2로 구성될 수 있다. 제1 및 제2 NMOS 트랜지스터 MA1, MA2의 드레인은 각각 증폭부(1100)의 제1 출력단(105) 및 제2 출력단(107)을 형성한다. 제1 및 제2 NMOS 트랜지스터 MA1, MA2의 게이트는 각각 증폭부(1100)의 제1 입력단(101) 및 제2 입력단(103)을 형성한다. 제1 및 제2 NMOS 트랜지스터 MA1, MA2의 소오스는 서로 접속된다. 바람직하게는, 도 4에 도시된 바와 같이, 제1 및 제2 NMOS 트랜지스터 MA1, MA2의 소오스에 소오스측 임피던스 RA1, RA2가 각각 제공되고, 양 소오스측 임피던스 RA1, RA2의 타단이 서로 접속될 수 있다.
제1 제어부(1300)는 제1 및 제2 소자 MC11, MC12를 포함하며, 제1 및 제2 소자 MC11, MC12는 도 3에 도시된 바와 같이, 제1 및 제2 NMOS 트랜지스터 MC11, MC12로 구성될 수 있다. 제1 및 제2 NMOS 트랜지스터 MC11, MC12의 드레인은 각각 제1 제어부(1300)의 제1 출력단(111) 및 제2 출력단(113)을 형성한다. 제1 및 제2 NMOS 트랜지스터 MC11, MC12의 게이트는 각각 제1 제어부(1300)의 제1 및 제2 제어단(115, 117)을 형성한다. 제1 및 제2 NMOS 트랜지스터 MC11, MC12의 소오스는 서로 접속되어 입력단(109)을 형성한다.
제2 제어부(1500)는 제1 및 제2 소자 MC21, MC22를 포함하며, 제1 및 제2 소자 MC21, MC22는 도 3에 도시된 바와 같이, 제1 및 제2 NMOS 트랜지스터 MC21, MC22로 구성될 수 있다. 제1 및 제2 NMOS 트랜지스터 MC21, MC22의 드레인은 각각 제2 제어부(1500)의 제1 출력단(121) 및 제2 출력단(123)을 형성한다. 제1 및 제2 NMOS 트랜지스터 MC21, MC22의 게이트는 각각 제2 제어부(1500)의 제1 및 제2 제어단(125, 127)을 형성한다. 제1 및 제2 NMOS 트랜지스터 MC21, MC22의 소오스는 서로 접속되어 입력단(119)을 형성한다.
도 3에 도시된 바와 같이, NMOS 트랜지스터 소자를 이용하여 구현한 본 발명의 일실시예에 따른 가변 이득 증폭기는, 증폭부(1100)를 구성하는 제1 및 제2 NMOS 트랜지스터 MA1, MA2의 소오스 접속점과 접지 간에 독립 전류 소스 I1이 제공될 수 있다. 도 4에 도시된 바와 같이, 제1 및 제2 NMOS 트랜지스터 MA1, MA2의 소오스에 각각 제1 임피던스 RA1 및 제2 임피던스 RA2가 제공되는 경우에는, 제1 임피던스 RA1 및 제2 임피던스 RA2의 타단과 접지 간에 독립 전류 소스 I1가 제공된다.
도 3에 도시된 바와 같이, 제1 제어부(1300) 및 제2 제어부(1500)의 제1 출력단(111, 121)은 전압 소스 VDD에 접속된다. 도 4에 도시된 바와 같이, 바람직하기로는 제1 제어부(1300) 및 제2 제어부(1500)의 제1 출력단(111, 121)과 전압 소스 VDD 간에 각각 드레인측 임피던스 R1, R2가 제공될 수 있다.
본 발명에 따르면, 제1 제어부(1300)의 제1 소자 MC11 및 제2 제어부(1500)의 제1 소자 MC21는 서로 증폭비가 실질적으로 동일하며, 제1 제어부(1300)의 제2 소자 MC12 및 제2 제어부(1500)의 제2 소자 MC22는 서로 증폭비가 실질적으로 동일하다. 다만 제1 제어부(1300) 및 제2 제어부(1500)의 제1 소자 MC11, MC21 와 제1 제어부(1300) 및 제2 제어부(1500)의 제2 소자 MC12, MC22는 증폭비가 실질적으로 서로 다르다.
도 3에 도시된 바와 같이, 소자가 NMOS 트랜지스터인 경우에는 제1 제어부(1300)의 제1 NMOS 트랜지스터 MC11 및 제2 제어부(1500)의 제1 NMOS 트랜지스터 MC21의 게이트 넓이(gate width)는 실질적으로 동일하며, 제1 제어부(1300)의 제2 NMOS 트랜지스터 MC12 및 제2 제어부(1500)의 제2 NMOS 트랜지스터 MC22는 게이트 넓이가 실질적으로 동일하다. 다만 제1 및 제2 제어부(1300, 1500)의 제1 NMOS 트랜지스터 MC11, MC21 및 제2 NMOS 트랜지스터 MC12, MC22의 게이트 넓이는 실질적으로 서로 다르다.
이하 도 3를 참조하여, 본 발명의 일실시예에 따른 가변 이득 증폭기의 동작을 설명한다.
증폭부(1100)는 제1 및 제2 입력단(101, 103) 양단의 전압에 비례하는 전류를 제1 및 제2 출력단(105, 107)으로 흐르도록 한다.
제1 제어부(1300)는 제1 및 제2 제어단(115, 117)에 인가되는 제어 신호 Vc+, Vc-에 의하여 제1 및 제2 출력단(111, 113)으로 유입되는 전류의 전류값을 제어한다.
제2 제어부(1500)는 제1 및 제2 제어단(125,127)에 인가되는 제어 신호Vc+, Vc-에 의하여 제1 및 제2 출력단(121, 123)으로 유입되는 전류의 전류값을 제어한다.
본 발명에 따른 가변 이득 증폭기에 있어서, -제어 전압 Vc-은 일정한 전압이고, +제어 전압 Vc+은 -제어 전압 Vc-에서부터 전압 소오스 VDD까지 변화한다. +제어 전압 Vc+이 전압 소오스 VDD와 실질적으로 동일한 전압인 경우, 증폭부(1100)의 제1 NMOS 트랜지스터 MA1 및 제2 NMOS 트랜지스터 MA2의 드레인에 흐르는 전류는 제1 및 제2 입력단(101, 103)에 인가되는 전압이 공통 모드(common mode) 상태에 있을 때, 바이어스로 정해진 전류의 반이 각각 흐르게 된다. 이때, 제1 및 제2 입력단(101, 103)에 인가되는 전압을 스윙(swing)하면, 증폭부(1100)의 제1 및 제2 NMOS 트랜지스터 MA1, MA2의 드레인 전류는 0에서 바이어스 전류까지 차동적으로 흐르게 되며, 이 전류에 비례하는 이득이 발생한다. 따라서, +제어 전압 Vc+이 전압 소오스 VDD와 실질적으로 동일한 전압인 경우, 본 발명에 따른 가변 이득 증폭기는 최대의 이득값을 갖게 된다.
+제어 전압 Vc+이 -제어 전압 Vc-과 실질적으로 동일한 전압인 경우, 본 발명에 따른 가변 이득 증폭기는 게이트 넓이가 실질적으로 동일한 제1 및 제2 제어부(1300, 1500)의 제1 NMOS 트랜지스터 MC11, MC21와 게이트 넓이가 실질적으로 동일한 제1 및 제2 제어부(1300, 1500)의 제2 NMOS 트랜지스터 MC12, MC22 간의 게이트 넓이의 차이로 인해 흐르는 최소의 전류에 의하여 최소의 이득값을 갖게 된다. 즉, NMOS 트랜지스터의 게이트의 넓이가 모두 동일한 종래 기술의 경우, 입력의 스윙에 관계없이 제1 제어부(1300)의 제1 NMOS 트랜지스터 MC11의 드레인 전류 및제2 제어부(1500)의 제2 NMOS 트랜지스터 MC22의 드레인 전류의 합과, 제1 제어부(1300)의 제2 NMOS 트랜지스터 MC12의 드레인 전류 및 제2 제어부(1500)의 제1 NMOS 트랜지스터 MC21의 드레인 전류의 합은 변함 없이 항상 같은 값을 가지므로 이득값이 이론상 음의 무한대가 되는 반면, 본 발명에 따른 가변 이득 증폭기는 이득의 최소값이 특정한 값으로 고정되게 된다. 따라서 이득 곡선의 기울기가 종래의 기술에 비하여 비교적 작게 되어, 이득 제어의 범위가 넓어진다.
도 5은 본 발명의 실시예에 따른 가변 이득 증폭기의 이득 곡선(Proposed Gv Curve)과 종래의 가변 이득 증폭기의 이득 곡선(Conventional Gv Curve)을 도시한 파형도이다.
도 5에서 보는 바와 같이, 종래의 가변 이득 증폭기는 이득의 최소값이 실질적으로 음의 무한대로 떨어지는 반면, 본 발명에 따른 가변 이득 증폭기의 이득의 최소값은 특정값으로 고정된다. 따라서 종래의 가변 이득 증폭기의 이득 곡선의 기울기보다 완만한 기울기를 가진 이득 곡선을 갖는다.
본 발명에 따르면, 가변 이득 증폭기는 실질적으로 서로 동일한 제1 제어부의 제1 NMOS 트랜지스터 및 제2 제어부의 제1 NMOS 트랜지스터의 게이트 넓이와 실질적으로 서로 동일한 제1 제어부의 제2 NMOS 트랜지스터 및 제2 제어부의 제2 NMOS 트랜지스터의 게이트 넓이를 실질적으로 서로 다르게 함으로써 이득 곡선의 기울기를 줄일 수 있다.
또한, 이득의 최소값을 고정함으로써 가변 이득 증폭기의 이득 제어의 범위를 넓힐 수 있다.

Claims (5)

  1. + 및 - 입력단, + 및 - 출력단, + 및 - 제어단을 구비하고, 상기 + 및 - 입력단 간에 인가되는 제어 전압을 증폭시켜 상기 - 및 + 출력단으로 출력하되, 상기 + 및 - 제어단에 인가된 전압에 따라 증폭 이득을 제어하는 가변 이득 증폭기에 있어서,
    제1 및 제2 입력단, 제1 및 제2 출력단을 구비하고, 상기 제1 및 제2 입력단에 인가되는 전압에 따라서 상기 제1 및 제2 출력단으로 흐르는 전류를 제어하는 증폭부,
    입력단, 제1 및 제2 출력단, 및 제1 및 제2 제어단을 구비하고, 상기 제1 및 제2 제어단에 인가되는 제어 전압에 비례하는 전류가 상기 제1 및 제2 출력단으로 각각 흐르도록 하는 제1 및 제2 MOS 트랜지스터를 포함하는 제1 제어부, 및
    입력단, 제1 및 제2 출력단, 및 제1 및 제2 제어단을 구비하고, 상기 제1 및 제2 제어단에 인가되는 제어 전압에 비례하는 전류가 상기 제1 및 제2 출력단으로 각각 흐르도록 하는 제3 및 제4 MOS 트랜지스터를 포함하는 제2 제어부를 포함하되,
    상기 증폭부의 제1 및 제2 입력단은 각각 상기 + 및 -입력단을 형성하고, 상기 증폭부의 제1 및 제2 출력단은 상기 제1 및 제2 제어부의 입력단과 각각 접속되며, 상기 제1 및 제2 제어부의 제1 제어단은 서로 접속되어 상기 +제어단을 형성하고, 상기 제1 및 제2 제어부의 제2 제어단은 서로 접속되어 상기 -제어단을 형성하며, 상기 제1 제어부의 제1 출력단 및 상기 제2 제어부의 제2 출력단은 서로 접속되어 상기 -출력단을 형성하고, 상기 제1 제어부의 제2 출력단 및 상기 제2 제어부의 제1 출력단은 서로 접속되어 상기 +출력단을 형성하며,
    상기 제1 및 제3 MOS 트랜지스터는 증폭비가 실질적으로 동일하고, 상기 제2 및 제4 MOS 트랜지스터는 증폭비가 실질적으로 동일하며, 상기 제1 및 제3 MOS 트랜지스터의 증폭비는 상기 제2 및 제4 MOS 트랜지스터의 증폭비와 실질적으로 다른 가변 이득 증폭기.
  2. 제1항에 있어서,
    상기 증폭부는 제1 및 제2 NMOS 트랜지스터를 포함하고, 상기 제1 및 제2 NMOS 트랜지스터의 드레인은 각각 상기 증폭부의 제1 및 제2 출력단을 형성하고, 게이트는 각각 상기 증폭부의 제1 및 제2 입력단을 형성하며, 소오스는 서로 접속된 가변 이득 증폭기.
  3. 제2항에 있어서,
    상기 증폭부는 상기 제1 및 제2 NMOS 트랜지스터의 소오스에 각각 접속된 소오스측 임피던스를 더 포함하고, 양 소오스측 임피던스 타단은 서로 접속된 가변 이득 증폭기.
  4. 제1항에 있어서,
    상기 제1 내지 제4 MOS 트랜지스터는 NMOS 트랜지스터이고, 상기 제1 및 제2 NMOS 트랜지스터의 드레인은 각각 상기 제1 제어부의 제1 및 제2 출력단을 형성하고, 게이트는 각각 상기 제1 제어부의 제1 및 제2 제어단을 형성하며, 소오스는 서로 접속되어 상기 제1 제어부의 입력단을 형성하고,
    상기 제3 및 제4 NMOS 트랜지스터의 드레인은 각각 상기 제2 제어부의 제1 및 제2 출력단을 형성하고, 게이트는 각각 상기 제2 제어부의 제1 및 제2 제어단을 형성하며, 소오스는 서로 접속되어 상기 제2 제어부의 입력단을 형성하는 가변 이득 증폭기.
  5. 제1항에 있어서,
    상기 제1 및 제2 제어부의 제1 출력단과 전압 소오스 간에 각각 출력측 저항을 더 포함하는 가변 이득 증폭기.
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