JP2643541B2 - 演算増幅回路 - Google Patents
演算増幅回路Info
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- JP2643541B2 JP2643541B2 JP2154567A JP15456790A JP2643541B2 JP 2643541 B2 JP2643541 B2 JP 2643541B2 JP 2154567 A JP2154567 A JP 2154567A JP 15456790 A JP15456790 A JP 15456790A JP 2643541 B2 JP2643541 B2 JP 2643541B2
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- Japan
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- circuit
- grounded
- gate
- operational amplifier
- transistor
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路に適した演算増幅回路に関する。
一般に演算増幅回路は、種々提案されているが、その
中で第２図に示す回路はフォールデッド・カスコード演
算増幅回路として知られている。この回路は、トランジ
スタ107,108の差動対と、トランジスタ109,110,115,116
のカスコード段と、トランジスタ111〜114のカレントミ
ラー回路とで構成される。又電流源20とトランジスタ10
1〜105でバイアス回路を構成している。この回路は、高
周波における電源電圧除去比が良好でかつ、高い直流利
得が得られることが知られている。
中で第２図に示す回路はフォールデッド・カスコード演
算増幅回路として知られている。この回路は、トランジ
スタ107,108の差動対と、トランジスタ109,110,115,116
のカスコード段と、トランジスタ111〜114のカレントミ
ラー回路とで構成される。又電流源20とトランジスタ10
1〜105でバイアス回路を構成している。この回路は、高
周波における電源電圧除去比が良好でかつ、高い直流利
得が得られることが知られている。
上述した、従来のフォールデッド・カスコード演算増
幅回路は、内蔵するカレントミラー回路の入力インピー
ダンスが大きく、このため入力部に比較的大きな時定数
を持ち、入力電圧利得の周波数特性の広帯域化を難しく
していた。さらに時定数を小さくするためにバイアス電
流を増やすと、消費電力の増加とともに、増幅利得が下
がるという欠点があった。
幅回路は、内蔵するカレントミラー回路の入力インピー
ダンスが大きく、このため入力部に比較的大きな時定数
を持ち、入力電圧利得の周波数特性の広帯域化を難しく
していた。さらに時定数を小さくするためにバイアス電
流を増やすと、消費電力の増加とともに、増幅利得が下
がるという欠点があった。
本発明の目的は、このような欠点を除き、高速動作と
ともに消費電力を少くした演算増幅器を提供することに
ある。
ともに消費電力を少くした演算増幅器を提供することに
ある。
本発明の演算増幅器は、二つのトランジスタのそれぞ
れのゲートが第一及び第二の入力端子にそれぞれ接続さ
れた差動対と、ソース入力端子が前記差動対の第一のド
レイン出力に接続され前記差動対と逆極性を有する第一
のゲート接地回路と、ソース入力端子が前記第一のゲー
ト接地回路のドレイン出力に接続され前記第一のゲート
接地回路と逆極性を有する第二のゲート接地回路と、入
力が前記差動対の第二のドレイン出力に接続され前記差
動対と逆極性を有するカレントミラー回路と、ソース入
力端子が前記カレントミラー回路の出力に接続され前記
第一のゲート接地回路と同極性を有する第三のゲート接
地回路とを有し、前記第二及び第三のゲート接地回路の
それぞれの出力が出力端子に共通に接続されたことを特
徴とする。
れのゲートが第一及び第二の入力端子にそれぞれ接続さ
れた差動対と、ソース入力端子が前記差動対の第一のド
レイン出力に接続され前記差動対と逆極性を有する第一
のゲート接地回路と、ソース入力端子が前記第一のゲー
ト接地回路のドレイン出力に接続され前記第一のゲート
接地回路と逆極性を有する第二のゲート接地回路と、入
力が前記差動対の第二のドレイン出力に接続され前記差
動対と逆極性を有するカレントミラー回路と、ソース入
力端子が前記カレントミラー回路の出力に接続され前記
第一のゲート接地回路と同極性を有する第三のゲート接
地回路とを有し、前記第二及び第三のゲート接地回路の
それぞれの出力が出力端子に共通に接続されたことを特
徴とする。
次に、本発明について図面を用いて詳細に説明する。
第１図は本発明の一実施例を示す回路図である。この
回路は、トランジスタ７〜９で差動回路を構成し、入力
端子21にゲートを接続されたトランジスタ８のドレイン
は、トランジスタ11とバイアス回路で構成される第一の
ゲート接地回路の入力に接続され、トランジスタ11のド
レインはトランジスタ15とバイアス回路で構成される第
二のゲート接地回路の入力に接続される。又、差動回路
の入力端子22にゲートを接続されたトランジスタ９のド
レインは、トランジスタ12,13で構成されるカレントミ
ラー回路の入力に接続され、トランジスタ13のドレイン
は、トランジスタ14とバイアス回路で構成される第三の
ゲートを接地回路の入力に接続され、第二、第三のゲー
ト接地回路の出力が出力端子23に導出されている。又、
電源端子24に接続された電流源20とトランジスタ１〜6,
10,16でバイアス回路を構成している。
回路は、トランジスタ７〜９で差動回路を構成し、入力
端子21にゲートを接続されたトランジスタ８のドレイン
は、トランジスタ11とバイアス回路で構成される第一の
ゲート接地回路の入力に接続され、トランジスタ11のド
レインはトランジスタ15とバイアス回路で構成される第
二のゲート接地回路の入力に接続される。又、差動回路
の入力端子22にゲートを接続されたトランジスタ９のド
レインは、トランジスタ12,13で構成されるカレントミ
ラー回路の入力に接続され、トランジスタ13のドレイン
は、トランジスタ14とバイアス回路で構成される第三の
ゲートを接地回路の入力に接続され、第二、第三のゲー
ト接地回路の出力が出力端子23に導出されている。又、
電源端子24に接続された電流源20とトランジスタ１〜6,
10,16でバイアス回路を構成している。
この構成において、トランジスタ９→トランジスタ12
→トランジスタ13→トランジスタ14の信号経路に含まれ
るカレントミラー回路の入力部に生じる時定数はトラン
ジスタが１個のため小さい。従ってこの信号経路の信号
遅延は十分小さい。
→トランジスタ13→トランジスタ14の信号経路に含まれ
るカレントミラー回路の入力部に生じる時定数はトラン
ジスタが１個のため小さい。従ってこの信号経路の信号
遅延は十分小さい。
一方、トランジスタ８→トランジスタ11→トランジス
タ15の信号経路は、高周波特性の良いカスコード回路の
２段構成を含んでおり、やはり信号遅延は十分小さい。
タ15の信号経路は、高周波特性の良いカスコード回路の
２段構成を含んでおり、やはり信号遅延は十分小さい。
このため、演算増幅器全体の入出力電圧利得の周波数
特性を広帯域化できる。
特性を広帯域化できる。
又、差動回路を雑音特性の良いＰチャネルトランジス
タで構成すると、第２図の従来例ではカレントミラー回
路がＰチャネルトランジスタで構成されるが、本発明で
はＮチャネルトランジスタとなる。一般にＮチャネルト
ランジスタはＰチャネルトランジスタより高速であり、
従って、演算増幅器も、より高速な動作が可能となる。
タで構成すると、第２図の従来例ではカレントミラー回
路がＰチャネルトランジスタで構成されるが、本発明で
はＮチャネルトランジスタとなる。一般にＮチャネルト
ランジスタはＰチャネルトランジスタより高速であり、
従って、演算増幅器も、より高速な動作が可能となる。
以上説明したように本発明は、内蔵するカレントミラ
ー回路の入力インピーダンスを下げることができ、高速
動作が可能で高い増幅利得が得られるという効果があ
る。
ー回路の入力インピーダンスを下げることができ、高速
動作が可能で高い増幅利得が得られるという効果があ
る。
第１図は本発明の一実施例を示す回路図、第２図は従来
例の演算増幅回路を示す回路図である。 １〜16,101〜116……トランジスタ、20……定電流源、2
1,22……入力端子、23……出力端子、24……電源端子。
例の演算増幅回路を示す回路図である。 １〜16,101〜116……トランジスタ、20……定電流源、2
1,22……入力端子、23……出力端子、24……電源端子。
Claims (1)
- 【請求項１】二つのトランジスタのそれぞれのゲートが
第一及び第二の入力端子にそれぞれ接続された差動対
と、ソース入力端子が前記差動対の第一のドレイン出力
に接続され前記差動対と逆極性を有する第一のゲート接
地回路と、ソース入力端子が前記第一のゲート接地回路
のドレイン出力に接続され前記第一のゲート接地回路と
逆極性を有する第二のゲート接地回路と、入力が前記差
動対の第二のドレイン出力に接続され前記差動対と逆極
性を有するカレントミラー回路と、ソース入力端子が前
記カレントミラー回路の出力に接続され前記第一のゲー
ト接地回路と同極性を有する第三のゲート接地回路とを
有し、前記第二及び第三のゲート接地回路のそれぞれの
出力が出力端子に共通に接続されたことを特徴とする演
算増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2154567A JP2643541B2 (ja) | 1990-06-13 | 1990-06-13 | 演算増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2154567A JP2643541B2 (ja) | 1990-06-13 | 1990-06-13 | 演算増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0445603A JPH0445603A (ja) | 1992-02-14 |
| JP2643541B2 true JP2643541B2 (ja) | 1997-08-20 |
Family
ID=15587062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2154567A Expired - Lifetime JP2643541B2 (ja) | 1990-06-13 | 1990-06-13 | 演算増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2643541B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19904253A1 (de) * | 1999-02-03 | 2000-08-10 | Index Werke Kg Hahn & Tessky | Werkzeugmaschine |
| US6703900B2 (en) | 2002-06-05 | 2004-03-09 | Texas Instruments Incorporated | Fast, stable overload recovery circuit and method |
-
1990
- 1990-06-13 JP JP2154567A patent/JP2643541B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0445603A (ja) | 1992-02-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090502 Year of fee payment: 12 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100502 Year of fee payment: 13 |
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