JPH0445603A - 演算増幅回路 - Google Patents
演算増幅回路Info
- Publication number
- JPH0445603A JPH0445603A JP2154567A JP15456790A JPH0445603A JP H0445603 A JPH0445603 A JP H0445603A JP 2154567 A JP2154567 A JP 2154567A JP 15456790 A JP15456790 A JP 15456790A JP H0445603 A JPH0445603 A JP H0445603A
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- JP
- Japan
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- circuit
- input
- cascode
- drain
- transistors
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- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路に適した演算増幅回路に関する。
一般に演算増幅回路は、種々提案されているが、その中
で第２図に示す回路はフォールデッド・カスコード演算
増幅回路として知られている。この回路は、トランジス
タ１０７，１０８の差動対と、トランジスタ１０９，１
１０，１１５゜１１６のカスコード段と、トランジスタ
１１１〜１１４のカレントミラー回路とで構成される。
で第２図に示す回路はフォールデッド・カスコード演算
増幅回路として知られている。この回路は、トランジス
タ１０７，１０８の差動対と、トランジスタ１０９，１
１０，１１５゜１１６のカスコード段と、トランジスタ
１１１〜１１４のカレントミラー回路とで構成される。
又電流源２０とトランジスタ１０１〜１０５でバイアス
回路を構成している。この回路は、高周波における電源
電圧除去比が良好でかっ、高い直流利得が得られること
が知られている。
回路を構成している。この回路は、高周波における電源
電圧除去比が良好でかっ、高い直流利得が得られること
が知られている。
上述した、従来のフォールデッド・カスコード演算増幅
回路は、内蔵するカレントミラー回路の入力インピーダ
ンスが大きく、このなめ入力部に比較的大きな時定数を
持ち、入力電圧利得の周波数特性の広帯域化を難しくし
ていた。さらに時定数を小さくするためにバイアス電流
を増やすと、消費電力の増加とともに、増幅利得が下が
るという欠点があった。
回路は、内蔵するカレントミラー回路の入力インピーダ
ンスが大きく、このなめ入力部に比較的大きな時定数を
持ち、入力電圧利得の周波数特性の広帯域化を難しくし
ていた。さらに時定数を小さくするためにバイアス電流
を増やすと、消費電力の増加とともに、増幅利得が下が
るという欠点があった。
本発明の目的は、このような欠点を除き、高速動作とと
もに消費電力を少くした演算増幅器を提供することにあ
る。
もに消費電力を少くした演算増幅器を提供することにあ
る。
本発明の演算増幅回路は、２つのトランジスタのそれぞ
れのゲートが第１及び第２の入力端子にそれぞれ接続さ
れな差動対と、前記差動対の第１のトレイン出力が入力
に接続され前記差動対と逆極性を有する第１のカスコー
ド回路と、前記第１のカスコード回路の出力が入力に接
続され前記第１カスコード回路と逆極性を有する第２の
カスコントミラー回路の出力が入力に接続され前記第１
のカスコード回路と同極性を有する第３のカスコード回
路とを有し、前記入力に接続され前記第１のカスコード
回路のそれぞれの出力が出力端子に共通に接続されて構
成されている。
れのゲートが第１及び第２の入力端子にそれぞれ接続さ
れな差動対と、前記差動対の第１のトレイン出力が入力
に接続され前記差動対と逆極性を有する第１のカスコー
ド回路と、前記第１のカスコード回路の出力が入力に接
続され前記第１カスコード回路と逆極性を有する第２の
カスコントミラー回路の出力が入力に接続され前記第１
のカスコード回路と同極性を有する第３のカスコード回
路とを有し、前記入力に接続され前記第１のカスコード
回路のそれぞれの出力が出力端子に共通に接続されて構
成されている。
次に、本発明について図面を用いて詳細に説明する。
第１図は本発明の一実施例を示す回路図である。
この回路は、トランジスタ７〜９で差動回路を構成し、
入力端子２１にゲートを接続されたトランジスタ８のド
レインは、トランジスタ１１とバイアス回路で構成され
る第１のカスコード回路の入力に接続され、トランジス
タ１１のトレインはトランジスタ１５とバイアス回路で
構成される第２のカスコード回路の入力に接続される。
入力端子２１にゲートを接続されたトランジスタ８のド
レインは、トランジスタ１１とバイアス回路で構成され
る第１のカスコード回路の入力に接続され、トランジス
タ１１のトレインはトランジスタ１５とバイアス回路で
構成される第２のカスコード回路の入力に接続される。
又、差動回路の入力端子２２にゲートを接続されたトラ
ンジスタ９のトレインは、トランジスタ１２．１３で構
成されるカレントミラー回路の入力に接続され、トラン
ジスタ１３のトレインは、トランジスタ１４とバイアス
回路で構成される第３のコスコード回路の入力に接続さ
れ、第２．第３のカスコード回路の出力が出力端子２３
に導出されている。又、電源端子２４に接続された電流
源２０とトランジスタ１〜６．１０．１６て゛バイアス
回路を構成している。
ンジスタ９のトレインは、トランジスタ１２．１３で構
成されるカレントミラー回路の入力に接続され、トラン
ジスタ１３のトレインは、トランジスタ１４とバイアス
回路で構成される第３のコスコード回路の入力に接続さ
れ、第２．第３のカスコード回路の出力が出力端子２３
に導出されている。又、電源端子２４に接続された電流
源２０とトランジスタ１〜６．１０．１６て゛バイアス
回路を構成している。
この構成において、トランジスタ９−トランジスタ１２
→トランジスタ１３−トランジスタ１４の信号経路に含
まれるカレントミラー回路の入力部に生じる時定数はト
ランジスタが１個のため小さい。従ってこの信号経路の
信号遅延は十分小さい 一方、トランジスタ８−トランジスタ１１−トランジス
タ１５の信号経路は、高周波特性の良いカスコード回路
の２段構成を含んでおり、やはり信号遅延は十分小さい
。
→トランジスタ１３−トランジスタ１４の信号経路に含
まれるカレントミラー回路の入力部に生じる時定数はト
ランジスタが１個のため小さい。従ってこの信号経路の
信号遅延は十分小さい 一方、トランジスタ８−トランジスタ１１−トランジス
タ１５の信号経路は、高周波特性の良いカスコード回路
の２段構成を含んでおり、やはり信号遅延は十分小さい
。
このため、演算増幅器全体の入出力電圧利得の周波数特
性を広帯域化できる。
性を広帯域化できる。
又、差動回路を雑音特性の良いＰチャネルトランジスタ
で構成すると、第２図の従来例ではカレントミラー回路
がＰチャネルトランジスタで構成されるが、本発明では
Ｎチャネルトランジスタとなる。一般にＮチャネルトラ
ンジスタはＰチャネルトランジスタより高速てあり、従
って、演算増幅器も、より高速な動作が可能となる。
で構成すると、第２図の従来例ではカレントミラー回路
がＰチャネルトランジスタで構成されるが、本発明では
Ｎチャネルトランジスタとなる。一般にＮチャネルトラ
ンジスタはＰチャネルトランジスタより高速てあり、従
って、演算増幅器も、より高速な動作が可能となる。
以上説明したように本発明は、内蔵するカレントミラー
回路の入力インピーダンスを下けることかでき、高速動
作が可能で高い増幅利得が得られるという効果がある。
回路の入力インピーダンスを下けることかでき、高速動
作が可能で高い増幅利得が得られるという効果がある。
第１図は本発明の一実施例を示す回路図、第２図は従来
例の演算増幅回路を示す回路図である。 １〜１６．１０１〜１１６・・トランジスタ、２０・・
・定電流源、２１．２２・・・入力端子、２３・出力端
子、２４・電源端子。
例の演算増幅回路を示す回路図である。 １〜１６．１０１〜１１６・・トランジスタ、２０・・
・定電流源、２１．２２・・・入力端子、２３・出力端
子、２４・電源端子。
Claims (1)
- ２つのトランジスタのそれぞれのゲートが第１及び第２
の入力端子にそれぞれ接続された差動対と、前記差動対
の第１のドレイン出力が入力に接続され前記差動対と逆
極性を有する第１のカスコード回路と、前記第１のカス
コード回路の出力が入力に接続され前記第１カスコード
回路と逆極性を有する第２のカスコード回路と、前記差
動対の第２のドレイン出力が入力に接続されたカレント
ミラー回路と、前記カレントミラー回路の出力が入力に
接続され前記第１のカスコード回路と同極性を有する第
３のカスコード回路とを有し、前記第２及び第３のカス
コード回路のそれぞれの出力が出力端子に共通に接続さ
れたことを特徴とする演算増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2154567A JP2643541B2 (ja) | 1990-06-13 | 1990-06-13 | 演算増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2154567A JP2643541B2 (ja) | 1990-06-13 | 1990-06-13 | 演算増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0445603A true JPH0445603A (ja) | 1992-02-14 |
| JP2643541B2 JP2643541B2 (ja) | 1997-08-20 |
Family
ID=15587062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2154567A Expired - Lifetime JP2643541B2 (ja) | 1990-06-13 | 1990-06-13 | 演算増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2643541B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000218422A (ja) * | 1999-02-03 | 2000-08-08 | Index Werke Kg Hahn & Tessky | 工作機械及びその作動方法 |
| US6703900B2 (en) | 2002-06-05 | 2004-03-09 | Texas Instruments Incorporated | Fast, stable overload recovery circuit and method |
-
1990
- 1990-06-13 JP JP2154567A patent/JP2643541B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000218422A (ja) * | 1999-02-03 | 2000-08-08 | Index Werke Kg Hahn & Tessky | 工作機械及びその作動方法 |
| US6703900B2 (en) | 2002-06-05 | 2004-03-09 | Texas Instruments Incorporated | Fast, stable overload recovery circuit and method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2643541B2 (ja) | 1997-08-20 |
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Legal Events
| Date | Code | Title | Description |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090502 Year of fee payment: 12 |
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