KR100213246B1 - 레일투레일 구조를 이용한 디퍼런셜버퍼 - Google Patents

Abstract

본 발명은 OP(Operational) 앰프에 관한 것으로서, 특히 레일투레일(Rail to Rail) 구조를 이용한 디퍼런셜버퍼(Differential Buffer)에 관한 것이다.

본 발명에 따른 레일투레일 구조를 이용한 유니티 게인 디퍼런셜버퍼에 있어서, NMOS TR 레일과 PMOS TR 레일로서 입력TR을 각각 분리하여 제1입력신호와 제1입력신호와 상보되는 입력신호를 유입하고, 출력신호를 상기 NMOS TR 레일과 PMOS TR 레일의 입력단 TR과 병렬로 접속된 TR의 게이트에 직접 접속시킴을 특징으로 한다.

따라서, 본 발명에 의하면 레일투레일 구조를 이용함으로써, 디퍼런셜버퍼에서 입력전압이 큰 스윙을 하더라도 안정된 값의 출력전압을 제공한다.

Description

레일투레일 구조를 이용한 디퍼런셜버퍼{Differential buffer using rail to rail structure}

본 발명은 OP(Operational) 앰프에 관한 것으로서, 특히 레일투레일(Rail to Rail) 구조를 이용한 디퍼런셜버퍼(Differential Buffer)에 관한 것이다.

도 1은 종래의 폴디드 캐스코드(Folded cascode) 디퍼런셜버퍼를 도시한 회로도이다.

도 1에서, 바이어스 구동단(15)이 폴디드된 전형적인 유니트 게인 버퍼를 나타낸 것으로서, 바이어스전압 생성부는 미도시하였다. 정입력단자(inp)는 PMOS TR(10)의 게이트에 접속되고 부입력단자(inm)는 PMOS TR(13)의 게이트에 접속되고 PMOS TR(10)의 소스와 드레인은 PMOS TR(11)의 소스와 드레인에 접속되고 PMOS TR(13)의 소스와 드레인은 각각 PMOS TR(12)의 소스와 드레인에 접속된다. 또한, VDD전압은 PMOS TR(14)를 통하여 PMOS TR(10, 11, 12, 13)의 각 소스에 연결된다.

또한, PMOS TR(12, 11)의 각 게이트단은 정, 부출력단자(outp, outm)에 접속되어 궤환된다. 이러한 폴디드 캐스코드 디퍼런셜버퍼는 위상이 반전된 두 개의 입력전압을 유입하여 동일한 게인으로 신호처리함으로써 S/N(신호대 잡음비)을 개선시킬 수 있다.

그러나, 도 2a 내지 도 2c에서 도시된 바와 같이, 도 2a에서 정입력단자(inp)에 점선의 신호를 인가하고 부입력단자(inm)에 역위상의 실선으로 도시된 신호를 인가하면, 도 2b에서 나타난 바와 같이 출력전압이 정출력단자(voutp)에 실선과 같이 출력되고 부출력단자(voutm)에서는 점선과 같이 출력된다. 도 2c에서는 정, 부각 출력단자(voutp, voutm)의 출력전압 차를 0볼트를 기준레벨로 스윙시키면, 이상적으로는 실선과 같은 출력전압이 출력되어야 하지만, 실제로는 점선으로 도시된 전압이 출력되게 된다. 이러한 현상은 PMOS TR(10, 13)의 입력전압의 스윙이 클 경우에 기준전압을 중심으로 하이레벨이 되는 곳에서는 입력 PMOS TR(10, 13)가 포화영역을 벗어나게 됨으로써 동작범위가 한정되어 나타나는 현상이다. 따라서, 입력전압이 크게 스윙하게 되어 Vgs(게이트 소스간의 전압)가 낮아지는 곳에서는 MOS TR이 포화 영역에 들지 못하여 정상적이 증폭을 하지 못하게 된다.

본 발명은 상기 문제점을 해결하기 위하여 창출 한 것으로서, 입력전압이 크게 스윙하게 되는 경우에도 입력MOS TR이 포화되어 출력파형이 일그러짐이 없이 정상적으로 증폭하는 디퍼런셜버퍼를 제공하는 데 목적이 있다.

도 1은 종래의 디퍼런셜버퍼를 도시한 회로도이다.

도 2a도는 도 1에서 유입되는 입력 파형을 도시한다.

도 2b도는 도 1에서 출력파형을 도시한다.

도 2c도는 입력파형의 차와 도 2b의 출력파형치 차의 값을 보이는 파형도이다.

도 3은 본 발명에 따른 레일투레일 구조를 이용한 디퍼런셜버퍼를 도시한 회로도이다.

도 4a도는 도 3에서 유입되는 입력 파형을 도시한다.

도 4b도는 도 3에서 출력파형을 도시한다.

도 4c도는 입력파형의 차와 도 4b의 출력파형치 차의 값을 보이는 파형도이다.

상기 목적을 달성하기 위한 본 발명에 따른 레일투레일 구조를 이용한 디퍼런셜버퍼는, 제1입력단자를 병렬로 NMOS TR(20)와 PMOS TR(24)의 게이트에 각각 접속시키고, 제1입력단자와 상보되는 입력단자를 병렬로 NMOS TR(23)와 PMOS TR(27)의 게이트에 각각 접속시키고, 상기 PMOS TR(24, 27)의 한단과 전원VDD간에는 PMOS TR정전류원(28)을 접속하고, 상기 PMOS TR(24, 27)의 타단들은 각각 캐스코드 바이어스단에 접속되며, 상기 NMOS TR(20, 23)의 한단과 접지VSS간에는 NMOS TR정전류원(29)이 접속되며, 상기 PMOS TR(20, 23)의 타단은 각각 캐스코드 바이어스단에 접속되고 상기 NMOS와 PMOS TR(22, 26)의 게이트는 정출력단(outp)에 연결되고 상기 NMOS와 PMOS TR(21, 25)의 게이트는 부출력단(outm)에 연결됨을 특징으로 한다.

또한, 상기 NMOS와 PMOS TR(20, 24)은 정입력단자에 유입되는 전압이 큰 스윙의 하이 또는 로우 전압일 때 서로 상보하여 포화상태에서 동작되며, 상기 NMOS와 PMOS TR(23, 27)은 부입력단자에 유입되는 전압이 큰 스윙의 하이 또는 로우 전압일 때 서로 상보하여 포화상태에서 동작됨을 특징으로 한다.

이하 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.

도 3은 본 발명에 따른 레일투레일 구조를 이용한 디퍼런셜버퍼 회로도이다.

도 3에서, 바이어스전압 생성부는 일반적인 회로로서 미도시하였으며, 캐스코드로 구성된 바이어스단(30)은 NMOS TR(20, 21)의 드레인에 접속되고 NMOS TR(20, 21)의 소스단은 NMOS TR(29)로 구성된 정전류원에 접속되어 접지(VSS)에 연결된다. 또한, 캐스코드로 구성된 바이어스단(30)과 NMOS TR(22, 23)의 드레인에 접속되고 NMOS TR(22, 23)의 소스단은 NMOS TR(29)로 구성된 정전류원에 접속되어 접지(VSS)에 연결된다. 여기서, NMOS TR(20)의 게이트는 정입력단자가 접속되고 NMOS TR(23)의 게이트에는 부입력단자가 접속되고, NMOS TR(21, 22)각각의 게이트에는 부와 정출력단자(outm, outp)가 각각 접속된다. 따라서 NMOS TR의 레일 구조를 형성한다.

한편, 캐스코드로 구성된 바이어스단(30)과 PMOS TR(24,25,26,27)의 드레인이 접속되고 PMOS TR(24,25,26,27)의 드레인단은 PMOS TR(28)로 구성된 정전류원에 접속되어 전원전압(VDD)에 연결된다. 여기서, PMOS TR(24)의 게이트는 정입력단자(inp)가 접속되고 PMOS TR(27)의 게이트에는 부입력단자(inm)가 접속되고, PMOS TR(25, 26)각각의 게이트에는 부와 정출력단자(outm, outp)가 각각 접속된다. 따라서 PMOS TR의 레일 구조를 형성한다.

여기서, 상기 NMOS TR로 구성된 레일과 PMOS로 구성된 레일로 입력경로(path)를 구현하여 유니티 게인의 디퍼런셜버퍼 기능을 수행하기 위하여 출력단(outp, outm)으로부터 직접 입력 TR로 피드백시키는 구조를 지닌다. 따라서, 입력전압이 VSS 또는 VDD 전압과 근접하게 입력되는 전압의 수윙이 클 경우에도 NMOS와 PMOS TR이 서로 상보적으로 포화상태에서 동작되어 출력전압의 증폭도가 안정하게 유지된다.

도 4a에서 정입력단자(inp)에 점선으로 도시된 신호를 인가하고 부입력단자(inm)에 역위상의 실선으로 도시된 신호를 인가하면 도 4b에서 출력전압이 정출력단자(voutp)에 실선으로 도시된 전압이 출력되고 부출력단자(voutm)에는 점선으로 도시된 전압값으로 출력된다. 도 4c에서는 정, 부출력단자(voutp, voutm)의 각 출력전압의 차를 0볼트 기준으로 스윙시키면, 입력전압 차 값의 궤적과 측정된 실선으로 도시된 상기 출력전압 차의 값과 일치하게 되어 큰 스윙의 입력전압에서도 안정된 전압이 출력된다.

상술한 바와 같이 본 발명에 의하면 레일투레일 구조를 이용함으로써, 디퍼런셜버퍼에서 입력전압이 큰 스윙을하더라도 안정된 값의 출력전압을 제공한다.

Claims (3)

1. 제1입력단자는 병렬로 NMOS(20)와 PMOS TR(24)의 게이트에 각각 접속되고, 상기 제1입력단자와 상보되는 입력단자는 NMOS TR(23)와 PMOS TR(27)의 게이트에 각각 접속되며, 상기 PMOS TR(24, 27)의 한단과 전원VDD간에는 PMOS TR정전류원(28)이 접속되고, 상기 PMOS TR(24, 27)의 타단들은 각각 캐스코드 바이어스단에 접속되며, 상기 NMOS TR(20, 23)의 한단과 접지VSS간에는 NMOS TR정전류원(29)이 접속되며, 상기 PMOS TR(20, 23)의 타단은 각각 캐스코드 바이어스단에 접속되고 상기 NMOS와 PMOS TR(22, 26)의 게이트는 정출력단(outp)에 연결되고 상기 NMOS와 PMOS TR(21, 25)의 게이트는 부출력단(outm)에 연결됨을 특징으로 하는 레일투레일 구조를 이용한 디퍼런셜버퍼.
2. 제1항에 있어서, 상기 NMOS와 PMOS TR(20, 24)은 정입력단자에 유입되는 전압이 큰 스윙의 하이 또는 로우 전압일 때 서로 상보하여 포화상태에서 동작됨을 특징으로 하는 레일투레일 구조를 이용한 디퍼런셜버퍼.
3. 제1항에 있어서, 상기 NMOS와 PMOS TR(23, 27)은 부입력단자에 유입되는 전압이 큰 스윙의 하이 또는 로우 전압일 때 서로 상보하여 포화상태에서 동작됨을 특징으로 하는 레일투레일 구조를 이용한 디퍼런셜버퍼.