KR100245902B1 - 캐스코드 상보형 금속 산화물 반도체 증폭기의 안정화 과도 응답 - Google Patents

캐스코드 상보형 금속 산화물 반도체 증폭기의 안정화 과도 응답 Download PDF

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Abstract

연산 증폭기는 출력이 입력으로 피디백되는 단일 이득 구성에 종종 사용된다. 비반전 버퍼 구성에 있어서, 출력은 반전 입력에 직접 접속되어 있고 그 회로가 전압 플로워로 된다. 여러 경우에서, 입력단은 전류 미러 부하를 차동적으로 동작되는 입력 트랜지스터로부터 분리시키는 캐스코드 ( cascode ) 접속 트랜지스터를 포함한다. 그러한 캐스코드 트랜지스터는 이득을 증가시켜 잡음을 감소시키고 전력 공급 제거비를 증가시키는 기능을 한다. 캐스코드 접속 트랜지스터가 사용되는 경우, 주파수 보상 캐패시터는 입력단상에 나타나는 효과를 적재하는 것으로부터 분리됨으로써, 캐스코드 입력단의 값을 증가시킬수 있다. 그러나, 상기 연산 증폭기가 단일 이득 비다이스로서 동작되는 경우, 과도 응답을 곤란한 점에 처하게 될 수 있다. 음(-)출력 전이는 음(-)출력 과도 단계다음에 회로 링잉을 야기시킬 수 있다. 본 발명은 제 1 단 전류 미러 부하 요소와 병렬로 일정 전류 트랜지스터를 부가하는 것으로 이루어진다. 그러한 일정 전류 트랜지스터는 원하는 회로 파라메타중 어느 것이라도 열화 (熱火)시키지 않고서도 링잉 문제를 제거한다는 것을 보여주었다

Description

캐스코드( cascode) 상보형 금속 산화물 반도체 ( CMOS ) 증폭기의 안정화 과도 응답
제1도는 단일 이득 버퍼 또는 전압 폴로워로서 접속된 선행 기술의 연산 증폭기에 대한 블록 다이어그램.
제2a도는 비반전 전압 폴로워로서 접속된 제1도 회로를 보여주는 블록 다이어그램.
제2b도는 인버터로서 접속된 제1도 회로를 보여주는 블록 다이어그램.
제2c도는 스위치드 ( switched ) 개패시터 회로 용도에 사용될 수 있는 충전 인버터로서 접속된 제1도의 버전 (version )을 보여주는 블록 다이어그램.
제3도는 제1도 연산 증폭기의 제 1 의 두 블록 또는 단으로 구성된 선행기술의 CMOS 버전에 대한 회로 다이어그램.
제4도는 선행기술인 제2도 회로의 응답을 일련의 과도단계로 보여주는 그래프.
제5도는 본 발명의 회로에 대한 CMOS 버전의 회로 다이어그램.
제6도는 단일 이득 비반전 버퍼로서 접속될 경우 제5도 회로의 응답을 보여주는 그래프.
제7도는 제2b도 회로의 응답을 일련의 과도 단계로 보여주는 그래프.
제8도는 단일 이득 반전 버퍼로서 접속될 경우 본 발명의 회로 응답을 보여주는 그래프.
제9도는 제5도 회로와 상보형태로서 구성될 경우 본 발명의 회로의 제 1 단에 대한 회로 다이어그램.
제10도는 MOS 트랜지스터와 함께 바이폴라 트랜지스터를 사용하는 것을 보여주는 본 발명의 변형 회로 다이어그램.
[기술분야]
본 발명은 주로 상보형 금속 산화물 반도체 ( CMOS ) 증폭기에 관한 것이며, 구체적으로 기술하면, 집적 회로 ( IC )를 구성하는 바이폴라 CMOS ( BiCMOS )를 형성하는데 유용하다. 바로 이 후자의 회로 형태에서, CMOS 웨이퍼는 절연된 게이트 모노폴라 ( monopolar ) 트랜지스터와 함께 바이폴라 트랜지스터를 포함하여 집적 회로가 양자 모두의 기본 구성에 대한 이점을 갖을 수 있도록 설계된다.
[선행기술의 설명]
연산 증폭기 (op - amp )는 제1도에 도시된 형태를 갖는 것이 전형적이다. 차동 입력단 (10) 다음에는 이득단 (11) 이 오는데, 상기 이득단 (11) 은 단일 이득 출력단 (12)을 구동시키고 상기 단일 이득 출력단(12)은 단자 (16)에 출력되는 적합한 전력을 부하 (13) 로 공급할 수 있다. 단자 (14, 15) 는 각각 반전 (-) 및 비반전 (+) 차동 입력을 포함한다.
상기 op - amp 는 +Vcc용 공급 라인(8) 및 -Vcc 용 공급라인 (9)을 거쳐 접속된 전력 공급원으로부터 동작된다. 제 2A 도는 상기 op - amp 가 전압 폴로워로서의 기능을 하는 단일 이득 인버터로서 접속된 블록 다이어그램이다. 그러한 접속을 보여주기 위하여, 출력 (16)이 반전 입력에 직접 접속되는 부분에는, 단자 (16) 의 출력 전압이 단자(15)의 전압을 바로 추종하게 된다. 예를 들면, 부하요소 (13)로서 13.5k 오옴의 레지스터를 사용하는 경우, 상기 op - amp는, ±5볼트 공급원을 사용할 때 ±3.1볼트 출력 능력을 갖게 된다. 기준 접지는 ±Vcc 사이의 중간값으로 존재한다.
제2b도는 반전 증폭기로서 접속된 op - amp를 도시한 것이다. 여기서, 한쌍의 레지스터(17,18)는 출력 단자(16)를 입력 단자(14')에 연결시킨다. 레지스터 접합점은 상기 op - amp의 반전 입력 (14)에 접속되어 있고 비반전 입력(15)은 접지되어 있다. 그와 같은 인버터의 이득은 레지스터 (17, 18)의 상대적 값에 의하여 결정된다. 그러한 상대적 값이 동일할 경우, 상기 인버터의 이득은 1 이다.
제2c도는 op - amp의 충전 인버터 버전 ( version )을 도시한 것이다. 캐패시터 (17', 18')는 출력 단자 (16")를 입력 단자 (14")에 연결시킨다. 캐패시터 접합점은 op - amp의 반전 입력에 접속되어 있고 비반전 입력은 접지되어 있다. 그와 같은 인버터의 이득은 캐패시터(17', 18')의 상대적 값에 의하여 결정된다. 그러한 상대적 값이 동일할 경우, 상기 인버터의 이득은 1이다.
높은 신호 이득 및 낮은 잡음 성능과 함께 양호한 전력 공급 제거비를 제공하도록 op - amp에서 캐스코드( cascode ) 입력 및 이득단을 사용하는 것은 통례이다. op - amp 설계에 있어 전형적인 것으로서, 용량성 피드백은 주파수 보상용으로 사용된다. 본 발명의 양수인에게 양도된 미합중국 특허 제 4,484,148호는 그와같은 보상을 보여주고 있다. 상기 특허의 교습내용은 본원에 참고가 된다.
제3도는 제 2a도의 단 (10, 11) 의 전형적인 CMOS 버전을 도시한 회로 다이어그램이다. 단일 이득 출력단 (12) 은 종래의 사항이므로 본원에서 더 이상 설명하지 않기로한다. 입력단 (10)은 p 채널 트랜지스터 (20, 21) 를 포함하며, 상기 P 채널 트랜지스터 (20, 21)의 게이트는 반전 및 비반전 입력 (14, 15) 으로부터 각각 구동된다. N 채널 트랜지스터(22, 23) 는 종래의 전류 미러 부하를 형성하며, 이러한 전류 미러 부하는 그 차동값을 단일 단자 출력 변환에 제공하고 N 채널 이득 트랜지스터 (24) 의 게이트를 구동시키는 기능을 한다.
단자 (26) 의 전위에 의해 도통 상태로 바이어스되는 P 채널 트랜지스터 (25) 는 트랜지스터 (20, 21) 의 공통 소오스에 접속됨으로써 상기 트랜지스터 (20, 21) 를 차동적으로 동작시킨다. 따라서, 트랜지스터 (25) 는 차동 입력단 (10) 에 대한 미부 ( tail ) 전류원이다.
P 채널 트랜지스터 (27) 는 트랜지스터 (25) 의 게이트와 병렬로 바이어스된 게이트를 지님으로써, 상기 P 채널 트랜지스터 (27) 도 역시 이득단 (11) 에대한 전류원과 같은 기능을 한다. 따라서, 트랜지스터 (27) 트랜지스터 (24) 용 부하요소이며 단출력(19) 은 트랜지스터 (27) 의 드레인으로부터 취해진다. 트랜지스터 (28) 는 트랜지스터 (24) 에 캐스코드 접속되어 있고, 상기 트랜지스터 (28) 의 게이트는 접지로 기준되어 있다. 따라서, 이득단 (11) 은 캐스코드됨으로써 캐스코드 동작의 이점을 유도한다.
P 채널 트랜지스터 (29, 30) 는 캐스코드 접속 입력단 (10) 을 제공하도록 트랜지스터 (20, 21) 및 부하 트랜지스터 (22, 23) 의 드레인 사이에 각각 캐스코드 접속되어 있다. 트랜지스터 (29, 30) 의 게이트는 단자 (31) 의 전위에 의해 바이어스됨으로써, 상기 트랜지스터 (29, 30) 는 입력단의 정상동작 범위에 걸쳐 포화상태로 되는 것을 보장한다.
캐패시터 (32) 는 op-amp 주파수 보상 요소이다. 트랜지스터 (30) 는 캐패시터 (32) 의 좌측 단자를 트랜지스터 (24) 의 게이트에 연결시키도록 공통 게이트 증폭기와 같은 기능을 한다는 점에 유념하기로 한다. 따라서 캐스코드 트랜지스터 (30) 는 부가적으로 입력단 (10)의 출력으로부터 보상 캐패시터를 분리시키고 트랜지스터 (21) 를 부하 트랜지스터 (23) 에 캐스코드 연결시키는 2 중 기능을 제공한다. 따라서, 캐패시터 (32) 는 상당한 용량성 부하가 입력단 (10) 에 존재하지 않게한다. 이러한 동작은 상기 언급한바있는 특허 제 4,484,148호에 상세히 기재되어 있다.
제3도의 회로 op - amp 로서의 양호한 기능을 이해하며 그 자체의 회로로서 유용하다고 입증되었다. 그러나, 제2a도에 도시된 바와 같이 단일 이득 증폭기 디바이스로서 접속될 경우, 이는 과도 응답 성능에 대하여 몇가지 결함을 갖는다. 큰 과도상태에 대하여, 제2b도의 회로는 유사한 결함을 갖지만, 상기에 언급한 것보다는 적은 결함을 갖는다.
제4도는 비교적 큰 입력 단계에 영향을 받을 경우 제1도 회로의 출력을 보여주는 그래프이다. 그러한 단계들은 0에서 시작되며 T1에서의 +2볼트 단계 T2에서의 1.1볼트 단계, T3에서의 -O.9볼트 단계, T4에서의 -2볼트 단계, 및 마지막으로 T5에서의 -2볼트 단계를 포함한다. 따라서, 0 - 3.1 볼트와 0 - (-)3.1 볼트 사이의 범위가 적용된다. 도시된 시간 간격은 4 ㎲ 증분을 수반한다. 그러한 회로의 슬루율 (slew rate)은 대략 3 볼트/마이크로초 (㎲)인 것이 전형적이다. 제 4도에 도시된 바와 같이, 양 (+) 단계들은 출력에서 발생하는 단지 작은 과도 오버슈트 (overshoot)를 지니면서 매우 양호하게 추종된다. 그러나, 음 (-) 단계들은 상기와는 다른 상황들을 보여준다. T3에서의 -0.9볼트 단계는 과도 상태 다음에 리잉 ( ringing )이 발생하는 것을 보여준다. T4에서의 -2 볼트 단계 다음에는 상당한 링잉이 오고 T5 에서의 추후 -3볼트 단계 다음에는 과도 링잉이 온다. 결론하면, 양 (+) 단계가 트랜지스터 (21) 의 게이트에 인가될 경우, 트랜지스터 (25) 로부터 발생된 미부 전류는 부하 트랜지스터 (22) 로 흐르게 된다. 이러한 전류는 트랜지스터 (23) 에 의해 미러 ( mirror )되어 트랜지스터 (24) 를 차단시키는 방향으로 트랜지스터 (24)의 게이트를 저(low)레벨로 끌어내린다. 이로 인해, 트랜지스터(27)는 캐패시터 (32) 의 우측단을 고 ( high) 레벨로 끌어 올린다. 캐패시터 (32) 는 이러한 상승 레벨을 트랜지스터 (30) 의 소오스에 연결시킴으로써 상기 트랜지스터 (30)를 턴온시키고, 상기 턴온된 트랜지스터 (30)는 상기 캐패시터를 충전시키는 전류를 흐르게 한다. 캐패시터 (32) 가 이러한 상태의 군에서 완전히 동작적이기 때문에, 주파수 보상에 대한 기능이 이행되며 상기 회로는 안정화된다.
그러나, 트랜지스터 (21) 의 게이트에 인가되는 입력이 음 (-) 으로 전이되는 경우, 트랜지스터 (25) 로부터 발생된 미부 전류는 트랜지스터 (20) 로부터 우회되므로, 트랜지스터 (22) 에 흐르는 전류는 중지하게 된다. 또한, 트랜지스터 (23) 에 흐르는 전류도 마찬가지로 된다. 결과적으로, 트랜지스터 (30) 는 차단되고 트랜지스터 (24) 의 드레인 - 게이트 회로 주위에 존재하는 음 (-) 피드백 루프는 개방되며 트랜지스터 (24) 는 발진하려는 경향을 갖는다. 이는 음 (-)과도 입력 다음에 오는 링잉으로서의 상승을 나타낸다.
[발명의 요약]
본 발명의 한 목적은 캐스코드 차동 op - amp 입력단을 변형함으로써 음 (-)입력 과도 상태 다음에 오는 링잉을 갖지 않는 차동 증폭기 (diff - amp)를 제공하는 것이다.
본 발명의 또다른 목적은 캐스코드 op - amp 차동 입력단에 내재하는 전류 미러 부하 트랜지스터와 병렬로 전류 분로를 사용하는 것이다.
이들 목적 및 다른 목적은 다음과 같은 방법으로 달성된다. 캐스코드 차동 입력단은 op - amp 회로에 내재하는 캐스코드 이득단을 구동시키도록 연결되어 었다. 주파수 보상 캐패시터는 이득단 출력 및 입력단 캐스코드 트랜지스터 사이에 접속됨으로써, 상기 캐스코드 접속 트랜지스터는 캐패시터를 입력단 출력으로부터 분리시킨다. 이러한 회로 구성은, 비반전 op - amp 가 비교적 큰 음 (-)입력 과도상태에 영향을 받을 경우에 링잉을 야기시키는 경향이 있다. 그러한 링잉을 극복시키기 위해, 입력단 전류 미러 부하 트랜지스터는 일정한 전류 요소와 분로되어 있으며, 상기 일정한 전류요소는 전류 미러 부하가 이득단 트랜지스터를 구동시키도록 항상 존재하며 입력 과도 상태의 결과로서 전혀 턴오프되지 않게한다.
[본 발명의 바람직한 실시예에 대한 설명]
제5도는 본 발명의 회로에 대한 회로 다이어그램이다. 제5도의 부품이 제3도의 부품과 동일한 부분에는 동일 부호가 사용되어 있다. 주된 차이점은 2 개의 N 채널 트랜지스터 (33, 34) 의 부가이다. 이들 2 개의 디바이스는 부하 트랜지스터 (22, 33) 를 각각 분로시키며 상기 디바이스의 게이트는 전위 ( V바이어스3 ) 에 의해 바이어스되는데, 상기 전위 ( V 바이어스3 )는 단자 (35) 에 인가된다. 트랜지스터 (33, 34) 각각은, 관련된 캐스코드 트랜지스터와 차동적으로 동작되는 입력 트랜지스터를 통해 흐르는 전류를 도통시키는 기능을 한다.
트랜지스터 (23) 에 대하여, 트랜지스터 (34) 는 트랜지스터 (21, 30) 에 흐르는 병렬 전류를 도통시킨다. 따라서, 트랜지스터 (21) 에 인가되는 음 (-) 입력 단계의 결과로서 트랜지스터 (23) 가 차단되더라도, 트랜지스터 (34) 에 흐르는 전류는 트랜지스터 (30) 를 활성 상태로 유지하게 함으로써 활성적이며 기능적인 주파수 보상 루프를 유지하게 한다. 이러한 동작은 제3도를 통해 상기 기술한바 있던 링잉을 제거한다. 트랜지스터 (33) 는 부하 트랜지스터 (22) 를 분로시킴으로써 차동 회로 균형을 유지한다. V바이어스3 의 값은 과도 링잉을 제거하도록 선택되지만, 트랜지스터 (33, 34) 의 도통 상태는 트랜지스터 (22, 23) 의 동작을 과구동시킬 정도로 크지 않다.
제6도는 제4도에 도시된 것과 유사한 결과적인 과도 단계 출력을 도시한 것이다. 음 (-)으로되는 단계다음에 링잉이 없다는 것은 그자체로 명백하다.
제7도는 제3도 구성을 사용하는 경우 제2도 회로의 과도 응답을 도시한 것이다. 링잉은 제 1 의 2 볼트 음(-) 스윙 (swing) 과 관련되어 있다는 점에 유의하기로 한다. 제8도는 제5도 회로가 입력단 (10) 및 이득단 (11) 에 사용될 경우 제 2 도 회로에 인가된 것과 동일한 입력 단계를 도시한 것이다.
제5도에 도시된 회로는 여러 변형 형태를 취할 수 있다는 점을 이해하여야 한다. 예를 들면, 제9도는 제5도 회로 대신에 상보형 디바이스를 사용하는 입력단 (10A) 을 도시한 것이다. 또한, 바이폴라 트랜지스터는 상기 회로에 사용될 수 있다. P 채널 트랜지스터는 PNP 트랜지스터와 대체될 수 있으며 N 채널 트랜지스터는 NPN 트랜지스터와 대체 될 수 있다.
제10도에서는, P 채널 트랜지스터 (29, 30) 가 PNP 트랜지스터 (29B, 30B) 로 대체되었다. N 채널 트랜지스터 (22, 23, 33, 34) 는 NPN 트랜지스터 (22B, 23B, 33B, 34B) 로 대체되었다. 제9도 및 제10도 회로, 또는 MOS 및 바이폴라 트랜지스터와 기타 결합은 개선된 과도 단계 성능에 대하여 본 발명으로 실시될 수 있으며 유리하게 될 수 있다.
지금까지 본 발명을 기술하였으며 바람직한 실시예도 상세히 기재하였다. 또한, 변형 실시예도 기재하였다. 당업자가 전술한 설명을 정독하면, 본 발명의 사상 및 의도에 속하는 다른 변형 및 등가예도 자명해질 것이다. 따라서, 본 발명의 범위는 첨부된 특허청구의 범위에 의해서만 제한하고자 의도된 것이다.

Claims (8)

  1. 전류 미러 부하 및 상기 전류 미러 부하를 분리시키는 캐스코드 접속 트랜지스터를 사용하는 차동 입력단으로서 이득단에 의해 추종되는 차동 입력단을 사용하고, 이득단 출력과 상기 입력단에 내재하는 캐스코드 트랜지스터 사이에 접속된 안정화 주파수 보상 캐피스터를 부가적으로 사용하는 연산 증폭기에 있어서, 연산 증폭기가 전압 폴로워로서의 기능을 하도록 상기 연산 증폭기의 출력을 상기 연산 증폭기의 반적 입력에 연결시키는 수단; 및 상기 연산 증폭기가 과도 단계가 상기 입력단에 인가된 다음에 링잉( ringing )이 생기는 것으로부터 영향을 받지않게 하도록 상기 전류 미러 부하의 요소 양단에 연결된 제 1 및 제 2 의 일정 전류 트랜지스터를 포함하는 개선된 연산 증폭기.
  2. 제 1 항에 있어서, 상기 입력단은 차동적으로 동작되는 금속 산화물 반도체 트랜지스터를 사용하는 개선된 연산 증폭기.
  3. 제 2 항에 있어서, 상기 입력 및 이득단은 상보형 금속 산화물 반도체 트랜지스터로 구성되는 개선된 연산 증폭기.
  4. 제 1 항에 있어서, 상기 이득단은 캐스코드 접속되어 있는 개선된 연산 증폭기.
  5. 제 1 항에 있어서, 상기 이득단은 부하요소에 의해 요구되는 구동력을 제공하는 출력단에 의해 완충 ( buffer ) 되는 개선된 연산 증폭기.
  6. 제 1 항에 있어서, 상기 회로는 바이폴라 트랜지스터를 사용하는 개선된 연산 증폭기.
  7. 전류 미러 부하 및 상기 전류 미러 부하를 분리시키는 캐스코드 접속 트랜지스터를 사용하는 차동입력단으로서 이득단에 의해 추종되는 차동 입력단을 사용하고 입력 단자를 지니고, 이득단 출력과 상기 입력단에 내재하는 캐스코드 트랜지스터사이에 접속된 안정화 주파수 보상 캐패시터를 부가적으로 사용하는 연산 증폭기에 있어서, 상기 연산 증폭기의 출력 및 회로 입력 단자사이에 직렬로 연결된 2 개의 임피던스로서, 상기 회로가 2 개의 임피던스의 값에 의해 결정되는 이득을 갖는 반전 버퍼로서 동작하도록 임피던스 접합점이 연산증폭기 반전 입력에 접속되어 있는 2 개의 임피던스 ; 및 상기 연산 증폭기가 과도 단계가 상기 입력단에 인가된 다음에 링잉 ( ringing )이 생기는 것으로부터 영향을 받지 않게 하도록 상기 전류 미러 부하의 요소 양단에 연결된 제 1 및 제 2의 일정 전류 트랜지스터를 포함하는 개선된 연산 증폭기.
  8. 제7항에 있어서, 상기 임피던스는 단일 이득을 만들어 내도록 정합된 2 개의 레지스터인 개선된 연산 증폭기.
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