JPH05251956A - 過渡応答の安定化されたカスコードｃｍｏｓ増幅器 - Google Patents
過渡応答の安定化されたカスコードｃｍｏｓ増幅器Info
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- JPH05251956A JPH05251956A JP4332668A JP33266892A JPH05251956A JP H05251956 A JPH05251956 A JP H05251956A JP 4332668 A JP4332668 A JP 4332668A JP 33266892 A JP33266892 A JP 33266892A JP H05251956 A JPH05251956 A JP H05251956A
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- H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
- H03F1/083—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements in transistor amplifiers
- H03F1/086—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements in transistor amplifiers with FET's
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- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
- H03F3/45183—Long tailed pairs
- H03F3/45188—Non-folded cascode stages
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- Amplifiers (AREA)
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】
【構成】 オペアンプは、出力が入力へと帰還される単
位利得構成に多く用いられている。非反転バッファ構成
では出力は反転入力へと直接に接続され、回路は電圧フ
ォロワとなる。多くの場合、入力段はカスコード連結ト
ランジスタを含み、電流ミラー負荷を差動動作する入力
トランジスタから分離する。かかるカスコードトランジ
スタは利得を増大してノイズを減らし、同相電圧除去比
を高める。カスコード連結トランジスタにより周波数補
償コンデンサは入力段に対する負荷的影響から絶縁さ
れ、カスコード入力段の値をさらに高める。だが演算増
幅器が単位利得デバイスとして動作する時、その過渡応
答は不利である。負の出力遷移は、負の出力遷移ステッ
プに続いて回路のリンギングを招き得る。本発明は定電
流トランジスタを第一段の電流ミラー負荷素子と並列に
付加することからなる。 【効果】 かかる定電流トランジスタは所望の回路パラ
メータを何も劣化させずにリンギングの問題を除去する
ことが示された。
位利得構成に多く用いられている。非反転バッファ構成
では出力は反転入力へと直接に接続され、回路は電圧フ
ォロワとなる。多くの場合、入力段はカスコード連結ト
ランジスタを含み、電流ミラー負荷を差動動作する入力
トランジスタから分離する。かかるカスコードトランジ
スタは利得を増大してノイズを減らし、同相電圧除去比
を高める。カスコード連結トランジスタにより周波数補
償コンデンサは入力段に対する負荷的影響から絶縁さ
れ、カスコード入力段の値をさらに高める。だが演算増
幅器が単位利得デバイスとして動作する時、その過渡応
答は不利である。負の出力遷移は、負の出力遷移ステッ
プに続いて回路のリンギングを招き得る。本発明は定電
流トランジスタを第一段の電流ミラー負荷素子と並列に
付加することからなる。 【効果】 かかる定電流トランジスタは所望の回路パラ
メータを何も劣化させずにリンギングの問題を除去する
ことが示された。
Description
【０００１】
【産業上の利用分野】本発明は主に相補形金属酸化膜半
導体（ＣＯＭＳ）増幅器に関するものであり、より詳し
くは、バイポーラＣＭＯＳ（ＢｉＣＭＯＳ）形態の集積
回路（ＩＣ）構造に有用なものである。この後者の回路
形態において、ＣＯＭＳウェーハはバイポーラトランジ
スタを絶縁ゲートモノポーラトランジスタと共に含むよ
うに設計され、集積回路がこれらの基本構成の両者の利
点を有することができるようになっている。
導体（ＣＯＭＳ）増幅器に関するものであり、より詳し
くは、バイポーラＣＭＯＳ（ＢｉＣＭＯＳ）形態の集積
回路（ＩＣ）構造に有用なものである。この後者の回路
形態において、ＣＯＭＳウェーハはバイポーラトランジ
スタを絶縁ゲートモノポーラトランジスタと共に含むよ
うに設計され、集積回路がこれらの基本構成の両者の利
点を有することができるようになっている。
【０００２】
【従来の技術】典型的に、演算増幅器（オペアンプ）は
図１に示した形をとってきた。差動入力段１０には利得
段１１が続いており、これが端子１６において負荷１３
へと適当な出力電力を供給することのできる単位利得出
力段１２を駆動する。端子１４及び１５はそれぞれ、反
転−及び非反転＋入力差動入力からなっている。このオ
ペアンプは、＋Ｖｃｃ用の給電ライン８及び−Ｖｃｃ用
の給電ライン９を介して接続された電源から作動され
る。図２は、オペアンプが電圧フォロワとして機能する
単位利得インバータとして接続されているブロック線図
である。出力１６が反転入力へと直接に接続されている
図示の接続については、端子１６の出力電圧は端子１５
の電圧をぴったりと追従する。例えば、負荷素子１３と
して１３．５キロオームの抵抗を用いると、±５ボルト
の供給電圧を用いた場合にオペアンプは±３．１ボルト
の出力性能をもたらす。
図１に示した形をとってきた。差動入力段１０には利得
段１１が続いており、これが端子１６において負荷１３
へと適当な出力電力を供給することのできる単位利得出
力段１２を駆動する。端子１４及び１５はそれぞれ、反
転−及び非反転＋入力差動入力からなっている。このオ
ペアンプは、＋Ｖｃｃ用の給電ライン８及び−Ｖｃｃ用
の給電ライン９を介して接続された電源から作動され
る。図２は、オペアンプが電圧フォロワとして機能する
単位利得インバータとして接続されているブロック線図
である。出力１６が反転入力へと直接に接続されている
図示の接続については、端子１６の出力電圧は端子１５
の電圧をぴったりと追従する。例えば、負荷素子１３と
して１３．５キロオームの抵抗を用いると、±５ボルト
の供給電圧を用いた場合にオペアンプは±３．１ボルト
の出力性能をもたらす。
【０００３】図３は、反転増幅器として接続されたオペ
アンプを示している。ここでは一対の抵抗１７，１８
が、出力端子１６を入力端子１４’へと連結している。
これらの抵抗の接続点はオペアンプの反転入力１４へと
接続され、非反転入力１５は接地されている。このイン
バータの利得は、抵抗１７及び１８の相対値により決ま
る。これらが等しい場合には、利得は１である。
アンプを示している。ここでは一対の抵抗１７，１８
が、出力端子１６を入力端子１４’へと連結している。
これらの抵抗の接続点はオペアンプの反転入力１４へと
接続され、非反転入力１５は接地されている。このイン
バータの利得は、抵抗１７及び１８の相対値により決ま
る。これらが等しい場合には、利得は１である。
【０００４】図４は、オペアンプの充電インバータ形態
を示している。コンデンサ１７’及び１８’が、出力端
子１６”を入力端子１４”へと連結している。コンデン
サの接続点はオペアンプの反転入力へと接続され、非反
転入力は接地されている。このインバータの利得は、コ
ンデンサ１７’及び１８’の相対値により決まる。それ
らが等しい時、利得は１である。
を示している。コンデンサ１７’及び１８’が、出力端
子１６”を入力端子１４”へと連結している。コンデン
サの接続点はオペアンプの反転入力へと接続され、非反
転入力は接地されている。このインバータの利得は、コ
ンデンサ１７’及び１８’の相対値により決まる。それ
らが等しい時、利得は１である。
【０００５】オペアンプにおいて、カスコードされた入
力及び出力段を採用し、良好な同相電圧除去比を高い信
号利得及び低いノイズ性能と共にもたらすことは、一般
に行われている。オペアンプの設計では典型的なよう
に、周波数補償を行うために容量性帰還が採用される。
本出願人に対して譲渡された米国特許第４，４８４，１
４８号は、そのような補償を示している。この特許にお
ける教示内容は、この参照によって本出願に取り込むも
のとする。
力及び出力段を採用し、良好な同相電圧除去比を高い信
号利得及び低いノイズ性能と共にもたらすことは、一般
に行われている。オペアンプの設計では典型的なよう
に、周波数補償を行うために容量性帰還が採用される。
本出願人に対して譲渡された米国特許第４，４８４，１
４８号は、そのような補償を示している。この特許にお
ける教示内容は、この参照によって本出願に取り込むも
のとする。
【０００６】図５は、図１の入力段１０及び出力段１１
の典型的なＣＭＯＳ形態を示す概略的な線図である。単
位利得出力段１２は在来のものであり、ここでさらに説
明することはしない。入力段１０はＰチャネルトランジ
スタ２０及び２１を含み、これらのゲートは反転及び非
反転入力１４及び１５のそれぞれから駆動されている。
Ｎチャネルトランジスタ２２及び２３は在来の電流ミラ
ー負荷を形成しており、これは差分を単端出力変換へと
提供し、またＮチャネル利得トランジスタ２４のゲート
を駆動するように動作する。
の典型的なＣＭＯＳ形態を示す概略的な線図である。単
位利得出力段１２は在来のものであり、ここでさらに説
明することはしない。入力段１０はＰチャネルトランジ
スタ２０及び２１を含み、これらのゲートは反転及び非
反転入力１４及び１５のそれぞれから駆動されている。
Ｎチャネルトランジスタ２２及び２３は在来の電流ミラ
ー負荷を形成しており、これは差分を単端出力変換へと
提供し、またＮチャネル利得トランジスタ２４のゲート
を駆動するように動作する。
【０００７】端子２６における電位により導通状態へと
バイアスされるＰチャネルトランジスタ２５が、トラン
ジスタ２０及び２１に共通するソースへと接続されてお
り、それによりこれらを差動的に動作させる。従ってト
ランジスタ２５は、差動入力段１０のためのテール電流
源である。
バイアスされるＰチャネルトランジスタ２５が、トラン
ジスタ２０及び２１に共通するソースへと接続されてお
り、それによりこれらを差動的に動作させる。従ってト
ランジスタ２５は、差動入力段１０のためのテール電流
源である。
【０００８】Ｐチャネルトランジスタ２７は、トランジ
スタ２５のゲートと並列にバイアスされたゲートを有
し、やはり利得段１１の電流源として動作するようにな
っている。しかしてトランジスタ２７はトランジスタ２
４の負荷素子であり、この段の出力１９はトランジスタ
２７のドレーンからとられる。トランジスタ２８はトラ
ンジスタ２４にカスコード接続されており、そのゲート
は接地を基準としている。従って利得段１１はこれによ
りカスコードされ、カスコード動作の利点を得ている。
スタ２５のゲートと並列にバイアスされたゲートを有
し、やはり利得段１１の電流源として動作するようにな
っている。しかしてトランジスタ２７はトランジスタ２
４の負荷素子であり、この段の出力１９はトランジスタ
２７のドレーンからとられる。トランジスタ２８はトラ
ンジスタ２４にカスコード接続されており、そのゲート
は接地を基準としている。従って利得段１１はこれによ
りカスコードされ、カスコード動作の利点を得ている。
【０００９】Ｐチャネルトランジスタ２９及び３０はそ
れぞれ、トランジスタ２０及び２１のドレーンと負荷ト
ランジスタ２２及び２３の間にカスコード接続されてお
り、カスコード接続入力段１０をもたらすようになって
いる。トランジスタ２９及び３０のゲートは端子３１の
電位によりバイアスされており、入力段の通常の動作範
囲全体を通じて、これらが飽和状態にあることを確実に
している。
れぞれ、トランジスタ２０及び２１のドレーンと負荷ト
ランジスタ２２及び２３の間にカスコード接続されてお
り、カスコード接続入力段１０をもたらすようになって
いる。トランジスタ２９及び３０のゲートは端子３１の
電位によりバイアスされており、入力段の通常の動作範
囲全体を通じて、これらが飽和状態にあることを確実に
している。
【００１０】コンデンサ３２は、オペアンプの周波数補
償素子である。トランジスタ３０がゲート接地増幅器と
して作用し、コンデンサ３２の左側の端子をトランジス
タ２４のゲートへと連結することが注目される。従って
カスコードトランジスタ３０は二重の機能を営み、付加
的に補償コンデンサを入力段１０の出力から分離すると
共に、トランジスタ２１を負荷トランジスタ２３へとカ
スコード連結する。従ってコンデンサ３２は、入力段１
０に対する大きな容量性負荷を示さない。この動作は、
前述した米国特許第４，４８４，１４８号に詳述されて
いる。
償素子である。トランジスタ３０がゲート接地増幅器と
して作用し、コンデンサ３２の左側の端子をトランジス
タ２４のゲートへと連結することが注目される。従って
カスコードトランジスタ３０は二重の機能を営み、付加
的に補償コンデンサを入力段１０の出力から分離すると
共に、トランジスタ２１を負荷トランジスタ２３へとカ
スコード連結する。従ってコンデンサ３２は、入力段１
０に対する大きな容量性負荷を示さない。この動作は、
前述した米国特許第４，４８４，１４８号に詳述されて
いる。
【００１１】
【発明が解決しようとする課題】図５の回路はオペアン
プとして十分に機能し、またそれ自体で回路として有用
なものであることが判っている。しかしながら、単位利
得増幅デバイスとして図２に示すように接続された場
合、過渡応答挙動の見地から幾つかの欠点を有するもの
である。大きな遷移については図３の回路も同様の欠点
を有するが、しかしその程度はより少ない。
プとして十分に機能し、またそれ自体で回路として有用
なものであることが判っている。しかしながら、単位利
得増幅デバイスとして図２に示すように接続された場
合、過渡応答挙動の見地から幾つかの欠点を有するもの
である。大きな遷移については図３の回路も同様の欠点
を有するが、しかしその程度はより少ない。
【００１２】図６は、比較的大きな入力ステップを受け
た場合の図１の回路の出力を示すグラフである。このス
テップはゼロで始まり、Ｔ１における＋２ボルトのステ
ップ、Ｔ２における＋１．１ボルトのステップ、Ｔ３に
おける−０．９ボルトのステップ、Ｔ４における−２ボ
ルトのステップ、そして最後にＴ５における−３ボルト
のステップを含んでいる。従って０から＋３．１ボルト
及び−３．１ボルトの範囲がカバーされている。図示の
時間間隔は、４μＳの増分からなる。この回路のスルー
レートは典型的には、マイクロ秒当たり約３ボルトであ
る。図６に示されているように、正のステップは相当良
好に続いており、出力には僅かな過渡オーバシュートが
現れるだけである。しかしながら、負のステップは異な
る事柄を示している。Ｔ３における−０．９ボルトのス
テップは、遷移に続くリンギングを示している。Ｔ４に
おける負の２ボルトのステップには実質的なリンギング
が続き、そしてその次のＴ５における負の３ボルトステ
ップには過渡的なリンギングが続いている。トランジス
タ２１のゲートに正のステップが印加される場合には、
トランジスタ２５からのテール電流が負荷トランジスタ
２２へと流れ込むということが結論付けられた。この電
流はトランジスタ２３により反映され、トランジスタ２
４のゲートを低レベルに引っ張り、遮断する。このこと
は、トランジスタ２７がコンデンサ３２の右側端部を高
レベルに引っ張ることを可能にする。コンデンサ３２は
この上昇をトランジスタ３０のソースへと連結し、それ
によりトランジスタ３０をオンとする。そしてこのトラ
ンジスタ３０は、コンデンサを充電する電流を通過させ
る。コンデンサ３２はこの一連の条件において完全に作
動可能なものであるので、周波数補償は機能し、回路は
安定化される。
た場合の図１の回路の出力を示すグラフである。このス
テップはゼロで始まり、Ｔ１における＋２ボルトのステ
ップ、Ｔ２における＋１．１ボルトのステップ、Ｔ３に
おける−０．９ボルトのステップ、Ｔ４における−２ボ
ルトのステップ、そして最後にＴ５における−３ボルト
のステップを含んでいる。従って０から＋３．１ボルト
及び−３．１ボルトの範囲がカバーされている。図示の
時間間隔は、４μＳの増分からなる。この回路のスルー
レートは典型的には、マイクロ秒当たり約３ボルトであ
る。図６に示されているように、正のステップは相当良
好に続いており、出力には僅かな過渡オーバシュートが
現れるだけである。しかしながら、負のステップは異な
る事柄を示している。Ｔ３における−０．９ボルトのス
テップは、遷移に続くリンギングを示している。Ｔ４に
おける負の２ボルトのステップには実質的なリンギング
が続き、そしてその次のＴ５における負の３ボルトステ
ップには過渡的なリンギングが続いている。トランジス
タ２１のゲートに正のステップが印加される場合には、
トランジスタ２５からのテール電流が負荷トランジスタ
２２へと流れ込むということが結論付けられた。この電
流はトランジスタ２３により反映され、トランジスタ２
４のゲートを低レベルに引っ張り、遮断する。このこと
は、トランジスタ２７がコンデンサ３２の右側端部を高
レベルに引っ張ることを可能にする。コンデンサ３２は
この上昇をトランジスタ３０のソースへと連結し、それ
によりトランジスタ３０をオンとする。そしてこのトラ
ンジスタ３０は、コンデンサを充電する電流を通過させ
る。コンデンサ３２はこの一連の条件において完全に作
動可能なものであるので、周波数補償は機能し、回路は
安定化される。
【００１３】しかしながら、トランジスタ２１のゲート
に対する入力の負の遷移については、トランジスタ２５
からのテール電流はトランジスタ２０から逸れて進み、
従ってトランジスタ２２における電流は途絶える。トラ
ンジスタ２３における電流もまた同様である。その結
果、トランジスタ３０は遮断され、そのドレーンからト
ランジスタ２４のゲート回路へと回る負帰還ループは開
き、トランジスタ２４は発振する。これが、負の遷移入
力に続くリンギングとして現れることになる。
に対する入力の負の遷移については、トランジスタ２５
からのテール電流はトランジスタ２０から逸れて進み、
従ってトランジスタ２２における電流は途絶える。トラ
ンジスタ２３における電流もまた同様である。その結
果、トランジスタ３０は遮断され、そのドレーンからト
ランジスタ２４のゲート回路へと回る負帰還ループは開
き、トランジスタ２４は発振する。これが、負の遷移入
力に続くリンギングとして現れることになる。
【００１４】本発明の課題は、カスコード差動オペアン
プ入力段に対して修正を施し、それにより差動増幅器が
負の遷移入力に続いてリンギングを起こさないようにす
ることである。
プ入力段に対して修正を施し、それにより差動増幅器が
負の遷移入力に続いてリンギングを起こさないようにす
ることである。
【００１５】本発明の別の課題は、カスコードオペアン
プの差動入力段における電流ミラー負荷トランジスタと
並列な、電流分路を採用することである。
プの差動入力段における電流ミラー負荷トランジスタと
並列な、電流分路を採用することである。
【００１６】
【課題を解決するための手段】これらの課題、及びその
他の問題は、以下のようにして解決される。カスコード
された差動入力段は、オペアンプ回路におけるカスコー
ド利得段を駆動するように連結される。周波数補償コン
デンサは、利得段の出力と入力段のカスコードトランジ
スタの間に接続され、カスコード接続されたトランジス
タがコンデンサを入力段の出力から分離するようにされ
る。この回路配置は、非反転オペアンプが比較的大きな
負の遷移入力を受けた場合に、リンギングを生ずる傾向
がある。このリンギングを克服するために、入力段の電
流ミラー負荷トランジスタは定電流素子で分路され、利
得段のトランジスタを駆動するために電流ミラー負荷が
常に存在し、入力遷移の結果としてターンオフされるこ
とがないということが確実にされる。
他の問題は、以下のようにして解決される。カスコード
された差動入力段は、オペアンプ回路におけるカスコー
ド利得段を駆動するように連結される。周波数補償コン
デンサは、利得段の出力と入力段のカスコードトランジ
スタの間に接続され、カスコード接続されたトランジス
タがコンデンサを入力段の出力から分離するようにされ
る。この回路配置は、非反転オペアンプが比較的大きな
負の遷移入力を受けた場合に、リンギングを生ずる傾向
がある。このリンギングを克服するために、入力段の電
流ミラー負荷トランジスタは定電流素子で分路され、利
得段のトランジスタを駆動するために電流ミラー負荷が
常に存在し、入力遷移の結果としてターンオフされるこ
とがないということが確実にされる。
【００１７】
【実施例】図７は本発明の回路の概略線図である。図５
と部品が同じ場合には、同じ参照番号が用いられてい
る。主たる相違は、二つのＮチャネルトランジスタ３３
及び３４を付加したことである。これら二つのデバイス
は負荷トランジスタ２２及び２３のそれぞれを分路して
おり、またそれらのゲートは端子３５に印加された電位
ＶBIAS3によりバイアスされている。トランジスタ３３
及び３４の各々は、関連するカスコードトランジスタ及
び差動的に動作される入力トランジスタを通過して流れ
る電流を導通させるように作用する。
と部品が同じ場合には、同じ参照番号が用いられてい
る。主たる相違は、二つのＮチャネルトランジスタ３３
及び３４を付加したことである。これら二つのデバイス
は負荷トランジスタ２２及び２３のそれぞれを分路して
おり、またそれらのゲートは端子３５に印加された電位
ＶBIAS3によりバイアスされている。トランジスタ３３
及び３４の各々は、関連するカスコードトランジスタ及
び差動的に動作される入力トランジスタを通過して流れ
る電流を導通させるように作用する。
【００１８】トランジスタ２３に関しては、トランジス
タ３４がトランジスタ２１及び３０を流れる並列電流を
導く。従って、トランジスタ２１に対して印加される負
の入力ステップの結果としてトランジスタ２３が遮断さ
れた場合でさえも、トランジスタ３４を流れる電流はト
ランジスタ３０をアクティブに保ち、それにより周波数
補償ループをアクティブ且つ機能可能に維持する。この
動作は、図５に関して前述したリンギングを除去する。
トランジスタ３３は負荷トランジスタ２２を分路し、そ
れによって差動回路のバランスを保つ。ＶBIAS3の値
は、過渡リンギングが除去されるように選択されるが、
しかしトランジスタ３３及び３４の導通は、トランジス
タ２２及び２３の動作を超越してしまうほど大きなもの
ではない。
タ３４がトランジスタ２１及び３０を流れる並列電流を
導く。従って、トランジスタ２１に対して印加される負
の入力ステップの結果としてトランジスタ２３が遮断さ
れた場合でさえも、トランジスタ３４を流れる電流はト
ランジスタ３０をアクティブに保ち、それにより周波数
補償ループをアクティブ且つ機能可能に維持する。この
動作は、図５に関して前述したリンギングを除去する。
トランジスタ３３は負荷トランジスタ２２を分路し、そ
れによって差動回路のバランスを保つ。ＶBIAS3の値
は、過渡リンギングが除去されるように選択されるが、
しかしトランジスタ３３及び３４の導通は、トランジス
タ２２及び２３の動作を超越してしまうほど大きなもの
ではない。
【００１９】図８は、結果的に得られる図６に示したも
のに類似の、遷移ステップ出力を示している。負に下が
るステップの後にリンギングのないことが、全てを物語
っている。
のに類似の、遷移ステップ出力を示している。負に下が
るステップの後にリンギングのないことが、全てを物語
っている。
【００２０】図９は、図５の配置を用いた場合の図４の
回路の過渡応答を示している。最初の２ボルトの負の揺
れに伴うリンギングに注目されたい。図１０は、図７の
回路が入力段１０及び利得段１１に採用されている場合
に、図４の回路に対して印加された同様の入力ステップ
を示している。
回路の過渡応答を示している。最初の２ボルトの負の揺
れに伴うリンギングに注目されたい。図１０は、図７の
回路が入力段１０及び利得段１１に採用されている場合
に、図４の回路に対して印加された同様の入力ステップ
を示している。
【００２１】図７に示された回路は幾つかの代替的な形
態をとることができることが理解されるべきである。例
えば図１１は、図７の回路の代わりに相補形デバイスを
採用している入力段１０Ａを示している。また、回路中
にバイポーラトランジスタを用いることも可能である。
ＰチャネルトランジスタをＰＮＰトランジスタで置き換
えることができ、またＮチャネルトランジスタをＮＰＮ
トランジスタで置き換えることができる。
態をとることができることが理解されるべきである。例
えば図１１は、図７の回路の代わりに相補形デバイスを
採用している入力段１０Ａを示している。また、回路中
にバイポーラトランジスタを用いることも可能である。
ＰチャネルトランジスタをＰＮＰトランジスタで置き換
えることができ、またＮチャネルトランジスタをＮＰＮ
トランジスタで置き換えることができる。
【００２２】図１２においては、ＰＮＰトランジスタ２
９Ｂ及び３０ＢがＰチャネルトランジスタ２９及び３０
を置き換えている。Ｎチャネルトランジスタ２２，２
３，３３及び３４は、ＮＰＮトランジスタ２２Ｂ，２３
Ｂ，３３Ｂ及び３４Ｂで置き換えられている。図１１及
び１２の回路、或いはＭＯＳ及びバイポーラトランジス
タの他の組み合わせは、本発明により改良された過渡ス
テップ挙動に関して動作可能であり、本発明による利益
を享受する。
９Ｂ及び３０ＢがＰチャネルトランジスタ２９及び３０
を置き換えている。Ｎチャネルトランジスタ２２，２
３，３３及び３４は、ＮＰＮトランジスタ２２Ｂ，２３
Ｂ，３３Ｂ及び３４Ｂで置き換えられている。図１１及
び１２の回路、或いはＭＯＳ及びバイポーラトランジス
タの他の組み合わせは、本発明により改良された過渡ス
テップ挙動に関して動作可能であり、本発明による利益
を享受する。
【００２３】本発明は以上において説明され、好ましい
実施例が詳細に述べられた。またその代替例も記載され
た。本技術分野における当業者が以上の記述を読めば、
本発明の思想及び意図の範囲内にある他の設計変更例及
び均等例が明らかなものである。従って本発明の範囲
は、特許請求の範囲のみによって制限されることが意図
されている。
実施例が詳細に述べられた。またその代替例も記載され
た。本技術分野における当業者が以上の記述を読めば、
本発明の思想及び意図の範囲内にある他の設計変更例及
び均等例が明らかなものである。従って本発明の範囲
は、特許請求の範囲のみによって制限されることが意図
されている。
【００２４】
【発明の効果】以上の如く本発明によれば、負荷トラン
ジスタに対して分路を設けたことにより、負に遷移する
過渡ステップに際してもそれにリンギングが続くことが
抑えられ、かくしてより安定化された増幅回路が提供さ
れる。
ジスタに対して分路を設けたことにより、負に遷移する
過渡ステップに際してもそれにリンギングが続くことが
抑えられ、かくしてより安定化された増幅回路が提供さ
れる。
【図１】単位利得バッファ又は電圧フォロワとして接続
された従来技術の演算増幅器のブロック線図である。
された従来技術の演算増幅器のブロック線図である。
【図２】非反転電圧フォロワとして接続された図１の回
路を示すブロック線図である。
路を示すブロック線図である。
【図３】インバータとして接続された図１の回路を示す
ブロック線図である。
ブロック線図である。
【図４】スイッチドキャパシタ回路の用途において用い
られ得る充電インバータとして接続された図１の回路を
示すブロック線図である。
られ得る充電インバータとして接続された図１の回路を
示すブロック線図である。
【図５】図１の演算増幅器の最初の二つのブロック又は
段のＣＭＯＳによる構成の従来技術の概略的な線図であ
る。
段のＣＭＯＳによる構成の従来技術の概略的な線図であ
る。
【図６】一連の遷移ステップに対する図２の従来技術の
回路の応答を示すグラフである。
回路の応答を示すグラフである。
【図７】本発明の回路のＣＭＯＳ構成の概略的な線図で
ある。
ある。
【図８】単位利得非反転バッファとして接続された場合
の図５の回路の応答を示すグラフである。
の図５の回路の応答を示すグラフである。
【図９】一連の遷移ステップに対する図３の回路の応答
を示すグラフである。
を示すグラフである。
【図１０】単位利得反転バッファとして接続された場合
の本発明の回路の応答を示すグラフである。
の本発明の回路の応答を示すグラフである。
【図１１】図５の回路を補足するものとして構成された
場合の本発明の回路の最初の段の概略線図である。
場合の本発明の回路の最初の段の概略線図である。
【図１２】バイポーラトランジスタをＭＯＳトランジス
タと共に用いることを示す本発明の代替的な回路であ
る。
タと共に用いることを示す本発明の代替的な回路であ
る。
１０ 入力段 １１ 利得段 １２ 出力段 ２２，２３ 負荷トランジスタ ２９，３０ カスコードトランジスタ ３２ コンデンサ ３３，３４ 定電流トランジスタ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年１２月２２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】図６は、比較的大きな入力ステップを受け
た場合の図１の回路の出力を示すグラフである。このス
テップはゼロで始まり、Ｔ１における＋２ボルトのステ
ップ、Ｔ２における＋１．１ボルトのステップ、Ｔ３に
おける−１．１ボルトのステップ、Ｔ４における−２ボ
ルトのステップ、そして最後にＴ５における−３．１ボ
ルトのステップを含んでいる。従って０から＋３．１ボ
ルト及び−３．１ボルトの範囲がカバーされている。図
示の時間間隔は、４μＳの増分からなる。この回路のス
ルーレートは典型的には、マイクロ秒当たり約３ボルト
である。図６に示されているように、正のステップは相
当良好に続いており、出力には僅かな過渡オーバシュー
トが現れるだけである。しかしながら、負のステップは
異なる事柄を示している。Ｔ３における−１．１ボルト
のステップは、遷移に続くリンギングを示している。Ｔ
４における負の２ボルトのステップには実質的なリンギ
ングが続き、そしてその次のＴ５における負の３．１ボ
ルトステップには過渡的なリンギングが続いている。ト
ランジスタ２１のゲートに正のステップが印加される場
合には、トランジスタ２５からのテール電流が負荷トラ
ンジスタ２２へと流れ込むということが結論付けられ
た。この電流はトランジスタ２３により反映され、トラ
ンジスタ２４のゲートを低レベルに引っ張り、遮断す
る。このことは、トランジスタ２７がコンデンサ３２の
右側端部を高レベルに引っ張ることを可能にする。コン
デンサ３２はこの上昇をトランジスタ３０のソースへと
連結し、それによりトランジスタ３０をオンとする。そ
してこのトランジスタ３０は、コンデンサを充電する電
流を通過させる。コンデンサ３２はこの一連の条件にお
いて完全に作動可能なものであるので、周波数補償は機
能し、回路は安定化される。
た場合の図１の回路の出力を示すグラフである。このス
テップはゼロで始まり、Ｔ１における＋２ボルトのステ
ップ、Ｔ２における＋１．１ボルトのステップ、Ｔ３に
おける−１．１ボルトのステップ、Ｔ４における−２ボ
ルトのステップ、そして最後にＴ５における−３．１ボ
ルトのステップを含んでいる。従って０から＋３．１ボ
ルト及び−３．１ボルトの範囲がカバーされている。図
示の時間間隔は、４μＳの増分からなる。この回路のス
ルーレートは典型的には、マイクロ秒当たり約３ボルト
である。図６に示されているように、正のステップは相
当良好に続いており、出力には僅かな過渡オーバシュー
トが現れるだけである。しかしながら、負のステップは
異なる事柄を示している。Ｔ３における−１．１ボルト
のステップは、遷移に続くリンギングを示している。Ｔ
４における負の２ボルトのステップには実質的なリンギ
ングが続き、そしてその次のＴ５における負の３．１ボ
ルトステップには過渡的なリンギングが続いている。ト
ランジスタ２１のゲートに正のステップが印加される場
合には、トランジスタ２５からのテール電流が負荷トラ
ンジスタ２２へと流れ込むということが結論付けられ
た。この電流はトランジスタ２３により反映され、トラ
ンジスタ２４のゲートを低レベルに引っ張り、遮断す
る。このことは、トランジスタ２７がコンデンサ３２の
右側端部を高レベルに引っ張ることを可能にする。コン
デンサ３２はこの上昇をトランジスタ３０のソースへと
連結し、それによりトランジスタ３０をオンとする。そ
してこのトランジスタ３０は、コンデンサを充電する電
流を通過させる。コンデンサ３２はこの一連の条件にお
いて完全に作動可能なものであるので、周波数補償は機
能し、回路は安定化される。
フロントページの続き (72)発明者 ジェームズ・ビー・ウィーザー アメリカ合衆国カリフォルニア州94588プ レザントン，グレンダ・コート・3215
Claims (10)
- 【請求項１】 後続する利得段を有する差動入力段を用
い、該入力段が電流ミラー負荷及び該電流ミラー負荷を
分離するカスコード接続トランジスタを用いている演算
増幅器であって、該演算増幅器が前記利得段への出力と
前記入力段の前記カスコードトランジスタとの間に連結
された安定化周波数補償コンデンサをさらに用いている
ものにおいて、 前記電流ミラー負荷の素子の両端に連結された第一及び
第二の定電流トランジスタからなる改良を含み、前記入
力段に対する遷移ステップの印加に続くリンギングを免
れる演算増幅器。 - 【請求項２】 出力が反転入力に対して直接に連結され
ており、増幅器が電圧フォロワとして機能する、請求項
１の演算増幅器。 - 【請求項３】 出力端子と回路入力端子の間に二つのイ
ンピーダンスが直列に連結されており、これらのインピ
ーダンスの接続点が反転入力に接続され、非反転入力が
基準電位源に接続されており、前記回路が前記二つのイ
ンピーダンスの値により定まる利得を有する反転バッフ
ァとして動作する、請求項１の演算増幅器。 - 【請求項４】 前記インピーダンスが単位利得を生ずる
よう等しくされた二つの抵抗である、請求項３の演算増
幅器。 - 【請求項５】 前記増幅器がスイッチドキャパシタ回路
であり、前記インピーダンスが単位利得を生ずるよう等
しくされた二つのコンデンサである、請求項３の演算増
幅器。 - 【請求項６】 前記入力段が差動的に動作される金属酸
化膜半導体トランジスタを用いている、請求項１の演算
増幅器。 - 【請求項７】 前記入力段及び利得段が相補形金属酸化
膜半導体トランジスタからなる、請求項６の演算増幅
器。 - 【請求項８】 前記利得段がまたカスコード接続されて
いる、請求項１の演算増幅器。 - 【請求項９】 前記利得段が負荷素子により必要とされ
る駆動をもたらす出力段により緩衝されている、請求項
１の演算増幅器。 - 【請求項１０】 前記回路がバイポーラトランジスタを
用いている、請求項１の演算増幅器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US805758 | 1991-12-12 | ||
| US07/805,758 US5202645A (en) | 1991-12-12 | 1991-12-12 | Stabilized transient response of a cascode CMOS amplifier |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05251956A true JPH05251956A (ja) | 1993-09-28 |
Family
ID=25192431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4332668A Pending JPH05251956A (ja) | 1991-12-12 | 1992-12-14 | 過渡応答の安定化されたカスコードｃｍｏｓ増幅器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5202645A (ja) |
| EP (1) | EP0546638A1 (ja) |
| JP (1) | JPH05251956A (ja) |
| KR (1) | KR100245902B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006025039A (ja) * | 2004-07-06 | 2006-01-26 | Sony Corp | 演算増幅回路及びヘッドホンアンプ |
| JP2007081568A (ja) * | 2005-09-12 | 2007-03-29 | Sanyo Electric Co Ltd | 差動型オペアンプ |
| JP2007335942A (ja) * | 2006-06-12 | 2007-12-27 | Nec Electronics Corp | 可変利得増幅器 |
| KR20150078832A (ko) * | 2013-12-31 | 2015-07-08 | 주식회사 만도 | 외부 전자파 간섭 신호에 강건한 차량용 충전 건의 접속 판단 장치 및 차량용 완속 충전기 |
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| GB9303138D0 (en) * | 1993-02-17 | 1993-03-31 | Plessey Semiconductors Ltd | Integrated circuit amplifiers |
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| JP2656714B2 (ja) * | 1993-06-15 | 1997-09-24 | 日本電気株式会社 | 全差動増幅器 |
| US5406220A (en) * | 1993-11-01 | 1995-04-11 | Motorola Inc. | Pole/zero compensation in cascode amplifiers |
| JP3276512B2 (ja) * | 1993-12-21 | 2002-04-22 | 三菱電機株式会社 | 差動増幅回路 |
| US6388476B1 (en) * | 1995-06-07 | 2002-05-14 | Texas Instruments Incorporated | Self-switched cascode write driver |
| US5668500A (en) * | 1995-12-08 | 1997-09-16 | Hughes Electronics | CMOS buffer amplifier |
| US5754079A (en) * | 1996-10-25 | 1998-05-19 | Tripath Technology, Inc. | Method and apparatus for biasing a differential cascode circuit |
| US6025742A (en) * | 1997-12-31 | 2000-02-15 | International Business Machines Corporation | Low voltage differential swing driver circuit |
| JP5239451B2 (ja) * | 2008-03-28 | 2013-07-17 | 富士通株式会社 | 差動単相変換回路 |
| CN105867504B (zh) * | 2016-06-13 | 2017-04-12 | 电子科技大学 | 一种高电源抑制比基准电压源 |
| WO2019041156A1 (zh) * | 2017-08-30 | 2019-03-07 | 深圳市汇顶科技股份有限公司 | 动态放大电路 |
| US10594278B2 (en) * | 2017-09-06 | 2020-03-17 | Samsung Electronics Co., Ltd. | Pole-splitting and feedforward capacitors in common mode feedback of fully differential amplifier |
| US10461704B2 (en) | 2017-12-18 | 2019-10-29 | Psemi Corporation | Switchless multi input stacked transistor amplifier tree structure |
| CN111414040A (zh) * | 2020-04-10 | 2020-07-14 | 上海兆芯集成电路有限公司 | 低压差线性稳压器 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49104549A (ja) * | 1973-02-07 | 1974-10-03 | ||
| NL8002666A (nl) * | 1980-05-09 | 1981-12-01 | Philips Nv | Operationele versterker. |
| JPS61139107A (ja) * | 1984-12-11 | 1986-06-26 | Nec Corp | 演算増幅器 |
| IT1214249B (it) * | 1987-06-10 | 1990-01-10 | Sgs Microelettronica Spa | Amplificatore operazionale di potenza cmos ad alte prestazioni. |
| NL8900095A (nl) * | 1989-01-17 | 1990-08-16 | Philips Nv | Transistorschakeling. |
| IT1231388B (it) * | 1989-08-25 | 1991-12-02 | Sgs Thomson Microelectronics | Convertitore di segnali elettrici analogici sbilanciati in segnali tutto-differenziali |
-
1991
- 1991-12-12 US US07/805,758 patent/US5202645A/en not_active Expired - Lifetime
-
1992
- 1992-12-10 EP EP92203840A patent/EP0546638A1/en not_active Withdrawn
- 1992-12-11 KR KR1019920023985A patent/KR100245902B1/ko not_active IP Right Cessation
- 1992-12-14 JP JP4332668A patent/JPH05251956A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006025039A (ja) * | 2004-07-06 | 2006-01-26 | Sony Corp | 演算増幅回路及びヘッドホンアンプ |
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0546638A1 (en) | 1993-06-16 |
| US5202645A (en) | 1993-04-13 |
| KR100245902B1 (ko) | 2000-03-02 |
| KR930015330A (ko) | 1993-07-24 |
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