JP3276512B2 - 差動増幅回路 - Google Patents

差動増幅回路

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、Ａ／Ｄ変換器の電圧
比較時等に用いられる差動増幅回路に関する。
【０００２】
【従来の技術】従来から、アナログ信号をデジタル信号
に変換する変換器であるＡ／Ｄ変換器を内蔵した半導体
集積回路装置において、入力信号の電位と参照信号の電
位とを比較する電圧比較器として、差動増幅回路が広く
用いられている。
【０００３】一般に差動増幅回路はインバータ型の増幅
器に比べて電源ノイズの影響を受けにくい。このため、
精度の高い電圧比較動作が求められる高分解能のＡ／Ｄ
変換器における電圧比較器として広く使用される。ま
た、民生用電子機器の分野では、製造コストの削減や半
導体集積回路装置の面積縮小、及び各種半導体集積回路
装置を配置するボード上のディジタル信号バスラインの
ノイズによる干渉を低減されるために、Ａ／Ｄ変換器を
ディジタル信号処理用半導体集積回路装置と同一半導体
基板上に形成することが望まれている。この場合、特
に、半導体基板を介してディジタル信号処理用半導体集
積回路から伝達されるノイズの低減を抑えることが重要
となるため、ノイズの影響を受けにくい差動増幅回路の
適用が望ましい。また同時に、バッテリ駆動の電子機器
への適用のために低電源電圧化も求められているため、
電源電圧を低減できる差動増幅回路が求められる。
【０００４】図６は従来の差動増幅回路を用いた電圧比
較器の構成を示す回路図である。同図に示すように、電
圧比較器は入力部１と増幅部２とから構成される。入力
部１は、外部より被比較電圧ＶIN及び比較電圧ＶCMをそ
れぞれ受ける入力端子１０１及び入力端子１０２を有
し、入力端子１０１はスイッチＳＷ１を介して出力端子
となるノードＮ１に接続され、入力端子１０２はスイッ
チＳＷ２を介してノードＮ１に接続される。スイッチＳ
Ｗ１は制御信号φ１でオン・オフ制御され、スイッチＳ
Ｗ２は制御信号φ２でオン・オフ制御される。
【０００５】一方、増幅部２はノードＮ１を入力端子と
し、このノードＮ１から結合容量ＣＣ１を介して差動増
幅器３の第１入力端子２１に接続され、また、接地レベ
ルが結合容量ＣＣ２を介して差動増幅器３の第２入力端
子２２に接続される。
【０００６】差動増幅器３の負入力が第１入力端子２１
に接続され、反転出力が第１出力端子４１を介して外部
に出力されるとともに、スイッチＳＷ３１を介して第１
入力端子２１に帰還される。そして、差動増幅器３の正
入力が第２入力端子２２に接続され、その正転出力が第
２出力端子４２を介して外部に出力されるとともに、ス
イッチＳＷ３２を介して第２入力端子２２に帰還する。
【０００７】また、差動増幅器３はバイアス端子７１及
びバイアス端子７２を介して、外部よりバイアス電圧Ｖ
Ｂ１及びバイアス電圧ＶＢ２が供給される。
【０００８】図７は図６で示した電圧比較器の動作を示
すタイミング図である。以下、同図を参照して、その動
作の説明を行う。制御信号φ１が“１”で制御信号φ２
が“０”のオートゼロ期間ＡＺにおいては、スイッチＳ
Ｗ１、スイッチＳＷ３１及びスイッチＳＷ３２がオン、
スイッチＳＷ２がオフするため、入力部１の入力端子１
０１から被比較電圧ＶINが印加されると同時に、差動増
幅器３の正転入出力間及び反転入出力間が短絡される。
【０００９】その結果、短絡された入力及び出力の電位
は、図８に示す増幅器の入出力特性曲線Ｔと「入力電圧
＝出力電圧」という条件を満たす直線Ｌとの交点Ｍで示
されるバランス電圧ＶBSに決定される。したがって、オ
ートゼロ期間ＡＺにおいて結合容量ＣＣ１は被比較電圧
ＶINとバランス電圧ＶBSとにより充電される。
【００１０】一方、制御信号φ１が“０”で、制御信号
φ２が“１”の電圧比較期間ＣＭにおいては、スイッチ
ＳＷ２がオン、スイッチＳＷ１、スイッチＳＷ３１及び
スイッチＳＷ３２がオフするため、ノードＮ１に入力部
１の入力端子１０１から比較電圧ＶCMが印加されると同
時に、増幅部２の差動増幅器３の入力インピーダンスが
無限大となる。そして、オートゼロ期間ＡＺ期間に結合
容量ＣＣ１の出力側（差動増幅器３の入力側）電極に蓄
積された電荷が保存される。
【００１１】したがって、電圧比較期間ＣＭにおいて
は、差動増幅器３の第２入力端子２２はバランス電圧Ｖ
BSが保持されると同時に、ノードＮ１の電位変化（ＶCM
−ＶIN）が差動増幅器３の第１入力端子２１に伝達さ
れ、差動増幅器３で反転増幅される。
【００１２】すなわち、増幅部２の第１出力端子４１か
ら得られる反転出力信号は、比較電圧ＶCM＞被比較電圧
ＶINのとき論理値“０”、比較電圧ＶCM＜被比較電圧Ｖ
INのとき論理値“１”となり、被比較電圧ＶINと比較電
圧ＶCMとの比較が行われる。
【００１３】図９は差動増幅器３の内部構成を示す回路
図である。同図に示すように、差動増幅器３は、ＮＭＯ
Ｓトランジスタ５１Ａ、５１Ｂ、５２Ａ、５２ＢとＰＭ
ＯＳトランジスタ５３Ａ、５３Ｂとから構成される。
【００１４】ＮＭＯＳトランジスタ５１Ａ及び５１Ｂの
ソースは共通に接地され、ゲートはバイアス端子７１を
介してバイアス電圧ＶＢ１が共通に印加され、ドレイン
はそれぞれＮＭＯＳトランジスタ５２Ａ及び５２Ｂのソ
ースに接続される。ＮＭＯＳトランジスタ５２Ａのゲー
トは第１入力端子２１に接続され、ドレインはＰＭＯＳ
トランジスタ５３Ａのドレインに接続され、ＮＭＯＳト
ランジスタ５２Ｂのゲートは第２入力端子２２に接続さ
れ、ドレインはＰＭＯＳトランジスタ５３Ｂのドレイン
に接続される。また、ＮＭＯＳトランジスタ５２Ａのソ
ース及びＮＭＯＳトランジスタ５２Ｂのソースが互いに
接続される。
【００１５】ＰＭＯＳトランジスタ５３Ａ及び５３Ｂの
ゲートはバイアス端子７２を介してバイアス電圧ＶＢ２
が印加される。そして、ＮＭＯＳトランジスタ５２Ａの
ドレイン（ＰＭＯＳトランジスタ５３Ａのドレイン）が
第１出力端子４１に接続され、ＮＭＯＳトランジスタ５
２Ｂのドレイン（ＰＭＯＳトランジスタ５３Ｂ）のドレ
インが第２出力端子４２に接続される。そして、ＰＭＯ
Ｓトランジスタ５３Ａ及びＰＭＯＳトランジスタ５３Ｂ
のソースがそれぞれ電源ＶＤＤに接続される。
【００１６】ＮＭＯＳトランジスタ５１Ａ、５２Ａ及び
５３Ａの形状パラメータ（チャネル幅／チャネル長）
は、それぞれＮＭＯＳトランジスタ５１Ｂ、５２Ｂ及び
５３Ｂの形状パラメータと等しくなるように設計され
る。
【００１７】このような構成の差動増幅器３は、第１入
力端子２１及び第２入力端子２２より得られる電位差に
基づき、第１出力端子４１及び第２出力端子４２のう
ち、一方の端子が“１”（ＶＤＤレベル）に、他方の端
子が“０”（接地レベル）に設定される。
【００１８】
【発明が解決しようとする課題】差動増幅器が正常に動
作するためには、ＮＭＯＳトランジスタ５１Ａのドレイ
ン・ソース間の電流値Ｉ５１ＡとＮＭＯＳトランジスタ
５１Ｂのドレイン・ソース間の電流値Ｉ５１Ｂとを加え
た値と、ＰＭＯＳトランジスタ５３Ａのドレイン・ソー
ス間の電流値Ｉ５３ＡとＰＭＯＳトランジスタ５３Ｂの
ドレイン・ソース間の電流値Ｉ５３Ｂを加えた値とが同
一にする必要がある。
【００１９】つまり、（Ｉ５１Ａ＋Ｉ５１Ｂ）＝（Ｉ５
３Ａ＋Ｉ５３Ｂ）とする必要がある。このため、バイア
ス電圧ＶＢ１を固定した場合、バイアス電圧ＶＢ２を精
密なレベルで正確に設定する必要があった。
【００２０】しかしながら、製造段階で差動増幅器３を
構成するトランジスタ５１Ａ〜５３Ａ及び５１Ｂ〜５３
Ｂの形状パラメータにバラツキが生じ、設計段階で所望
する形状パラメータが得れなかった場合、このバラツキ
が原因でトランジスタ間の各ノードのバイアス電位が変
動し、その結果、設計段階で正確に計算されたバイアス
電圧ＶＢ２を与えると、差動増幅器３を構成するトラン
ジスタの形状パラメータのバラツキによりアンプとして
の入出力特性が悪化してしまうという問題点があった。
【００２１】差動増幅器３の入出力特性が悪化すると、
例えば図８の入出力特性Ｔ′のようになる。この入出力
特性Ｔ′における増幅率が高く増幅に適した電圧範囲Ｒ
Ｖ′は図８に示す範囲となり、一方、入出力特性曲線
Ｔ′と「入力電圧＝出力電圧」という条件を満たす直線
Ｌとの交点Ｍ′でバランス電圧ＶBS′が決定されてしま
うため、バランス電圧ＶBS′から離れて適増幅電圧範囲
ＲＶ′が設定されていまう不具合が生じる。
【００２２】その結果、図６で示した電圧比較器のノー
ドＮ１の電位変化（ＶCM−ＶIN）が微小な値をとる場
合、増幅部２の第１出力端子４１及び第２出力端子４２
の出力信号の振幅が小さくなるため、正しい論理出力を
得られない、あるいは、正しい論理出力を得るまでの期
間が長くなって高速動作が困難となるという問題点があ
った。
【００２３】図１０は、上記問題点の解消するための電
圧比較器の構成を示す説明図である。同図示すように、
差動増幅器３のバイアス端子７１及びバイアス端子７２
にバイアス回路５が接続され、バイアス回路５は１つの
バイアス電圧ＶＢ１を取り込み、バイアス端子７１及び
バイアス端子７２それぞれにバイアス電圧ＶＢ１及びバ
イアス電圧ＶＢ３を出力する。なお、他の構成は図６で
示した電圧比較器と同様であるため、説明は省略する。
【００２４】図１１は、図１０のバイアス回路５の内部
構成を示す回路図である。同図に示すように、バイアス
回路５は、ＮＭＯＳトランジスタ６１、ＮＭＯＳトラン
ジスタ６２及びＰＭＯＳトランジスタ６３から構成され
ている。ＮＭＯＳトランジスタ６１のソースは接地さ
れ、ゲートにバイアス電圧ＶＢ１が印加されるとともに
バイアス端子７１に接続され、ドレインはＮＭＯＳトラ
ンジスタ６２のソースに接続される。ＮＭＯＳトランジ
スタ６２のドレイン及びゲートは共有され、ドレイン
（ゲート）がＰＭＯＳトランジスタ６３の共有されたド
レイン及びゲートに接続されるとともにバイアス端子７
２に接続され、ＰＭＯＳトランジスタ６３のソースは電
源ＶＤＤに接続される。なお、ＮＭＯＳトランジスタ６
１、ＮＭＯＳトランジスタ６２及びＰＭＯＳトランジス
タ６３は、差動増幅器３のトランジスタ５１Ａ〜５３Ａ
及び５１Ｂ〜５３Ｂと同一基板上に同時に形成される。
【００２５】以下、ＮＭＯＳトランジスタ６１、ＮＭＯ
Ｓトランジスタ６２及びＰＭＯＳトランジスタ６３の形
状パラメータについて述べる。
【００２６】ＮＭＯＳトランジスタ６１、ＮＭＯＳトラ
ンジスタ６２及びＰＭＯＳトランジスタ６３それぞれの
形状パラメータは、ＮＭＯＳトランジスタ５１Ａ、ＮＭ
ＯＳトランジスタ５２Ａ及びＰＭＯＳトランジスタ５３
Ａそれぞれの形状パラメータ並びにＮＭＯＳトランジス
タ５１Ｂ、ＮＭＯＳトランジスタ５２Ｂ及びＰＭＯＳト
ランジスタ５３Ｂそれぞれの形状パラメータと同一に設
定される。
【００２７】あるいは、ＮＭＯＳトランジスタ６１、Ｎ
ＭＯＳトランジスタ６２及びＰＭＯＳトランジスタ６３
の形状パラメータの比が、ＮＭＯＳトランジスタ５１
Ａ、ＮＭＯＳトランジスタ５２Ａ及びＰＭＯＳトランジ
スタ５３Ａの形状パラメータの比並びにＮＭＯＳトラン
ジスタ５１Ｂ、ＮＭＯＳトランジスタ５２Ｂ及びＰＭＯ
Ｓトランジスタ５３Ｂの形状パラメータの比と同一に設
定される。
【００２８】また、前述したように、ＮＭＯＳトランジ
スタ６１、ＮＭＯＳトランジスタ６２及びＰＭＯＳトラ
ンジスタ６３が、差動増幅器３のトランジスタ５１Ａ〜
５３Ａ及び５１Ｂ〜５３Ｂと同一基板上に形成されてい
るため、差動増幅器３のトランジスタ５１Ａ〜５３Ａ及
び５１Ｂ〜５３Ｂの形状パラメータのバラツキと同傾向
のバラツキがバイアス回路５のトランジスタ６１〜６３
にも現れる。
【００２９】バイアス回路５のＮＭＯＳトランジスタ６
１、６２及びＰＭＯＳトランジスタ６３のソース−ドレ
イン間のパスは同一パス上に接続されているため、ＮＭ
ＯＳトランジスタ６１のソース−ドレイン間の電流値Ｉ
６１と、ＰＭＯＳトランジスタ６３のソース−ドレイン
間の電流値Ｉ６３とは等しくなる。
【００３０】このような構成のバイアス回路５をバイア
ス端子７１及びバイアス端子７２を介して差動増幅器３
に接続すると、バイアス端子７２を介して差動増幅器３
とバイアス回路５とが接続されることにより、バイアス
回路５のＰＭＯＳトランジスタ６３と、差動増幅器３の
ＰＭＯＳトランジスタ５３Ａ及びＰＭＯＳトランジスタ
５３Ｂとによりカレントミラー回路が構成される。
【００３１】したがって、この条件下で、バイアス電圧
ＶＢ１を印加すると、バイアス回路５により、差動増幅
器３のＮＭＯＳトランジスタ５１Ａ及びＮＭＯＳトラン
ジスタ５１Ｂのゲートにバイアス電圧ＶＢ１がそのまま
印加されるとともに、Ｉ６１＝Ｉ６３とするバイアス電
圧ＶＢ３がバイアス端子７２に出力される。
【００３２】すなわち、バイアス電圧ＶＢ３は、バイア
ス回路５のトランジスタ６１〜６３の形状パラメータの
バラツキを補正して、Ｉ６１＝Ｉ６３とする電圧値に制
御される。そして、トランジスタ６１〜６３の形状パラ
メータのバラツキは差動増幅器３のトランジスタ５１Ａ
〜５３Ａ及び５１Ｂ〜５３Ｂの形状パラメータのバラツ
キを反映する。
【００３３】したがって、バイアス電圧ＶＢ３がバイア
ス端子７２を介して差動増幅器３のＰＭＯＳトランジス
タ５３Ａ及びＰＭＯＳトランジスタ５３Ｂのゲートに供
給されることにより、差動増幅器３のトランジスタ５１
Ａ〜５３Ａ及び５１Ｂ〜５３Ｂのバラツキを補正して、
良好な入出力特性を得ることができる。
【００３４】しかしながら、バイアス回路５を用いると
電源電圧を上昇する必要があるという新たな問題が生ず
る。以下、その点について詳述する。
【００３５】バイアス回路５における必要最小限の電源
電圧を求めると、（ＮＭＯＳトランジスタ６１を飽和状
態に保持するめのドレイン・ソース間電圧Ｖdsat１）＋
（ＮＭＯＳトランジスタ６２を飽和状態に保持するめの
ドレイン・ソース間電圧Ｖdsat２）＋（ＰＭＯＳトラン
ジスタ６３を飽和状態に保持するめのドレイン・ソース
間電圧Ｖdsat３）＋（ＮＭＯＳトランジスタ６２の閾値
電圧Ｖth２）＋（ＰＭＯＳトランジスタ６３の閾値電圧
Ｖth３）以上の電源電圧が必要となる。
【００３６】これに対して、差動増幅器３のみの構成で
は、（ＮＭＯＳトランジスタ５１Ａ（５１Ｂ）を飽和状
態に保持するめのドレイン・ソース間電圧Ｖdsat１）＋
（ＮＭＯＳトランジスタ５２Ａ（５２Ｂ）を飽和状態に
保持するめのドレイン・ソース間電圧Ｖdsat２）＋（Ｐ
ＭＯＳトランジスタ５３Ａ（５３Ｂ）を飽和状態に保持
するめのドレイン・ソース間電圧Ｖdsat３）＋（ＮＭＯ
Ｓトランジスタ５２Ａ（５２Ｂ）の閾値電圧Ｖth２）以
上の電源電圧が必要となる。
【００３７】すなわち、バイアス回路５を用いることに
より、差動増幅器３の電源電圧を（ＰＭＯＳトランジス
タ６３の閾値電圧Ｖth３）だけ余分に増加させる必要が
生じるため、低電源電圧化を妨げるという問題点があっ
た。一般にバッテリ駆動の電子機器では３Ｖ電源化が求
められており、閾値電圧（およそ０．７Ｖ）の増加は致
命的な損失である。
【００３８】この発明は上記問題点を解決するためにな
されたもので、動作用電源電圧を必要最小限に抑え、か
つ入出力特性が良好な差動増幅回路を得ることを目的と
する。
【００３９】
【課題を解決するための手段】この発明にかかる請求項
１記載の差動増幅回路は、第１及び第２の入力部、第１
及び第２の出力部並びにバイアス端子を有し、前記第１
及び第２の入力部より得られる電位差を増幅した信号及
びその反転信号を前記第１及び第２の出力部からそれぞ
れ出力し、前記バイアス端子より得られる電圧により入
出力特性が制御される第１の差動増幅器と、前記バイア
ス端子に接続され、バイアス電圧を前記バイアス端子に
出力するバイアス回路とを備えた回路であって、前記バ
イアス回路は、前記第１の差動増幅器と同一基板上に形
成され、第３及び第４の入力部並びに第３及び第４の出
力部を有し、前記第３及び第４の入力部より得られる電
位差を増幅した信号及びその反転信号を前記第３及び第
４の出力部からそれぞれ出力する構成で、前記第３の入
力部及び前記第３の出力部が短絡され、前記第４の入力
部に所定の入力電圧を受け、前記第４の出力部より得ら
れる電圧を前記バイアス電圧として前記バイアス端子に
出力する第２の差動増幅器を含んで構成される。
【００４０】また、請求項２記載の差動増幅回路のよう
に、前記第１の差動増幅器は、一方電極が第１の電源に
接続され、他方電極が前記第１の出力部となり、制御電
極に印加される制御電圧に応じて前記第１の電源から前
記第１の出力部に向けて第１の負荷電流を供給する第１
の負荷電流制御トランジスタと、一方電極が前記第１の
電源に接続され、他方電極が前記第２の出力部となり、
制御電極に印加される制御電圧に応じて前記第１の電源
から前記第２の出力部に向けて第２の負荷電流を供給す
る第２の負荷電流制御トランジスタと、一方電極が前記
第１の出力部に接続され、制御電極が前記第１の入力部
となる第１の出力制御トランジスタと、一方電極が前記
第２の出力部に接続され、制御電極が前記第２の入力部
となる第２の出力制御トランジスタと、一方端が前記第
１及び第２の出力制御トランジスタの他方電極に接続さ
れ、他方端が前記第２の電源に接続され、前記第２の電
源に向けて定電流を供給する第１の定電流供給手段とを
備え、前記第１及び前記第２の負荷電流制御トランジス
タの制御電極は共通に前記バイアス端子に接続され、前
記バイアス回路の前記第２の差動増幅器は、前記所定の
入力電圧を受ける電圧入力端子と、一方電極が前記第１
の電源に接続され、他方電極が前記第３の出力部とな
り、制御電極に印加される制御電圧に応じて前記第１の
電源から前記第３の出力部に向けて第３の負荷電流を供
給する第３の負荷電流制御トランジスタと、一方電極が
前記第１の電源に接続され、他方電極が前記第４の出力
部となり、制御電極に印加される制御電圧に応じて前記
第１の電源から前記第４の出力部に向けて第４の負荷電
流を供給する第４の負荷電流制御トランジスタと、一方
電極が前記第３の出力部に接続され、制御電極が前記第
３の入力部となる第３の出力制御トランジスタと、一方
電極が前記第４の出力部に接続され、制御電極が前記第
４の入力部となる第４の出力制御トランジスタと、一方
端が前記第３及び第４の出力制御トランジスタの他方電
極に接続され、他方端が前記第２の電源に接続され、前
記第２の電源に向けて定電流を供給する第２の定電流供
給手段とを備え、前記第３の出力制御トランジスタの制
御電極と一方電極とを短絡し、前記第４の負荷電流制御
トランジスタの制御電極と他方電極とを短絡し、前記電
圧入力端子に前記第４の出力制御トランジスタの制御電
極が接続され、前記第３及び第４の負荷電流制御トラン
ジスタの制御電極より得られる電圧を前記バイアス電圧
として前記バイアス端子に出力するように構成してもよ
い。
【００４１】さらに、請求項３記載の差動増幅回路のよ
うに、前記第１の差動増幅器の前記第１の定電流供給手
段は、電流制御電圧を受ける第２のバイアス端子と、一
方電極が前記一方端として前記第１及び第２の出力制御
トランジスタの他方電極に接続され、他方電極が前記他
方端として前記第２の電源に接続され、前記第２のバイ
アス端子を介して制御電極に印加される前記電流制御電
圧に応じて、前記第２の電源に向けて第１の定電流を供
給する第１の定電流制御トランジスタと、一方電極が前
記一方端として前記第１及び第２の出力制御トランジス
タの他方電極に接続され、他方電極が前記他方端として
前記第２の電源に接続され、前記第２のバイアス端子を
介して制御電極に印加される前記電流制御電圧に応じ
て、前記第２の電源に向けて第２の定電流を供給する第
２の定電流制御トランジスタとを備え、前記バイアス回
路の前記第２の差動増幅器の前記第２の定電流供給手段
は、前記電流制御電圧を受ける第３のバイアス端子と、
一方電極が前記一方端として前記第３及び第４の出力制
御トランジスタの他方電極に接続され、他方電極が前記
他方端として前記第２の電源に接続され、前記第３のバ
イアス端子を介して制御電極に印加される前記電流制御
電圧に応じて、前記第２の電源に向けて第３の定電流を
供給する第３の定電流制御トランジスタと、一方電極が
前記一方端として前記第３及び第４の出力制御トランジ
スタの他方電極に接続され、他方電極が前記他方端とし
て前記第２の電源に接続され、前記第３のバイアス端子
を介して制御電極に印加される前記電流制御電圧に応じ
て、前記第２の電源に向けて第４の定電流を供給する第
４の定電流制御トランジスタとを備えてもよい。
【００４２】あるいは請求項４記載の差動増幅回路のよ
うに、前記第１の差動増幅器の前記第１の定電流供給手
段は、電流制御電圧を受ける第２のバイアス端子と、一
方電極が前記一方端として前記第１及び第２の出力制御
トランジスタの他方電極に接続され、他方電極が前記他
方端として前記第２の電源に接続され、前記第２のバイ
アス端子を介して制御電極に印加される前記電流制御電
圧に応じて、前記第２の電源に向けて定電流を供給する
第１の定電流制御トランジスタとを備え、前記バイアス
回路の前記第２の差動増幅器の前記定電流供給手段は、
前記電流制御電圧を受ける第３のバイアス端子と、一方
電極が前記一方端として前記第３及び第４の出力制御ト
ランジスタの他方電極に接続され、他方電極が前記他方
端として前記第２の電源に接続され、前記第３のバイア
ス端子を介して制御電極に印加される前記電流制御電圧
に応じて、前記第２の電源に向けて定電流を供給する第
２の定電流制御トランジスタとを備えてもよい。
【００４３】
【作用】この発明における請求項１記載の差動増幅回路
のバイアス回路における第２の差動増幅器は、第１の差
動増幅器と同一基板上に形成され、第３及び第４の入力
部並びに第３及び第４の出力部を有し、第３及び第４の
入力部より得られる電位差を増幅した信号及びその反転
信号を第３及び第４の出力部からそれぞれ出力する構成
で、第３の入力部及び第３の出力部が短絡され、第４の
入力部に所定の入力電圧を受け、第４の出力部より得ら
れる電圧をバイアス電圧としてバイアス端子に出力する
ため、このバイアス電圧は、第２の差動増幅器の差動増
幅動作に最適な値になる。
【００４４】また、第１の差動増幅器及び第２の差動増
幅器を同一基板上に設けているため、製造段階に生じる
内部の素子の形状パラメータのバラツキは、第１の差動
増幅器及び第２の差動増幅器で同じ傾向で生じる性質が
ある。
【００４５】一方、バイアス回路の第２の差動増幅器
は、第１の差動増幅器と等価な構成であるため、第２の
差動増幅器が動作可能な電源電圧は、第１の差動増幅器
が動作可能な電源電圧に等しくなる。
【００４６】また、この発明における請求項２記載の差
動増幅回路におけるバイアス回路は、第１の差動増幅器
と等価な構成の第２の差動増幅器を含み、第３の出力制
御トランジスタの制御電極（第３の入力部）と一方電極
（第３の出力部）とを短絡し、第４の負荷電流制御トラ
ンジスタの制御電極と他方電極（第４の出力部）とを短
絡しているため、第３の出力トランジスタの制御電極の
電位は、第４の出力制御トランジスタの制御電極に受け
る出力制御電圧に等しくなるように制御される。
【００４７】したがって、第２の差動増幅器において、
第３及び第４の負荷電流制御トランジスタの第３及び第
４の負荷電流は、第２の差動増幅器内の各トランジスタ
の形状パラメータのバラツキを補正して、差動増幅動作
する際の最適な値になる。
【００４８】そして、このときの第３及び第４の負荷電
流制御トランジスタの制御電極により得られる電圧がバ
イアス電圧としてバイアス端子に出力され、第１の差動
増幅器の第１及び第２の負荷電流制御トランジスタの制
御電圧に印加される。
【００４９】また、第１の差動増幅器及び第２の差動増
幅器を同一基板上に設けているため、製造段階に生じる
内部のトランジスタの形状パラメータのバラツキは、第
１の差動増幅器及び第２の差動増幅器で同じ傾向で生じ
る性質がある。
【００５０】一方、バイアス回路の第２の差動増幅器
は、第１の差動増幅器と等価な構成であるため、第２の
差動増幅器が動作可能な第１の電源と第２の電源との電
位差は、差動増幅器が動作可能な第１の電源と第２の電
源との電位差に等しくなる。
【００５１】また、請求項３記載の差動増幅回路は、第
１及び第２の定電流制御トランジスタからなる第１の差
動増幅器の第１の定電流供給手段に対応して、バイアス
回路の第２の差動増幅器の第２の定電流供給手段を第３
及び第４の定電流制御トランジスタから構成することに
より、定電流供給手段の構成をも含めて等価レベルを維
持している。
【００５２】また、請求項４記載の差動増幅回路は、第
１の定電流制御トランジスタからなる第１の差動増幅器
の第１の定電流供給手段に対応して、バイアス回路の第
２の差動増幅器の第２の定電流供給手段を第２の定電流
制御トランジスタから構成することにより、定電流供給
手段の構成をも含めて等価レベルを維持している。
【００５３】
【実施例】
＜第１の実施例＞図１はこの発明の第１の実施例である
差動増幅回路を用いた電圧比較器の構成を示す回路図で
ある。同図に示すように、電圧比較器は入力部１と第１
の実施例の差動増幅回路である増幅部２とから構成され
る。
【００５４】入力部１は、外部より被比較電圧ＶIN及び
比較電圧ＶCMをそれぞれ受ける入力端子１０１及び入力
端子１０２を有し、入力端子１０１はスイッチＳＷ１を
介して出力端子となるノードＮ１に接続され、入力端子
１０２はスイッチＳＷ２を介してノードＮ１に接続され
る。スイッチＳＷ１は制御信号φ１でオン・オフ制御さ
れ、スイッチＳＷ２は制御信号φ２でオン・オフ制御さ
れる。
【００５５】一方、増幅部２はノードＮ１を入力端子と
し、このノードＮ１から結合容量ＣＣ１を介して差動増
幅器３の第１入力端子２１に接続され、また、接地レベ
ルが結合容量ＣＣ２を介して差動増幅器３の第２入力端
子２２に接続される。
【００５６】差動増幅器３の負入力が第１入力端子２１
に接続され、反転出力が第１出力端子４１を介して外部
に出力されるとともに、スイッチＳＷ３１を介して第１
入力端子２１に帰還される。そして、差動増幅器３の正
入力が第２入力端子２２に接続され、その正転出力が第
２出力端子４２を介して外部に出力されるとともに、ス
イッチＳＷ３２を介して第２入力端子２２に帰還する。
【００５７】差動増幅器３はバイアス端子７１及びバイ
アス端子７２を介して、バイアス回路４よりバイアス電
圧ＶＢ１及びバイアス電圧ＶＢ５が供給される。
【００５８】バイアス回路４は、反転出力を負入力に負
帰還させ、図示しないバイアス端子に第１のバイアス電
圧ＶＢ１を受け、正入力に第２のバイアス電圧ＶＢ４を
受ける差動増幅器を基本構成としており、バイアス電圧
ＶＢ１をバイアス端子７１に出力し、正転出力の電圧で
もあるバイアス電圧ＶＢ５をバイアス端子７２に出力す
る。
【００５９】図２は、差動増幅器３の内部構成を示す回
路図である。同図に示すように、差動増幅器３は、ＮＭ
ＯＳトランジスタ５１Ａ、５１Ｂ、５２Ａ、５２ＢとＰ
ＭＯＳトランジスタ５３Ａ、５３Ｂとから構成される。
【００６０】定電流制御トランジスタであるＮＭＯＳト
ランジスタ５１Ａ及び５１Ｂのソースは共通に接地さ
れ、ゲートはバイアス端子７１を介してバイアス電圧Ｖ
Ｂ１が共通に印加され、ドレインはそれぞれ出力制御ト
ランジスタであるＮＭＯＳトランジスタ５２Ａ及び５２
Ｂのソースに接続されるとともに、共通に接続される。
【００６１】ＮＭＯＳトランジスタ５２Ａのゲートは第
１入力端子２１に接続され、ドレインはＰＭＯＳ負荷電
流制御トランジスタであるトランジスタ５３Ａのドレイ
ンに接続され、ＮＭＯＳトランジスタ５２Ｂのゲートは
第２入力端子２２に接続され、ドレインは負荷電流制御
トランジスタであるＰＭＯＳトランジスタ５３Ｂのドレ
インに接続される。
【００６２】ＰＭＯＳトランジスタ５３Ａ及び５３Ｂの
ゲートはバイアス端子７２を介してバイアス電圧ＶＢ５
が印加される。そして、ＮＭＯＳトランジスタ５２Ａの
ドレイン（ＰＭＯＳトランジスタ５３Ａのドレイン）が
第１出力端子４１に接続され、ＮＭＯＳトランジスタ５
２Ｂのドレイン（ＰＭＯＳトランジスタ５３Ｂ）のドレ
インが第２出力端子４２に接続される。そして、ＰＭＯ
Ｓトランジスタ５３Ａ及びＰＭＯＳトランジスタ５３Ｂ
のソースがそれぞれ電源ＶＤＤに接続される。
【００６３】ＮＭＯＳトランジスタ５１Ａ、５２Ａ及び
５３Ａの形状パラメータ（チャネル幅／チャネル長）
は、それぞれＮＭＯＳトランジスタ５１Ｂ、５２Ｂ及び
５３Ｂの形状パラメータと等しくなるように設計され
る。
【００６４】図３は、バイアス回路４の内部構成を示す
回路図である。同図に示すように、バイアス回路４は、
ＮＭＯＳトランジスタ１１Ａ、１１Ｂ、１２Ａ、１２Ｂ
とＰＭＯＳトランジスタ１３Ａ、１３Ｂとから構成され
る。
【００６５】定電流制御トランジスタであるＮＭＯＳト
ランジスタ１１Ａ及び１１Ｂのソースは共に接地され、
ゲートはバイアス電圧ＶＢ１を受けるとともにバイアス
端子７１に接続され、ドレインはそれぞれ出力制御トラ
ンジスタであるＮＭＯＳトランジスタ１２Ａ及び１２Ｂ
のソースに接続されるとともに、共通に接続される。し
たがって、バイアス回路４の定電流制御トランジスタで
あるＮＭＯＳトランジスタ１１Ａ及び１１Ｂは、差動増
幅器３の定電流制御トランジスタであるＮＭＯＳトラン
ジスタ５１Ａ及び５１Ｂと等価な構成となる。
【００６６】ＮＭＯＳトランジスタ１２Ａのゲート，ド
レイン間が短絡され、そのドレイン（ゲート）は負荷電
流制御トランジスタであるＰＭＯＳトランジスタ１３Ａ
のドレインに接続される。一方、ＮＭＯＳトランジスタ
１２Ｂのゲートにバイアス電圧ＶＢ４が印加され、ドレ
インはゲート・ドレイン共通の負荷電流制御トランジス
タであるＰＭＯＳトランジスタ１３Ｂのドレイン（ゲー
ト）に接続される。
【００６７】ＰＭＯＳトランジスタ１３Ａ及び１３Ｂの
ゲートはバイアス端子７２に接続され、ソースは共に電
源ＶＤＤに接続される。したがって、ＰＭＯＳトランジ
スタ１３Ａ及び１３Ｂのゲート電圧がバイアス電圧Ｖ３
Ｂとしてバイアス端子７２に付与される。
【００６８】ＮＭＯＳトランジスタ１１Ａ、１２Ａ及び
１３Ａの形状パラメータ（チャネル幅／チャネル長）
は、それぞれＮＭＯＳトランジスタ１１Ｂ、１２Ｂ及び
１３Ｂの形状パラメータと等しくなるように設計され
る。
【００６９】以下、差動増幅器３の各トランジスタに対
するＮＭＯＳトランジスタ１１（１１Ａ，１１Ｂ）、Ｎ
ＭＯＳトランジスタ１２（１２Ａ，１２Ｂ）及びＰＭＯ
Ｓトランジスタ１３（１３Ａ，１３Ｂ）の形状パラメー
タについて述べる。
【００７０】ＮＭＯＳトランジスタ１１、ＮＭＯＳトラ
ンジスタ１２及びＰＭＯＳトランジスタ１３それぞれの
形状パラメータは、ＮＭＯＳトランジスタ５１Ａ、ＮＭ
ＯＳトランジスタ５２Ａ及びＰＭＯＳトランジスタ５３
Ａそれぞれの形状パラメータ並びにＮＭＯＳトランジス
タ５１Ｂ、ＮＭＯＳトランジスタ５２Ｂ及びＰＭＯＳト
ランジスタ５３Ｂそれぞれの形状パラメータと同一に設
定される。
【００７１】あるいは、ＮＭＯＳトランジスタ１１、Ｎ
ＭＯＳトランジスタ１２及びＰＭＯＳトランジスタ１３
の形状パラメータの比が、ＮＭＯＳトランジスタ５１
Ａ、ＮＭＯＳトランジスタ５２Ａ及びＰＭＯＳトランジ
スタ５３Ａの形状パラメータの比並びにＮＭＯＳトラン
ジスタ５１Ｂ、ＮＭＯＳトランジスタ５２Ｂ及びＰＭＯ
Ｓトランジスタ５３Ｂの形状パラメータの比と同一に設
定される。
【００７２】このようにバイアス回路４は、定電流制御
トランジスタを含めて基本的に差動増幅器３と等価な第
２の差動増幅器として動作可能なボルテージフォロア回
路構成となっている。バイアス回路４は、ＮＭＯＳトラ
ンジスタ１２Ａのゲート・ドレイン間が短絡され、ＰＭ
ＯＳトランジスタ１３Ｂのゲート・ドレイン間が短絡さ
れることにより、ＮＭＯＳトランジスタ１２Ａのゲート
電位は、ＮＭＯＳトランジスタ１２Ｂのゲートに付与さ
れるバイアス電圧ＶＢ４に等しくなるように制御され
る。
【００７３】以下、この点について詳述する。
【００７４】短期的にＮＭＯＳトランジスタ１２Ａのゲ
ート電位がバイアス電圧ＶＢ４より低くなる場合、ＮＭ
ＯＳトランジスタ１２Ｂのドレイン電流が、ＮＭＯＳト
ランジスタ１２Ａのドレイン電流より大きくなる方向に
作用する。
【００７５】また、ＰＭＯＳトランジスタ１３Ｂのドレ
イン電流はＮＭＯＳトランジスタ１２Ｂのドレイン電流
と等しく、ＰＭＯＳトランジスタ１３ＡはＰＭＯＳトラ
ンジスタ１３Ｂとカレントミラー構成となるため、ＰＭ
ＯＳトランジスタ１３Ａのドレイン電流はＮＭＯＳトラ
ンジスタ１２Ｂのドレイン電流と等しくなる。
【００７６】その結果、ＰＭＯＳトランジスタ１３Ａの
ドレイン電流がＮＭＯＳトランジスタ１２Ａのドレイン
電流より大きくなるため、ＰＭＯＳトランジスタ１３Ａ
のドレイン（ゲート）とＮＭＯＳトランジスタ１２Ａの
ドレインと交点となるノードＮ２の電位、すなわちＮＭ
ＯＳトランジスタ１２Ａのゲート電位が上昇する方向に
働く。
【００７７】一方、短期的にＮＭＯＳトランジスタ１２
Ａのゲート電位がバイアス電圧ＶＢ４より高くなる場
合、ＮＭＯＳトランジスタ１２Ｂのドレイン電流が、Ｎ
ＭＯＳトランジスタ１２Ａのドレイン電流より小さくな
る方向に作用する。
【００７８】その結果、ＰＭＯＳトランジスタ１３Ａの
ドレイン電流がＮＭＯＳトランジスタ１２Ａのドレイン
電流より小さくなるため、ＮＭＯＳトランジスタ１２Ａ
のゲート電位が下降する方向に働く。
【００７９】すなわち、ＮＭＯＳトランジスタ１２Ａの
ゲート電位をＶ１２とすると、Ｖ１２＜ＶＢ４のとき、
Ｖ１２は上昇する方向に作用し、Ｖ１２＞ＶＢ４のと
き、Ｖ１２は下降する方向に作用する。したがって、Ｖ
１２＝ＶＢ４となるように制御される。
【００８０】このような構成のバイアス回路４をバイア
ス端子７１及びバイアス端子７２を介して差動増幅器３
に接続すると、バイアス電圧ＶＢ４は差動増幅器３にお
けるバランス電圧ＶBSとなる。したがって、差動増幅器
３のバランス電圧ＶBSは、バイアス電圧ＶＢ４に基づき
容易に調整可能となる。
【００８１】また、バイアス回路４におけるＮＭＯＳト
ランジスタ１２Ａのゲート電位は、ＮＭＯＳトランジス
タ１２Ｂのゲートに付与されるバイアス電圧ＶＢ４に等
しくなるように制御されることにより、トランジスタ１
１Ａ〜１３Ａ間を流れる各トランジスタのドレイン−ソ
ース間電流と、トランジスタ１１Ｂ〜１３Ｂ間を流れる
各トランジスタのドレイン−ソース間電流とが等しくな
るため、ＮＭＯＳトランジスタ１１Ｂ（１１Ａ）のソー
ス−ドレイン間の電流値Ｉ１１Ｂ（Ｉ１１Ａ）と、ＰＭ
ＯＳトランジスタ１３Ｂ（１３Ａ）のソース−ドレイン
間の電流値Ｉ１３Ｂ（Ｉ１３Ａ）とは等しくなる。この
状況は、製造段階に生じるバイアス回路４を構成する各
トランジスタ１１Ａ〜１３Ａ及び１１Ｂ〜１３Ｂの形状
パラメータのバラツキに併せて、ＰＭＯＳトランジスタ
１３Ａ及び１３Ｂのゲート電圧であるバイアス電圧ＶＢ
５を変化させることにより常に実現される。そして、上
記状況は、バイアス回路４が差動増幅動作する際に最適
な状態であるといえる。
【００８２】また、バイアス端子７２を介して差動増幅
器３とバイアス回路４とが接続されることにより、バイ
アス回路４のＰＭＯＳトランジスタ１３と、差動増幅器
３のＰＭＯＳトランジスタ５３Ａ及びＰＭＯＳトランジ
スタ５３Ｂとがカレントミラー構成となる。
【００８３】したがって、この条件下で、バイアス電圧
ＶＢ１及びバイアス電圧ＶＢ４を印加すると、バイアス
回路４により、差動増幅器３のＮＭＯＳトランジスタ５
１Ａ及びＮＭＯＳトランジスタ５１Ｂのゲートにバイア
ス電圧ＶＢ１がそのまま印加されるとともに、バイアス
電圧ＶＢ４によりバランス電圧ＶBSが決定され、Ｉ１１
Ｂ＝Ｉ１３Ｂ（Ｉ１１Ａ＝Ｉ１３Ｂ）とするバイアス電
圧ＶＢ５がバイアス端子７２に出力される。
【００８４】すなわち、バイアス電圧ＶＢ５は、バイア
ス回路４のトランジスタ１１Ｂ〜１３Ｂの形状パラメー
タのバラツキを補正して、Ｉ１１Ｂ＝Ｉ１３Ｂとする最
適な電圧値に制御される。そして、トランジスタ１１Ｂ
〜１３Ｂの形状パラメータのバラツキは差動増幅器３の
トランジスタ５１Ａ〜５３Ａ及び５１Ｂ〜５３Ｂの形状
パラメータのバラツキを反映する。
【００８５】したがって、従来のバイアス回路５と同
様、バイアス電圧ＶＢ５がバイアス端子７２を介して差
動増幅器３のＰＭＯＳトランジスタ５３Ａ及びＰＭＯＳ
トランジスタ５３Ｂのゲートに供給されるため、差動増
幅器３のトランジスタ５１Ａ〜５３Ａ及び５１Ｂ〜５３
Ｂのバラツキを補正して、良好な入出力特性を得ること
ができる。
【００８６】また、バイアス回路４における必要最小限
の電源電圧を求めると、（ＮＭＯＳトランジスタ１１Ｂ
（１１Ａ）を飽和状態に保持するめのドレイン・ソース
間電圧Ｖdsat１）＋（ＮＭＯＳトランジスタ１２Ｂ（１
２Ａ）を飽和状態に保持するめのドレイン・ソース間電
圧Ｖdsat２）＋（ＰＭＯＳトランジスタ１３Ｂ（１３
Ａ）を飽和状態に保持するめのドレイン・ソース間電圧
Ｖdsat３）＋（ＮＭＯＳトランジスタ１２Ｂ（１２Ａ）
の閾値電圧Ｖth２）となる。
【００８７】一方、差動増幅器３の構成では、従来例で
述べたように、（ＮＭＯＳトランジスタ５１Ａ（５１
Ｂ）を飽和状態に保持するめのドレイン・ソース間電圧
Ｖdsat１）＋（ＮＭＯＳトランジスタ５２Ａ（５２Ｂ）
を飽和状態に保持するめのドレイン・ソース間電圧Ｖds
at２）＋（ＰＭＯＳトランジスタ５３Ａ（５３Ｂ）を飽
和状態に保持するめのドレイン・ソース間電圧Ｖdsat
３）＋（ＮＭＯＳトランジスタ５２Ａ（５２Ｂ）の閾値
電圧Ｖth２）以上の電源電圧が必要となる。
【００８８】したがって、バイアス回路４と従来のバイ
アス回路５とを比較すると、（ＰＭＯＳトランジスタ１
３Ｂ（１３Ａ）の閾値電圧Ｖth３）を低減することによ
り、差動増幅器３の必要電源電圧と同レベルを維持する
ことができる。
【００８９】このように、バイアス回路４を基本的に差
動増幅器３と等価な回路構成で実現することにより、バ
イアス回路４の動作可能電圧を差動増幅器３の動作可能
電圧と同レベルに設定することができる。
【００９０】その結果、動作用電源電圧を必要最小限に
抑え、かつ入出力特性が良好な差動増幅回路を得ること
ができる。
【００９１】＜第２の実施例＞図４はこの発明の第２の
実施例である差動増幅器３の内部構成を示す回路図であ
る。なお、増幅部２の全体構成は図１で示した第１の実
施例の構成と同様である。
【００９２】同図に示すように、差動増幅器３は、ＮＭ
ＯＳトランジスタ５１、５２Ａ、５２ＢとＰＭＯＳトラ
ンジスタ５３Ａ、５３Ｂとから構成される。
【００９３】定電流制御トランジスタであるＮＭＯＳト
ランジスタ５１のソースは接地され、ゲートにはバイア
ス端子７１を介してバイアス電圧ＶＢ１が印加され、ド
レインは出力制御トランジスタであるＮＭＯＳトランジ
スタ５２Ａ及び５２Ｂのソースに接続される。
【００９４】ＮＭＯＳトランジスタ５２Ａのゲートは第
１入力端子２１に接続され、ドレインは負荷電流制御ト
ランジスタであるＰＭＯＳトランジスタ５３Ａのドレイ
ンに接続され、ＮＭＯＳトランジスタ５２Ｂのゲートは
第２入力端子２２に接続され、ドレインは負荷電流制御
トランジスタであるＰＭＯＳトランジスタ５３Ｂのドレ
インに接続される。
【００９５】ＰＭＯＳトランジスタ５３Ａ及び５３Ｂの
ゲートにはバイアス端子７２を介してバイアス電圧ＶＢ
５が印加される。そして、ＮＭＯＳトランジスタ５２Ａ
のドレイン（ＰＭＯＳトランジスタ５３Ａのドレイン）
が第１出力端子４１に接続され、ＮＭＯＳトランジスタ
５２Ｂのドレイン（ＰＭＯＳトランジスタ５３Ｂのドレ
イン）が第２出力端子４２に接続される。そして、ＰＭ
ＯＳトランジスタ５３Ａ及びＰＭＯＳトランジスタ５３
Ｂのソースがそれぞれ電源ＶＤＤに接続される。
【００９６】ＮＭＯＳトランジスタ５２Ａ及び５３Ａの
形状パラメータ（チャネル幅／チャネル長）は、それぞ
れＮＭＯＳトランジスタ５２Ｂ及び５３Ｂの形状パラメ
ータと等しくなるように設計される。
【００９７】ただし、ＮＭＯＳトランジスタ５１の形状
パラメータは、図２で示した第１の実施例のＮＭＯＳト
ランジスタ５１Ａのドレイン−ソース間の電流値とＮＭ
ＯＳトランジスタ５１Ｂのドレイン−ソース間の電流値
とを足し合わせた値に等しくなるように調整される。
【００９８】図５は、この発明の第２の実施例である差
動増幅回路のバイアス回路を示す回路図である。同図に
示すように、第２の実施例のバイアス回路は、ＮＭＯＳ
トランジスタ１１、１２Ａ、１２ＢとＰＭＯＳトランジ
スタ１３Ａ、１３Ｂとから構成される。
【００９９】定電流制御トランジスタであるＮＭＯＳト
ランジスタ１１のソースは接地され、ゲートはバイアス
電圧ＶＢ１を受けるとともにバイアス端子７１に接続さ
れ、ドレインはＮＭＯＳトランジスタ１２Ａ及び１２Ｂ
のソースに接続される。したがって、バイアス回路４の
定電流制御トランジスタであるＮＭＯＳトランジスタ１
１は、差動増幅器３の定電流制御トランジスタであるＮ
ＭＯＳトランジスタ５１と等価な構成となる。
【０１００】ＮＭＯＳトランジスタ１２Ａのゲート，ド
レイン間が短絡され、そのドレイン（ゲート）はＰＭＯ
Ｓトランジスタ１３Ａのドレインに接続される。一方、
ＮＭＯＳトランジスタ１２Ｂのゲートにバイアス電圧Ｖ
Ｂ４が印加され、ドレインはゲート・ドレイン共通のＰ
ＭＯＳトランジスタ１３Ｂのドレイン（ゲート）に接続
される。
【０１０１】ＰＭＯＳトランジスタ１３Ａ及び１３Ｂの
ゲートはバイアス端子７２に接続され、ソースは共に電
源ＶＤＤに接続される。したがって、ＰＭＯＳトランジ
スタ１３Ａ及び１３Ｂのゲート電圧がバイアス電圧Ｖ３
Ｂとしてバイアス端子７２に付与される。
【０１０２】ただし、ＮＭＯＳトランジスタ１１の形状
パラメータは、第１の実施例のバイアス回路４のＮＭＯ
Ｓトランジスタ１１Ａのドレイン−ソース間の電流値と
ＮＭＯＳトランジスタ１１Ｂのドレイン−ソース間の電
流値とを足し合わせた値に等しくなるように調整されて
おり、ＮＭＯＳトランジスタ１２Ａ及びＮＭＯＳトラン
ジスタ１２Ｂの形状パラメータは、それぞれＮＭＯＳト
ランジスタ１２Ｂ及びＰＭＯＳトランジスタ１３Ｂの形
状パラメータに等しく設定される。
【０１０３】このように第２の実施例のバイアス回路４
は、定電流制御トランジスタを含めて基本的に差動増幅
器３と定等価な第２の差動増幅器として動作可能なボル
テージフォロア回路構成となっている。第２の実施例の
バイアス回路４は、第１の実施例同様、ＮＭＯＳトラン
ジスタ１２Ａのゲート・ドレイン間が短絡され、ＰＭＯ
Ｓトランジスタ１３Ｂのゲート・ドレイン間が短絡され
ることにより、ＮＭＯＳトランジスタ１２Ａのゲート電
位は、ＮＭＯＳトランジスタ１２Ｂのゲートに付与され
るバイアス電圧ＶＢ４に等しくなるように制御される。
【０１０４】このような構成のバイアス回路４をバイア
ス端子７１及びバイアス端子７２を介して差動増幅器３
に接続すると、バイアス電圧ＶＢ４は差動増幅器３にお
けるバランス電圧ＶBSとなる。したがって、差動増幅器
３のバランス電圧ＶBSは、バイアス電圧ＶＢ４に基づき
容易に調整可能となる。
【０１０５】また、バイアス回路４におけるＮＭＯＳト
ランジスタ１２Ａのゲート電位は、ＮＭＯＳトランジス
タ１２Ｂのゲートに付与されるバイアス電圧ＶＢ４に等
しくなるように制御されることにより、トランジスタ１
２Ａ〜１３Ａ間を流れる各トランジスタのドレイン−ソ
ース間電流と、トランジスタ１２Ｂ〜１３Ｂ間を流れる
各トランジスタのドレイン−ソース間電流が等しくなる
ため、ＮＭＯＳトランジスタ１１のソース−ドレイン間
の電流値Ｉ１１の１／２分と、ＰＭＯＳトランジスタ１
３Ｂ（１３Ａ）のソース−ドレイン間の電流値Ｉ１３Ｂ
（Ｉ１３Ａ）とは等しくなる。
【０１０６】また、バイアス端子７２を介して差動増幅
器３とバイアス回路４とが接続されることにより、バイ
アス回路４のＰＭＯＳトランジスタ１３と、差動増幅器
３のＰＭＯＳトランジスタ５３Ａ及びＰＭＯＳトランジ
スタ５３Ｂとがカレントミラー構成となる。
【０１０７】したがって、この条件下で、バイアス電圧
ＶＢ１及びバイアス電圧ＶＢ４を印加すると、バイアス
回路４により、差動増幅器３のＮＭＯＳトランジスタ５
１Ａ及びＮＭＯＳトランジスタ５１Ｂのゲートにバイア
ス電圧ＶＢ１がそのまま印加されるとともに、バイアス
電圧ＶＢ４によりバランス電圧ＶBSが決定され、Ｉ１１
／２＝Ｉ１３Ｂとするバイアス電圧ＶＢ５がバイアス端
子７２に出力される。
【０１０８】すなわち、バイアス電圧ＶＢ５は、バイア
ス回路４のトランジスタ１１、１２Ｂ，１３Ｂの形状パ
ラメータのバラツキを補正して、Ｉ１１／２＝Ｉ１３Ｂ
とする電圧値に制御される。そして、トランジスタ１１
〜１３Ｂの形状パラメータのバラツキは差動増幅器３の
トランジスタ５１Ａ〜５３Ａ及び５１Ｂ〜５３Ｂの形状
パラメータのバラツキを反映する。
【０１０９】したがって、従来のバイアス回路５と同
様、バイアス電圧ＶＢ５がバイアス端子７２を介して差
動増幅器３のＰＭＯＳトランジスタ５３Ａ及びＰＭＯＳ
トランジスタ５３Ｂのゲートに供給されるため、差動増
幅器３のトランジスタ５１Ａ〜５３Ａ及び５１Ｂ〜５３
Ｂのバラツキを補正して、良好な入出力特性を得ること
ができる。
【０１１０】また、バイアス回路４における必要最小限
の電源電圧を求めると、（ＮＭＯＳトランジスタ１１を
飽和状態に保持するめのドレイン・ソース間電圧Ｖdsat
１）＋（ＮＭＯＳトランジスタ１２Ｂ（１２Ａ）を飽和
状態に保持するめのドレイン・ソース間電圧Ｖdsat２）
＋（ＰＭＯＳトランジスタ１３Ｂ（１３Ａ）を飽和状態
に保持するめのドレイン・ソース間電圧Ｖdsat３）＋
（ＮＭＯＳトランジスタ１２Ｂ（１２Ａ）の閾値電圧Ｖ
th２）となる。
【０１１１】したがって、第１の実施例同様、従来のバ
イアス回路５と比較すると、（ＰＭＯＳトランジスタ１
３Ｂ（１３Ａ）の閾値電圧Ｖth３）を低減することによ
り、差動増幅器３の必要電源電圧と同レベルを維持する
ことができる。
【０１１２】その結果、動作用電源電圧を必要最小限に
抑え、かつ入出力特性が良好な差動増幅回路を得ること
ができる。
【０１１３】＜その他＞なお、上記第１及び第２の実施
例では、１つの差動増幅器３に対して１つのバイアス回
路４を設けた例を示したが、複数の差動増幅器３に対し
て１つのバイアス回路４を設ける構成の増幅部２も勿論
考えられる。
【０１１４】
【発明の効果】この発明における請求項１記載の差動増
幅回路のバイアス回路における第２の差動増幅器は、第
１の差動増幅器と同一基板上に形成され、第３及び第４
の入力部並びに第３及び第４の出力部を有し、第３及び
第４の入力部より得られる電位差を増幅した信号及びそ
の反転信号を第３及び第４の出力部からそれぞれ出力す
る構成で、第３の入力部及び第３の出力部が短絡され、
第４の入力部に所定の入力電圧を受け、第４の出力部よ
り得られる電圧をバイアス電圧としてバイアス端子に出
力するため、このバイアス電圧は、第２の差動増幅器の
差動増幅動作に最適な値になる。
【０１１５】また、第１の差動増幅器及び第２の差動増
幅器を同一基板上に設けているため、製造段階に生じる
内部の素子の形状パラメータのバラツキは、第１の差動
増幅器及び第２の差動増幅器で同じ傾向で生じる性質が
ある。
【０１１６】その結果、バイアス電圧が第１の差動増幅
器の第１及び第２の負荷電流制御トランジスタの制御電
極に印加されることにより、第１の差動増幅器において
も、第１の差動増幅器内の各トランジスタの形状パラメ
ータのバラツキを補正して、差動増幅動作する際の最適
な状況設定がなされ、良好な入出力特性を得ることがで
きる。
【０１１７】一方、バイアス回路の第２の差動増幅器
は、第１の差動増幅器と等価な構成であるため、第２の
差動増幅器が動作可能な電源電圧は、第１の差動増幅器
が動作可能な電源電圧に等しくなる。
【０１１８】したがって、動作用電源電圧を必要最小限
に抑えることができる。
【０１１９】また、この発明における請求項２記載の差
動増幅回路におけるバイアス回路は、第１の差動増幅器
と等価な構成の第２の差動増幅器を含み、第３の出力制
御トランジスタの制御電極（第３の入力部）と一方電極
（第３の出力部）とを短絡し、第４の負荷電流制御トラ
ンジスタの制御電極と他方電極（第４の出力部）とを短
絡しているため、第３の出力トランジスタの制御電極の
電位は、第４の出力制御トランジスタの制御電極に受け
る出力制御電圧に等しくなるように制御される。
【０１２０】したがって、第２の差動増幅器において、
第３及び第４の負荷電流制御トランジスタの第３及び第
４の負荷電流は、第２の差動増幅器内の各トランジスタ
の形状パラメータのバラツキを補正して、差動増幅動作
する際の最適な値になる。
【０１２１】そして、このときの第３及び第４の負荷電
流制御トランジスタの制御電極により得られる電圧がバ
イアス電圧としてバイアス端子に出力され、第１の差動
増幅器の第１及び第２の負荷電流制御トランジスタの制
御電圧に印加される。
【０１２２】また、第１の差動増幅器及び第２の差動増
幅器を同一基板上に設けているため、製造段階に生じる
内部のトランジスタの形状パラメータのバラツキは、第
１の差動増幅器及び第２の差動増幅器で同じ傾向で生じ
る性質がある。
【０１２３】その結果、バイアス電圧が第１の差動増幅
器の第１及び第２の負荷電流制御トランジスタの制御電
極に印加されることにより、第１の差動増幅器において
も、第１の差動増幅器内の各トランジスタの形状パラメ
ータのバラツキを補正して、差動増幅動作する際の最適
な第１及び第２の負荷電流に設定され、良好な入出力特
性を得ることができる。
【０１２４】一方、バイアス回路の第２の差動増幅器
は、第１の差動増幅器と等価な構成であるため、第２の
差動増幅器が動作可能な第１の電源と第２の電源との電
位差は、差動増幅器が動作可能な第１の電源と第２の電
源との電位差に等しくなる。
【０１２５】したがって、動作用電源電圧を必要最小限
に抑えることができる。
【０１２６】さらに、バイアス回路の第２の差動増幅器
の第４の出力制御トランジスタの制御電圧に印加する出
力制御電圧により、第１の差動増幅器のバランス電圧が
決定されるため、外部より第１の差動増幅器のバランス
電圧を容易に設定することができる。
【０１２７】また、請求項３記載の差動増幅回路は、第
１及び第２の定電流制御トランジスタからなる第１の差
動増幅器の第１の定電流供給手段に対応して、バイアス
回路の第２の差動増幅器の第２の定電流供給手段を第３
及び第４の定電流制御トランジスタから構成することに
より、定電流供給手段の構成をも含めて等価レベルを維
持している。
【０１２８】また、請求項４記載の差動増幅回路は、第
１の定電流制御トランジスタからなる第１の差動増幅器
の第１の定電流供給手段に対応して、バイアス回路の第
２の差動増幅器の第２の定電流供給手段を第２の定電流
制御トランジスタから構成することにより、定電流供給
手段の構成をも含めて等価レベルを維持している。
【図面の簡単な説明】
【図１】 この発明の第１の実施例である差動増幅回路
を用いた電圧比較器を示す回路図である。
【図２】 図１の差動増幅器の内部構成を示す回路図で
ある。
【図３】 図１のバイアス回路の内部構成を示す回路図
である。
【図４】 この発明の第２の実施例である差動増幅回路
の差動増幅器の内部構成を示す回路図である。
【図５】 この発明の第２の実施例である差動増幅回路
のバイアス回路の内部構成を示す回路図である。
【図６】 従来の電圧比較器の構成を示す回路図であ
る。
【図７】 従来の電圧比較器の動作説明用のタイミング
図である。
【図８】 差動増幅器の入出力特性を示す波形図であ
る。
【図９】 従来の差動増幅器の内部構成を示す回路図で
ある。
【図１０】 バイアス回路内蔵の差動増幅回路を用いた
従来の電圧比較器の構成を示す回路図である。
【図１１】 図１０のバイアス回路の内部構成を示す回
路図である。
【符号の説明】
３ 差動増幅器、４ バイアス回路、１１，１１Ａ，１
１Ｂ ＮＭＯＳトランジスタ、１２Ａ，１２Ｂ ＮＭＯ
Ｓトランジスタ、１３Ａ，１３Ｂ ＰＭＯＳトランジス
タ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−272212（ＪＰ，Ａ) 特開 平４−288709（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 3/45

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１及び第２の入力部、第１及び第２の
    出力部並びにバイアス端子を有し、前記第１及び第２の
    入力部より得られる電位差を増幅した信号及びその反転
    信号を前記第１及び第２の出力部からそれぞれ出力し、
    前記バイアス端子より得られる電圧により入出力特性が
    制御される第１の差動増幅器と、 前記バイアス端子に接続され、バイアス電圧を前記バイ
    アス端子に出力するバイアス回路とを備えた差動増幅回
    路であって、 前記バイアス回路は、 前記第１の差動増幅器と同一基板上に形成され、第３及
    び第４の入力部並びに第３及び第４の出力部を有し、前
    記第３及び第４の入力部より得られる電位差を増幅した
    信号及びその反転信号を前記第３及び第４の出力部から
    それぞれ出力する構成で、前記第３の入力部及び前記第
    ３の出力部が短絡され、前記第４の入力部に所定の入力
    電圧を受け、前記第４の出力部より得られる電圧を前記
    バイアス電圧として前記バイアス端子に出力する第２の
    差動増幅器を含むことを特徴とする差動増幅回路。
  2. 【請求項２】 前記第１の差動増幅器は、 一方電極が第１の電源に接続され、他方電極が前記第１
    の出力部となり、制御電極に印加される制御電圧に応じ
    て前記第１の電源から前記第１の出力部に向けて第１の
    負荷電流を供給する第１の負荷電流制御トランジスタ
    と、 一方電極が前記第１の電源に接続され、他方電極が前記
    第２の出力部となり、制御電極に印加される制御電圧に
    応じて前記第１の電源から前記第２の出力部に向けて第
    ２の負荷電流を供給する第２の負荷電流制御トランジス
    タと、 一方電極が前記第１の出力部に接続され、制御電極が前
    記第１の入力部となる第１の出力制御トランジスタと、 一方電極が前記第２の出力部に接続され、制御電極が前
    記第２の入力部となる第２の出力制御トランジスタと、 一方端が前記第１及び第２の出力制御トランジスタの他
    方電極に接続され、他方端が第２の電源に接続され、前
    記第２の電源に向けて定電流を供給する第１の定電流供
    給手段とを備え、 前記第１及び前記第２の負荷電流制御トランジスタの制
    御電極は共通に前記バイアス端子に接続され、 前記バイアス回路の前記第２の差動増幅器は、 前記所定の入力電圧を受ける電圧入力端子と、 一方電極が前記第１の電源に接続され、他方電極が前記
    第３の出力部となり、制御電極に印加される制御電圧に
    応じて前記第１の電源から前記第３の出力部に向けて第
    ３の負荷電流を供給する第３の負荷電流制御トランジス
    タと、 一方電極が前記第１の電源に接続され、他方電極が前記
    第４の出力部となり、制御電極に印加される制御電圧に
    応じて前記第１の電源から前記第４の出力部に向けて第
    ４の負荷電流を供給する第４の負荷電流制御トランジス
    タと、 一方電極が前記第３の出力部に接続され、制御電極が前
    記第３の入力部となる第３の出力制御トランジスタと、 一方電極が前記第４の出力部に接続され、制御電極が前
    記第４の入力部となる第４の出力制御トランジスタと、 一方端が前記第３及び第４の出力制御トランジスタの他
    方電極に接続され、他方端が前記第２の電源に接続さ
    れ、前記第２の電源に向けて定電流を供給する第２の定
    電流供給手段とを備え、 前記第３の出力制御トランジスタの制御電極と一方電極
    とを短絡し、前記第４の負荷電流制御トランジスタの制
    御電極と他方電極とを短絡し、前記電圧入力端子に前記
    第４の出力制御トランジスタの制御電極が接続され、前
    記第３及び第４の負荷電流制御トランジスタの制御電極
    より得られる電圧を前記バイアス電圧として前記バイア
    ス端子に出力する、 請求項１記載の差動増幅回路。
  3. 【請求項３】 前記第１の差動増幅器の前記第１の定電
    流供給手段は、 電流制御電圧を受ける第２のバイアス端子と、 一方電極が前記一方端として前記第１及び第２の出力制
    御トランジスタの他方電極に接続され、他方電極が前記
    他方端として前記第２の電源に接続され、前記第２のバ
    イアス端子を介して制御電極に印加される前記電流制御
    電圧に応じて、前記第２の電源に向けて第１の定電流を
    供給する第１の定電流制御トランジスタと、 一方電極が前記一方端として前記第１及び第２の出力制
    御トランジスタの他方電極に接続され、他方電極が前記
    他方端として前記第２の電源に接続され、前記第２のバ
    イアス端子を介して制御電極に印加される前記電流制御
    電圧に応じて、前記第２の電源に向けて第２の定電流を
    供給する第２の定電流制御トランジスタとを備え、 前記バイアス回路の前記第２の差動増幅器の前記第２の
    定電流供給手段は、 前記電流制御電圧を受ける第３のバイアス端子と、 一方電極が前記一方端として前記第３及び第４の出力制
    御トランジスタの他方電極に接続され、他方電極が前記
    他方端として前記第２の電源に接続され、前記第３のバ
    イアス端子を介して制御電極に印加される前記電流制御
    電圧に応じて、前記第２の電源に向けて第３の定電流を
    供給する第３の定電流制御トランジスタと、 一方電極が前記一方端として前記第３及び第４の出力制
    御トランジスタの他方電極に接続され、他方電極が前記
    他方端として前記第２の電源に接続され、前記第３のバ
    イアス端子を介して制御電極に印加される前記電流制御
    電圧に応じて、前記第２の電源に向けて第４の定電流を
    供給する第４の定電流制御トランジスタとを備える、請
    求項２記載の差動増幅回路。
  4. 【請求項４】 前記第１の差動増幅器の前記第１の定電
    流供給手段は、 電流制御電圧を受ける第２のバイアス端子と、 一方電極が前記一方端として前記第１及び第２の出力制
    御トランジスタの他方電極に接続され、他方電極が前記
    他方端として前記第２の電源に接続され、前記第２のバ
    イアス端子を介して制御電極に印加される前記電流制御
    電圧に応じて、前記第２の電源に向けて定電流を供給す
    る第１の定電流制御トランジスタとを備え、 前記バイアス回路の前記第２の差動増幅器の前記第２の
    定電流供給手段は、 前記電流制御電圧を受ける第３のバイアス端子と、 一方電極が前記一方端として前記第３及び第４の出力制
    御トランジスタの他方電極に接続され、他方電極が前記
    他方端として前記第２の電源に接続され、前記第３のバ
    イアス端子を介して制御電極に印加される前記電流制御
    電圧に応じて、前記第２の電源に向けて定電流を供給す
    る第２の定電流制御トランジスタとを備える、請求項２
    記載の差動増幅回路。
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