JP3276512B2 - 差動増幅回路 - Google Patents

差動増幅回路

Info

Publication number
JP3276512B2
JP3276512B2 JP15582394A JP15582394A JP3276512B2 JP 3276512 B2 JP3276512 B2 JP 3276512B2 JP 15582394 A JP15582394 A JP 15582394A JP 15582394 A JP15582394 A JP 15582394A JP 3276512 B2 JP3276512 B2 JP 3276512B2
Authority
JP
Japan
Prior art keywords
electrode
control
voltage
differential amplifier
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP15582394A
Other languages
English (en)
Other versions
JPH07231230A (ja
Inventor
正雄 伊藤
隆博 三木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP15582394A priority Critical patent/JP3276512B2/ja
Priority to US08/350,030 priority patent/US5497120A/en
Priority to DE4445808A priority patent/DE4445808C2/de
Publication of JPH07231230A publication Critical patent/JPH07231230A/ja
Application granted granted Critical
Publication of JP3276512B2 publication Critical patent/JP3276512B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/165Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
    • G01R19/16504Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed
    • G01R19/16519Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed using FET's
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
    • H03F1/00Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/30Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
    • H03F1/303Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters using a switching device
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
    • H03F3/00Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45Differential amplifiers
    • H03F3/45071Differential amplifiers with semiconductor devices only
    • H03F3/45076Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、A/D変換器の電圧
比較時等に用いられる差動増幅回路に関する。
【0002】
【従来の技術】従来から、アナログ信号をデジタル信号
に変換する変換器であるA/D変換器を内蔵した半導体
集積回路装置において、入力信号の電位と参照信号の電
位とを比較する電圧比較器として、差動増幅回路が広く
用いられている。
【0003】一般に差動増幅回路はインバータ型の増幅
器に比べて電源ノイズの影響を受けにくい。このため、
精度の高い電圧比較動作が求められる高分解能のA/D
変換器における電圧比較器として広く使用される。ま
た、民生用電子機器の分野では、製造コストの削減や半
導体集積回路装置の面積縮小、及び各種半導体集積回路
装置を配置するボード上のディジタル信号バスラインの
ノイズによる干渉を低減されるために、A/D変換器を
ディジタル信号処理用半導体集積回路装置と同一半導体
基板上に形成することが望まれている。この場合、特
に、半導体基板を介してディジタル信号処理用半導体集
積回路から伝達されるノイズの低減を抑えることが重要
となるため、ノイズの影響を受けにくい差動増幅回路の
適用が望ましい。また同時に、バッテリ駆動の電子機器
への適用のために低電源電圧化も求められているため、
電源電圧を低減できる差動増幅回路が求められる。
【0004】図6は従来の差動増幅回路を用いた電圧比
較器の構成を示す回路図である。同図に示すように、電
圧比較器は入力部1と増幅部2とから構成される。入力
部1は、外部より被比較電圧VIN及び比較電圧VCMをそ
れぞれ受ける入力端子101及び入力端子102を有
し、入力端子101はスイッチSW1を介して出力端子
となるノードN1に接続され、入力端子102はスイッ
チSW2を介してノードN1に接続される。スイッチS
W1は制御信号φ1でオン・オフ制御され、スイッチS
W2は制御信号φ2でオン・オフ制御される。
【0005】一方、増幅部2はノードN1を入力端子と
し、このノードN1から結合容量CC1を介して差動増
幅器3の第1入力端子21に接続され、また、接地レベ
ルが結合容量CC2を介して差動増幅器3の第2入力端
子22に接続される。
【0006】差動増幅器3の負入力が第1入力端子21
に接続され、反転出力が第1出力端子41を介して外部
に出力されるとともに、スイッチSW31を介して第1
入力端子21に帰還される。そして、差動増幅器3の正
入力が第2入力端子22に接続され、その正転出力が第
2出力端子42を介して外部に出力されるとともに、ス
イッチSW32を介して第2入力端子22に帰還する。
【0007】また、差動増幅器3はバイアス端子71及
びバイアス端子72を介して、外部よりバイアス電圧V
B1及びバイアス電圧VB2が供給される。
【0008】図7は図6で示した電圧比較器の動作を示
すタイミング図である。以下、同図を参照して、その動
作の説明を行う。制御信号φ1が“1”で制御信号φ2
が“0”のオートゼロ期間AZにおいては、スイッチS
W1、スイッチSW31及びスイッチSW32がオン、
スイッチSW2がオフするため、入力部1の入力端子1
01から被比較電圧VINが印加されると同時に、差動増
幅器3の正転入出力間及び反転入出力間が短絡される。
【0009】その結果、短絡された入力及び出力の電位
は、図8に示す増幅器の入出力特性曲線Tと「入力電圧
=出力電圧」という条件を満たす直線Lとの交点Mで示
されるバランス電圧VBSに決定される。したがって、オ
ートゼロ期間AZにおいて結合容量CC1は被比較電圧
VINとバランス電圧VBSとにより充電される。
【0010】一方、制御信号φ1が“0”で、制御信号
φ2が“1”の電圧比較期間CMにおいては、スイッチ
SW2がオン、スイッチSW1、スイッチSW31及び
スイッチSW32がオフするため、ノードN1に入力部
1の入力端子101から比較電圧VCMが印加されると同
時に、増幅部2の差動増幅器3の入力インピーダンスが
無限大となる。そして、オートゼロ期間AZ期間に結合
容量CC1の出力側(差動増幅器3の入力側)電極に蓄
積された電荷が保存される。
【0011】したがって、電圧比較期間CMにおいて
は、差動増幅器3の第2入力端子22はバランス電圧V
BSが保持されると同時に、ノードN1の電位変化(VCM
−VIN)が差動増幅器3の第1入力端子21に伝達さ
れ、差動増幅器3で反転増幅される。
【0012】すなわち、増幅部2の第1出力端子41か
ら得られる反転出力信号は、比較電圧VCM>被比較電圧
VINのとき論理値“0”、比較電圧VCM<被比較電圧V
INのとき論理値“1”となり、被比較電圧VINと比較電
圧VCMとの比較が行われる。
【0013】図9は差動増幅器3の内部構成を示す回路
図である。同図に示すように、差動増幅器3は、NMO
Sトランジスタ51A、51B、52A、52BとPM
OSトランジスタ53A、53Bとから構成される。
【0014】NMOSトランジスタ51A及び51Bの
ソースは共通に接地され、ゲートはバイアス端子71を
介してバイアス電圧VB1が共通に印加され、ドレイン
はそれぞれNMOSトランジスタ52A及び52Bのソ
ースに接続される。NMOSトランジスタ52Aのゲー
トは第1入力端子21に接続され、ドレインはPMOS
トランジスタ53Aのドレインに接続され、NMOSト
ランジスタ52Bのゲートは第2入力端子22に接続さ
れ、ドレインはPMOSトランジスタ53Bのドレイン
に接続される。また、NMOSトランジスタ52Aのソ
ース及びNMOSトランジスタ52Bのソースが互いに
接続される。
【0015】PMOSトランジスタ53A及び53Bの
ゲートはバイアス端子72を介してバイアス電圧VB2
が印加される。そして、NMOSトランジスタ52Aの
ドレイン(PMOSトランジスタ53Aのドレイン)が
第1出力端子41に接続され、NMOSトランジスタ5
2Bのドレイン(PMOSトランジスタ53B)のドレ
インが第2出力端子42に接続される。そして、PMO
Sトランジスタ53A及びPMOSトランジスタ53B
のソースがそれぞれ電源VDDに接続される。
【0016】NMOSトランジスタ51A、52A及び
53Aの形状パラメータ(チャネル幅/チャネル長)
は、それぞれNMOSトランジスタ51B、52B及び
53Bの形状パラメータと等しくなるように設計され
る。
【0017】このような構成の差動増幅器3は、第1入
力端子21及び第2入力端子22より得られる電位差に
基づき、第1出力端子41及び第2出力端子42のう
ち、一方の端子が“1”(VDDレベル)に、他方の端
子が“0”(接地レベル)に設定される。
【0018】
【発明が解決しようとする課題】差動増幅器が正常に動
作するためには、NMOSトランジスタ51Aのドレイ
ン・ソース間の電流値I51AとNMOSトランジスタ
51Bのドレイン・ソース間の電流値I51Bとを加え
た値と、PMOSトランジスタ53Aのドレイン・ソー
ス間の電流値I53AとPMOSトランジスタ53Bの
ドレイン・ソース間の電流値I53Bを加えた値とが同
一にする必要がある。
【0019】つまり、(I51A+I51B)=(I5
3A+I53B)とする必要がある。このため、バイア
ス電圧VB1を固定した場合、バイアス電圧VB2を精
密なレベルで正確に設定する必要があった。
【0020】しかしながら、製造段階で差動増幅器3を
構成するトランジスタ51A〜53A及び51B〜53
Bの形状パラメータにバラツキが生じ、設計段階で所望
する形状パラメータが得れなかった場合、このバラツキ
が原因でトランジスタ間の各ノードのバイアス電位が変
動し、その結果、設計段階で正確に計算されたバイアス
電圧VB2を与えると、差動増幅器3を構成するトラン
ジスタの形状パラメータのバラツキによりアンプとして
の入出力特性が悪化してしまうという問題点があった。
【0021】差動増幅器3の入出力特性が悪化すると、
例えば図8の入出力特性T′のようになる。この入出力
特性T′における増幅率が高く増幅に適した電圧範囲R
V′は図8に示す範囲となり、一方、入出力特性曲線
T′と「入力電圧=出力電圧」という条件を満たす直線
Lとの交点M′でバランス電圧VBS′が決定されてしま
うため、バランス電圧VBS′から離れて適増幅電圧範囲
RV′が設定されていまう不具合が生じる。
【0022】その結果、図6で示した電圧比較器のノー
ドN1の電位変化(VCM−VIN)が微小な値をとる場
合、増幅部2の第1出力端子41及び第2出力端子42
の出力信号の振幅が小さくなるため、正しい論理出力を
得られない、あるいは、正しい論理出力を得るまでの期
間が長くなって高速動作が困難となるという問題点があ
った。
【0023】図10は、上記問題点の解消するための電
圧比較器の構成を示す説明図である。同図示すように、
差動増幅器3のバイアス端子71及びバイアス端子72
にバイアス回路5が接続され、バイアス回路5は1つの
バイアス電圧VB1を取り込み、バイアス端子71及び
バイアス端子72それぞれにバイアス電圧VB1及びバ
イアス電圧VB3を出力する。なお、他の構成は図6で
示した電圧比較器と同様であるため、説明は省略する。
【0024】図11は、図10のバイアス回路5の内部
構成を示す回路図である。同図に示すように、バイアス
回路5は、NMOSトランジスタ61、NMOSトラン
ジスタ62及びPMOSトランジスタ63から構成され
ている。NMOSトランジスタ61のソースは接地さ
れ、ゲートにバイアス電圧VB1が印加されるとともに
バイアス端子71に接続され、ドレインはNMOSトラ
ンジスタ62のソースに接続される。NMOSトランジ
スタ62のドレイン及びゲートは共有され、ドレイン
(ゲート)がPMOSトランジスタ63の共有されたド
レイン及びゲートに接続されるとともにバイアス端子7
2に接続され、PMOSトランジスタ63のソースは電
源VDDに接続される。なお、NMOSトランジスタ6
1、NMOSトランジスタ62及びPMOSトランジス
タ63は、差動増幅器3のトランジスタ51A〜53A
及び51B〜53Bと同一基板上に同時に形成される。
【0025】以下、NMOSトランジスタ61、NMO
Sトランジスタ62及びPMOSトランジスタ63の形
状パラメータについて述べる。
【0026】NMOSトランジスタ61、NMOSトラ
ンジスタ62及びPMOSトランジスタ63それぞれの
形状パラメータは、NMOSトランジスタ51A、NM
OSトランジスタ52A及びPMOSトランジスタ53
Aそれぞれの形状パラメータ並びにNMOSトランジス
タ51B、NMOSトランジスタ52B及びPMOSト
ランジスタ53Bそれぞれの形状パラメータと同一に設
定される。
【0027】あるいは、NMOSトランジスタ61、N
MOSトランジスタ62及びPMOSトランジスタ63
の形状パラメータの比が、NMOSトランジスタ51
A、NMOSトランジスタ52A及びPMOSトランジ
スタ53Aの形状パラメータの比並びにNMOSトラン
ジスタ51B、NMOSトランジスタ52B及びPMO
Sトランジスタ53Bの形状パラメータの比と同一に設
定される。
【0028】また、前述したように、NMOSトランジ
スタ61、NMOSトランジスタ62及びPMOSトラ
ンジスタ63が、差動増幅器3のトランジスタ51A〜
53A及び51B〜53Bと同一基板上に形成されてい
るため、差動増幅器3のトランジスタ51A〜53A及
び51B〜53Bの形状パラメータのバラツキと同傾向
のバラツキがバイアス回路5のトランジスタ61〜63
にも現れる。
【0029】バイアス回路5のNMOSトランジスタ6
1、62及びPMOSトランジスタ63のソース−ドレ
イン間のパスは同一パス上に接続されているため、NM
OSトランジスタ61のソース−ドレイン間の電流値I
61と、PMOSトランジスタ63のソース−ドレイン
間の電流値I63とは等しくなる。
【0030】このような構成のバイアス回路5をバイア
ス端子71及びバイアス端子72を介して差動増幅器3
に接続すると、バイアス端子72を介して差動増幅器3
とバイアス回路5とが接続されることにより、バイアス
回路5のPMOSトランジスタ63と、差動増幅器3の
PMOSトランジスタ53A及びPMOSトランジスタ
53Bとによりカレントミラー回路が構成される。
【0031】したがって、この条件下で、バイアス電圧
VB1を印加すると、バイアス回路5により、差動増幅
器3のNMOSトランジスタ51A及びNMOSトラン
ジスタ51Bのゲートにバイアス電圧VB1がそのまま
印加されるとともに、I61=I63とするバイアス電
圧VB3がバイアス端子72に出力される。
【0032】すなわち、バイアス電圧VB3は、バイア
ス回路5のトランジスタ61〜63の形状パラメータの
バラツキを補正して、I61=I63とする電圧値に制
御される。そして、トランジスタ61〜63の形状パラ
メータのバラツキは差動増幅器3のトランジスタ51A
〜53A及び51B〜53Bの形状パラメータのバラツ
キを反映する。
【0033】したがって、バイアス電圧VB3がバイア
ス端子72を介して差動増幅器3のPMOSトランジス
タ53A及びPMOSトランジスタ53Bのゲートに供
給されることにより、差動増幅器3のトランジスタ51
A〜53A及び51B〜53Bのバラツキを補正して、
良好な入出力特性を得ることができる。
【0034】しかしながら、バイアス回路5を用いると
電源電圧を上昇する必要があるという新たな問題が生ず
る。以下、その点について詳述する。
【0035】バイアス回路5における必要最小限の電源
電圧を求めると、(NMOSトランジスタ61を飽和状
態に保持するめのドレイン・ソース間電圧Vdsat1)+
(NMOSトランジスタ62を飽和状態に保持するめの
ドレイン・ソース間電圧Vdsat2)+(PMOSトラン
ジスタ63を飽和状態に保持するめのドレイン・ソース
間電圧Vdsat3)+(NMOSトランジスタ62の閾値
電圧Vth2)+(PMOSトランジスタ63の閾値電圧
Vth3)以上の電源電圧が必要となる。
【0036】これに対して、差動増幅器3のみの構成で
は、(NMOSトランジスタ51A(51B)を飽和状
態に保持するめのドレイン・ソース間電圧Vdsat1)+
(NMOSトランジスタ52A(52B)を飽和状態に
保持するめのドレイン・ソース間電圧Vdsat2)+(P
MOSトランジスタ53A(53B)を飽和状態に保持
するめのドレイン・ソース間電圧Vdsat3)+(NMO
Sトランジスタ52A(52B)の閾値電圧Vth2)以
上の電源電圧が必要となる。
【0037】すなわち、バイアス回路5を用いることに
より、差動増幅器3の電源電圧を(PMOSトランジス
タ63の閾値電圧Vth3)だけ余分に増加させる必要が
生じるため、低電源電圧化を妨げるという問題点があっ
た。一般にバッテリ駆動の電子機器では3V電源化が求
められており、閾値電圧(およそ0.7V)の増加は致
命的な損失である。
【0038】この発明は上記問題点を解決するためにな
されたもので、動作用電源電圧を必要最小限に抑え、か
つ入出力特性が良好な差動増幅回路を得ることを目的と
する。
【0039】
【課題を解決するための手段】この発明にかかる請求項
1記載の差動増幅回路は、第1及び第2の入力部、第1
及び第2の出力部並びにバイアス端子を有し、前記第1
及び第2の入力部より得られる電位差を増幅した信号及
びその反転信号を前記第1及び第2の出力部からそれぞ
れ出力し、前記バイアス端子より得られる電圧により入
出力特性が制御される第1の差動増幅器と、前記バイア
ス端子に接続され、バイアス電圧を前記バイアス端子に
出力するバイアス回路とを備えた回路であって、前記バ
イアス回路は、前記第1の差動増幅器と同一基板上に形
成され、第3及び第4の入力部並びに第3及び第4の出
力部を有し、前記第3及び第4の入力部より得られる電
位差を増幅した信号及びその反転信号を前記第3及び第
4の出力部からそれぞれ出力する構成で、前記第3の入
力部及び前記第3の出力部が短絡され、前記第4の入力
部に所定の入力電圧を受け、前記第4の出力部より得ら
れる電圧を前記バイアス電圧として前記バイアス端子に
出力する第2の差動増幅器を含んで構成される。
【0040】また、請求項2記載の差動増幅回路のよう
に、前記第1の差動増幅器は、一方電極が第1の電源に
接続され、他方電極が前記第1の出力部となり、制御電
極に印加される制御電圧に応じて前記第1の電源から前
記第1の出力部に向けて第1の負荷電流を供給する第1
の負荷電流制御トランジスタと、一方電極が前記第1の
電源に接続され、他方電極が前記第2の出力部となり、
制御電極に印加される制御電圧に応じて前記第1の電源
から前記第2の出力部に向けて第2の負荷電流を供給す
る第2の負荷電流制御トランジスタと、一方電極が前記
第1の出力部に接続され、制御電極が前記第1の入力部
となる第1の出力制御トランジスタと、一方電極が前記
第2の出力部に接続され、制御電極が前記第2の入力部
となる第2の出力制御トランジスタと、一方端が前記第
1及び第2の出力制御トランジスタの他方電極に接続さ
れ、他方端が前記第2の電源に接続され、前記第2の電
源に向けて定電流を供給する第1の定電流供給手段とを
備え、前記第1及び前記第2の負荷電流制御トランジス
タの制御電極は共通に前記バイアス端子に接続され、前
記バイアス回路の前記第2の差動増幅器は、前記所定の
入力電圧を受ける電圧入力端子と、一方電極が前記第1
の電源に接続され、他方電極が前記第3の出力部とな
り、制御電極に印加される制御電圧に応じて前記第1の
電源から前記第3の出力部に向けて第3の負荷電流を供
給する第3の負荷電流制御トランジスタと、一方電極が
前記第1の電源に接続され、他方電極が前記第4の出力
部となり、制御電極に印加される制御電圧に応じて前記
第1の電源から前記第4の出力部に向けて第4の負荷電
流を供給する第4の負荷電流制御トランジスタと、一方
電極が前記第3の出力部に接続され、制御電極が前記第
3の入力部となる第3の出力制御トランジスタと、一方
電極が前記第4の出力部に接続され、制御電極が前記第
4の入力部となる第4の出力制御トランジスタと、一方
端が前記第3及び第4の出力制御トランジスタの他方電
極に接続され、他方端が前記第2の電源に接続され、前
記第2の電源に向けて定電流を供給する第2の定電流供
給手段とを備え、前記第3の出力制御トランジスタの制
御電極と一方電極とを短絡し、前記第4の負荷電流制御
トランジスタの制御電極と他方電極とを短絡し、前記電
圧入力端子に前記第4の出力制御トランジスタの制御電
極が接続され、前記第3及び第4の負荷電流制御トラン
ジスタの制御電極より得られる電圧を前記バイアス電圧
として前記バイアス端子に出力するように構成してもよ
い。
【0041】さらに、請求項3記載の差動増幅回路のよ
うに、前記第1の差動増幅器の前記第1の定電流供給手
段は、電流制御電圧を受ける第2のバイアス端子と、一
方電極が前記一方端として前記第1及び第2の出力制御
トランジスタの他方電極に接続され、他方電極が前記他
方端として前記第2の電源に接続され、前記第2のバイ
アス端子を介して制御電極に印加される前記電流制御電
圧に応じて、前記第2の電源に向けて第1の定電流を供
給する第1の定電流制御トランジスタと、一方電極が前
記一方端として前記第1及び第2の出力制御トランジス
タの他方電極に接続され、他方電極が前記他方端として
前記第2の電源に接続され、前記第2のバイアス端子を
介して制御電極に印加される前記電流制御電圧に応じ
て、前記第2の電源に向けて第2の定電流を供給する第
2の定電流制御トランジスタとを備え、前記バイアス回
路の前記第2の差動増幅器の前記第2の定電流供給手段
は、前記電流制御電圧を受ける第3のバイアス端子と、
一方電極が前記一方端として前記第3及び第4の出力制
御トランジスタの他方電極に接続され、他方電極が前記
他方端として前記第2の電源に接続され、前記第3のバ
イアス端子を介して制御電極に印加される前記電流制御
電圧に応じて、前記第2の電源に向けて第3の定電流を
供給する第3の定電流制御トランジスタと、一方電極が
前記一方端として前記第3及び第4の出力制御トランジ
スタの他方電極に接続され、他方電極が前記他方端とし
て前記第2の電源に接続され、前記第3のバイアス端子
を介して制御電極に印加される前記電流制御電圧に応じ
て、前記第2の電源に向けて第4の定電流を供給する第
4の定電流制御トランジスタとを備えてもよい。
【0042】あるいは請求項4記載の差動増幅回路のよ
うに、前記第1の差動増幅器の前記第1の定電流供給手
段は、電流制御電圧を受ける第2のバイアス端子と、一
方電極が前記一方端として前記第1及び第2の出力制御
トランジスタの他方電極に接続され、他方電極が前記他
方端として前記第2の電源に接続され、前記第2のバイ
アス端子を介して制御電極に印加される前記電流制御電
圧に応じて、前記第2の電源に向けて定電流を供給する
第1の定電流制御トランジスタとを備え、前記バイアス
回路の前記第2の差動増幅器の前記定電流供給手段は、
前記電流制御電圧を受ける第3のバイアス端子と、一方
電極が前記一方端として前記第3及び第4の出力制御ト
ランジスタの他方電極に接続され、他方電極が前記他方
端として前記第2の電源に接続され、前記第3のバイア
ス端子を介して制御電極に印加される前記電流制御電圧
に応じて、前記第2の電源に向けて定電流を供給する第
2の定電流制御トランジスタとを備えてもよい。
【0043】
【作用】この発明における請求項1記載の差動増幅回路
のバイアス回路における第2の差動増幅器は、第1の差
動増幅器と同一基板上に形成され、第3及び第4の入力
部並びに第3及び第4の出力部を有し、第3及び第4の
入力部より得られる電位差を増幅した信号及びその反転
信号を第3及び第4の出力部からそれぞれ出力する構成
で、第3の入力部及び第3の出力部が短絡され、第4の
入力部に所定の入力電圧を受け、第4の出力部より得ら
れる電圧をバイアス電圧としてバイアス端子に出力する
ため、このバイアス電圧は、第2の差動増幅器の差動増
幅動作に最適な値になる。
【0044】また、第1の差動増幅器及び第2の差動増
幅器を同一基板上に設けているため、製造段階に生じる
内部の素子の形状パラメータのバラツキは、第1の差動
増幅器及び第2の差動増幅器で同じ傾向で生じる性質が
ある。
【0045】一方、バイアス回路の第2の差動増幅器
は、第1の差動増幅器と等価な構成であるため、第2の
差動増幅器が動作可能な電源電圧は、第1の差動増幅器
が動作可能な電源電圧に等しくなる。
【0046】また、この発明における請求項2記載の差
動増幅回路におけるバイアス回路は、第1の差動増幅器
と等価な構成の第2の差動増幅器を含み、第3の出力制
御トランジスタの制御電極(第3の入力部)と一方電極
(第3の出力部)とを短絡し、第4の負荷電流制御トラ
ンジスタの制御電極と他方電極(第4の出力部)とを短
絡しているため、第3の出力トランジスタの制御電極の
電位は、第4の出力制御トランジスタの制御電極に受け
る出力制御電圧に等しくなるように制御される。
【0047】したがって、第2の差動増幅器において、
第3及び第4の負荷電流制御トランジスタの第3及び第
4の負荷電流は、第2の差動増幅器内の各トランジスタ
の形状パラメータのバラツキを補正して、差動増幅動作
する際の最適な値になる。
【0048】そして、このときの第3及び第4の負荷電
流制御トランジスタの制御電極により得られる電圧がバ
イアス電圧としてバイアス端子に出力され、第1の差動
増幅器の第1及び第2の負荷電流制御トランジスタの制
御電圧に印加される。
【0049】また、第1の差動増幅器及び第2の差動増
幅器を同一基板上に設けているため、製造段階に生じる
内部のトランジスタの形状パラメータのバラツキは、第
1の差動増幅器及び第2の差動増幅器で同じ傾向で生じ
る性質がある。
【0050】一方、バイアス回路の第2の差動増幅器
は、第1の差動増幅器と等価な構成であるため、第2の
差動増幅器が動作可能な第1の電源と第2の電源との電
位差は、差動増幅器が動作可能な第1の電源と第2の電
源との電位差に等しくなる。
【0051】また、請求項3記載の差動増幅回路は、第
1及び第2の定電流制御トランジスタからなる第1の差
動増幅器の第1の定電流供給手段に対応して、バイアス
回路の第2の差動増幅器の第2の定電流供給手段を第3
及び第4の定電流制御トランジスタから構成することに
より、定電流供給手段の構成をも含めて等価レベルを維
持している。
【0052】また、請求項4記載の差動増幅回路は、第
1の定電流制御トランジスタからなる第1の差動増幅器
の第1の定電流供給手段に対応して、バイアス回路の第
2の差動増幅器の第2の定電流供給手段を第2の定電流
制御トランジスタから構成することにより、定電流供給
手段の構成をも含めて等価レベルを維持している。
【0053】
【実施例】
<第1の実施例>図1はこの発明の第1の実施例である
差動増幅回路を用いた電圧比較器の構成を示す回路図で
ある。同図に示すように、電圧比較器は入力部1と第1
の実施例の差動増幅回路である増幅部2とから構成され
る。
【0054】入力部1は、外部より被比較電圧VIN及び
比較電圧VCMをそれぞれ受ける入力端子101及び入力
端子102を有し、入力端子101はスイッチSW1を
介して出力端子となるノードN1に接続され、入力端子
102はスイッチSW2を介してノードN1に接続され
る。スイッチSW1は制御信号φ1でオン・オフ制御さ
れ、スイッチSW2は制御信号φ2でオン・オフ制御さ
れる。
【0055】一方、増幅部2はノードN1を入力端子と
し、このノードN1から結合容量CC1を介して差動増
幅器3の第1入力端子21に接続され、また、接地レベ
ルが結合容量CC2を介して差動増幅器3の第2入力端
子22に接続される。
【0056】差動増幅器3の負入力が第1入力端子21
に接続され、反転出力が第1出力端子41を介して外部
に出力されるとともに、スイッチSW31を介して第1
入力端子21に帰還される。そして、差動増幅器3の正
入力が第2入力端子22に接続され、その正転出力が第
2出力端子42を介して外部に出力されるとともに、ス
イッチSW32を介して第2入力端子22に帰還する。
【0057】差動増幅器3はバイアス端子71及びバイ
アス端子72を介して、バイアス回路4よりバイアス電
圧VB1及びバイアス電圧VB5が供給される。
【0058】バイアス回路4は、反転出力を負入力に負
帰還させ、図示しないバイアス端子に第1のバイアス電
圧VB1を受け、正入力に第2のバイアス電圧VB4を
受ける差動増幅器を基本構成としており、バイアス電圧
VB1をバイアス端子71に出力し、正転出力の電圧で
もあるバイアス電圧VB5をバイアス端子72に出力す
る。
【0059】図2は、差動増幅器3の内部構成を示す回
路図である。同図に示すように、差動増幅器3は、NM
OSトランジスタ51A、51B、52A、52BとP
MOSトランジスタ53A、53Bとから構成される。
【0060】定電流制御トランジスタであるNMOSト
ランジスタ51A及び51Bのソースは共通に接地さ
れ、ゲートはバイアス端子71を介してバイアス電圧V
B1が共通に印加され、ドレインはそれぞれ出力制御ト
ランジスタであるNMOSトランジスタ52A及び52
Bのソースに接続されるとともに、共通に接続される。
【0061】NMOSトランジスタ52Aのゲートは第
1入力端子21に接続され、ドレインはPMOS負荷電
流制御トランジスタであるトランジスタ53Aのドレイ
ンに接続され、NMOSトランジスタ52Bのゲートは
第2入力端子22に接続され、ドレインは負荷電流制御
トランジスタであるPMOSトランジスタ53Bのドレ
インに接続される。
【0062】PMOSトランジスタ53A及び53Bの
ゲートはバイアス端子72を介してバイアス電圧VB5
が印加される。そして、NMOSトランジスタ52Aの
ドレイン(PMOSトランジスタ53Aのドレイン)が
第1出力端子41に接続され、NMOSトランジスタ5
2Bのドレイン(PMOSトランジスタ53B)のドレ
インが第2出力端子42に接続される。そして、PMO
Sトランジスタ53A及びPMOSトランジスタ53B
のソースがそれぞれ電源VDDに接続される。
【0063】NMOSトランジスタ51A、52A及び
53Aの形状パラメータ(チャネル幅/チャネル長)
は、それぞれNMOSトランジスタ51B、52B及び
53Bの形状パラメータと等しくなるように設計され
る。
【0064】図3は、バイアス回路4の内部構成を示す
回路図である。同図に示すように、バイアス回路4は、
NMOSトランジスタ11A、11B、12A、12B
とPMOSトランジスタ13A、13Bとから構成され
る。
【0065】定電流制御トランジスタであるNMOSト
ランジスタ11A及び11Bのソースは共に接地され、
ゲートはバイアス電圧VB1を受けるとともにバイアス
端子71に接続され、ドレインはそれぞれ出力制御トラ
ンジスタであるNMOSトランジスタ12A及び12B
のソースに接続されるとともに、共通に接続される。し
たがって、バイアス回路4の定電流制御トランジスタで
あるNMOSトランジスタ11A及び11Bは、差動増
幅器3の定電流制御トランジスタであるNMOSトラン
ジスタ51A及び51Bと等価な構成となる。
【0066】NMOSトランジスタ12Aのゲート,ド
レイン間が短絡され、そのドレイン(ゲート)は負荷電
流制御トランジスタであるPMOSトランジスタ13A
のドレインに接続される。一方、NMOSトランジスタ
12Bのゲートにバイアス電圧VB4が印加され、ドレ
インはゲート・ドレイン共通の負荷電流制御トランジス
タであるPMOSトランジスタ13Bのドレイン(ゲー
ト)に接続される。
【0067】PMOSトランジスタ13A及び13Bの
ゲートはバイアス端子72に接続され、ソースは共に電
源VDDに接続される。したがって、PMOSトランジ
スタ13A及び13Bのゲート電圧がバイアス電圧V3
Bとしてバイアス端子72に付与される。
【0068】NMOSトランジスタ11A、12A及び
13Aの形状パラメータ(チャネル幅/チャネル長)
は、それぞれNMOSトランジスタ11B、12B及び
13Bの形状パラメータと等しくなるように設計され
る。
【0069】以下、差動増幅器3の各トランジスタに対
するNMOSトランジスタ11(11A,11B)、N
MOSトランジスタ12(12A,12B)及びPMO
Sトランジスタ13(13A,13B)の形状パラメー
タについて述べる。
【0070】NMOSトランジスタ11、NMOSトラ
ンジスタ12及びPMOSトランジスタ13それぞれの
形状パラメータは、NMOSトランジスタ51A、NM
OSトランジスタ52A及びPMOSトランジスタ53
Aそれぞれの形状パラメータ並びにNMOSトランジス
タ51B、NMOSトランジスタ52B及びPMOSト
ランジスタ53Bそれぞれの形状パラメータと同一に設
定される。
【0071】あるいは、NMOSトランジスタ11、N
MOSトランジスタ12及びPMOSトランジスタ13
の形状パラメータの比が、NMOSトランジスタ51
A、NMOSトランジスタ52A及びPMOSトランジ
スタ53Aの形状パラメータの比並びにNMOSトラン
ジスタ51B、NMOSトランジスタ52B及びPMO
Sトランジスタ53Bの形状パラメータの比と同一に設
定される。
【0072】このようにバイアス回路4は、定電流制御
トランジスタを含めて基本的に差動増幅器3と等価な第
2の差動増幅器として動作可能なボルテージフォロア回
路構成となっている。バイアス回路4は、NMOSトラ
ンジスタ12Aのゲート・ドレイン間が短絡され、PM
OSトランジスタ13Bのゲート・ドレイン間が短絡さ
れることにより、NMOSトランジスタ12Aのゲート
電位は、NMOSトランジスタ12Bのゲートに付与さ
れるバイアス電圧VB4に等しくなるように制御され
る。
【0073】以下、この点について詳述する。
【0074】短期的にNMOSトランジスタ12Aのゲ
ート電位がバイアス電圧VB4より低くなる場合、NM
OSトランジスタ12Bのドレイン電流が、NMOSト
ランジスタ12Aのドレイン電流より大きくなる方向に
作用する。
【0075】また、PMOSトランジスタ13Bのドレ
イン電流はNMOSトランジスタ12Bのドレイン電流
と等しく、PMOSトランジスタ13AはPMOSトラ
ンジスタ13Bとカレントミラー構成となるため、PM
OSトランジスタ13Aのドレイン電流はNMOSトラ
ンジスタ12Bのドレイン電流と等しくなる。
【0076】その結果、PMOSトランジスタ13Aの
ドレイン電流がNMOSトランジスタ12Aのドレイン
電流より大きくなるため、PMOSトランジスタ13A
のドレイン(ゲート)とNMOSトランジスタ12Aの
ドレインと交点となるノードN2の電位、すなわちNM
OSトランジスタ12Aのゲート電位が上昇する方向に
働く。
【0077】一方、短期的にNMOSトランジスタ12
Aのゲート電位がバイアス電圧VB4より高くなる場
合、NMOSトランジスタ12Bのドレイン電流が、N
MOSトランジスタ12Aのドレイン電流より小さくな
る方向に作用する。
【0078】その結果、PMOSトランジスタ13Aの
ドレイン電流がNMOSトランジスタ12Aのドレイン
電流より小さくなるため、NMOSトランジスタ12A
のゲート電位が下降する方向に働く。
【0079】すなわち、NMOSトランジスタ12Aの
ゲート電位をV12とすると、V12<VB4のとき、
V12は上昇する方向に作用し、V12>VB4のと
き、V12は下降する方向に作用する。したがって、V
12=VB4となるように制御される。
【0080】このような構成のバイアス回路4をバイア
ス端子71及びバイアス端子72を介して差動増幅器3
に接続すると、バイアス電圧VB4は差動増幅器3にお
けるバランス電圧VBSとなる。したがって、差動増幅器
3のバランス電圧VBSは、バイアス電圧VB4に基づき
容易に調整可能となる。
【0081】また、バイアス回路4におけるNMOSト
ランジスタ12Aのゲート電位は、NMOSトランジス
タ12Bのゲートに付与されるバイアス電圧VB4に等
しくなるように制御されることにより、トランジスタ1
1A〜13A間を流れる各トランジスタのドレイン−ソ
ース間電流と、トランジスタ11B〜13B間を流れる
各トランジスタのドレイン−ソース間電流とが等しくな
るため、NMOSトランジスタ11B(11A)のソー
ス−ドレイン間の電流値I11B(I11A)と、PM
OSトランジスタ13B(13A)のソース−ドレイン
間の電流値I13B(I13A)とは等しくなる。この
状況は、製造段階に生じるバイアス回路4を構成する各
トランジスタ11A〜13A及び11B〜13Bの形状
パラメータのバラツキに併せて、PMOSトランジスタ
13A及び13Bのゲート電圧であるバイアス電圧VB
5を変化させることにより常に実現される。そして、上
記状況は、バイアス回路4が差動増幅動作する際に最適
な状態であるといえる。
【0082】また、バイアス端子72を介して差動増幅
器3とバイアス回路4とが接続されることにより、バイ
アス回路4のPMOSトランジスタ13と、差動増幅器
3のPMOSトランジスタ53A及びPMOSトランジ
スタ53Bとがカレントミラー構成となる。
【0083】したがって、この条件下で、バイアス電圧
VB1及びバイアス電圧VB4を印加すると、バイアス
回路4により、差動増幅器3のNMOSトランジスタ5
1A及びNMOSトランジスタ51Bのゲートにバイア
ス電圧VB1がそのまま印加されるとともに、バイアス
電圧VB4によりバランス電圧VBSが決定され、I11
B=I13B(I11A=I13B)とするバイアス電
圧VB5がバイアス端子72に出力される。
【0084】すなわち、バイアス電圧VB5は、バイア
ス回路4のトランジスタ11B〜13Bの形状パラメー
タのバラツキを補正して、I11B=I13Bとする最
適な電圧値に制御される。そして、トランジスタ11B
〜13Bの形状パラメータのバラツキは差動増幅器3の
トランジスタ51A〜53A及び51B〜53Bの形状
パラメータのバラツキを反映する。
【0085】したがって、従来のバイアス回路5と同
様、バイアス電圧VB5がバイアス端子72を介して差
動増幅器3のPMOSトランジスタ53A及びPMOS
トランジスタ53Bのゲートに供給されるため、差動増
幅器3のトランジスタ51A〜53A及び51B〜53
Bのバラツキを補正して、良好な入出力特性を得ること
ができる。
【0086】また、バイアス回路4における必要最小限
の電源電圧を求めると、(NMOSトランジスタ11B
(11A)を飽和状態に保持するめのドレイン・ソース
間電圧Vdsat1)+(NMOSトランジスタ12B(1
2A)を飽和状態に保持するめのドレイン・ソース間電
圧Vdsat2)+(PMOSトランジスタ13B(13
A)を飽和状態に保持するめのドレイン・ソース間電圧
Vdsat3)+(NMOSトランジスタ12B(12A)
の閾値電圧Vth2)となる。
【0087】一方、差動増幅器3の構成では、従来例で
述べたように、(NMOSトランジスタ51A(51
B)を飽和状態に保持するめのドレイン・ソース間電圧
Vdsat1)+(NMOSトランジスタ52A(52B)
を飽和状態に保持するめのドレイン・ソース間電圧Vds
at2)+(PMOSトランジスタ53A(53B)を飽
和状態に保持するめのドレイン・ソース間電圧Vdsat
3)+(NMOSトランジスタ52A(52B)の閾値
電圧Vth2)以上の電源電圧が必要となる。
【0088】したがって、バイアス回路4と従来のバイ
アス回路5とを比較すると、(PMOSトランジスタ1
3B(13A)の閾値電圧Vth3)を低減することによ
り、差動増幅器3の必要電源電圧と同レベルを維持する
ことができる。
【0089】このように、バイアス回路4を基本的に差
動増幅器3と等価な回路構成で実現することにより、バ
イアス回路4の動作可能電圧を差動増幅器3の動作可能
電圧と同レベルに設定することができる。
【0090】その結果、動作用電源電圧を必要最小限に
抑え、かつ入出力特性が良好な差動増幅回路を得ること
ができる。
【0091】<第2の実施例>図4はこの発明の第2の
実施例である差動増幅器3の内部構成を示す回路図であ
る。なお、増幅部2の全体構成は図1で示した第1の実
施例の構成と同様である。
【0092】同図に示すように、差動増幅器3は、NM
OSトランジスタ51、52A、52BとPMOSトラ
ンジスタ53A、53Bとから構成される。
【0093】定電流制御トランジスタであるNMOSト
ランジスタ51のソースは接地され、ゲートにはバイア
ス端子71を介してバイアス電圧VB1が印加され、ド
レインは出力制御トランジスタであるNMOSトランジ
スタ52A及び52Bのソースに接続される。
【0094】NMOSトランジスタ52Aのゲートは第
1入力端子21に接続され、ドレインは負荷電流制御ト
ランジスタであるPMOSトランジスタ53Aのドレイ
ンに接続され、NMOSトランジスタ52Bのゲートは
第2入力端子22に接続され、ドレインは負荷電流制御
トランジスタであるPMOSトランジスタ53Bのドレ
インに接続される。
【0095】PMOSトランジスタ53A及び53Bの
ゲートにはバイアス端子72を介してバイアス電圧VB
5が印加される。そして、NMOSトランジスタ52A
のドレイン(PMOSトランジスタ53Aのドレイン)
が第1出力端子41に接続され、NMOSトランジスタ
52Bのドレイン(PMOSトランジスタ53Bのドレ
イン)が第2出力端子42に接続される。そして、PM
OSトランジスタ53A及びPMOSトランジスタ53
Bのソースがそれぞれ電源VDDに接続される。
【0096】NMOSトランジスタ52A及び53Aの
形状パラメータ(チャネル幅/チャネル長)は、それぞ
れNMOSトランジスタ52B及び53Bの形状パラメ
ータと等しくなるように設計される。
【0097】ただし、NMOSトランジスタ51の形状
パラメータは、図2で示した第1の実施例のNMOSト
ランジスタ51Aのドレイン−ソース間の電流値とNM
OSトランジスタ51Bのドレイン−ソース間の電流値
とを足し合わせた値に等しくなるように調整される。
【0098】図5は、この発明の第2の実施例である差
動増幅回路のバイアス回路を示す回路図である。同図に
示すように、第2の実施例のバイアス回路は、NMOS
トランジスタ11、12A、12BとPMOSトランジ
スタ13A、13Bとから構成される。
【0099】定電流制御トランジスタであるNMOSト
ランジスタ11のソースは接地され、ゲートはバイアス
電圧VB1を受けるとともにバイアス端子71に接続さ
れ、ドレインはNMOSトランジスタ12A及び12B
のソースに接続される。したがって、バイアス回路4の
定電流制御トランジスタであるNMOSトランジスタ1
1は、差動増幅器3の定電流制御トランジスタであるN
MOSトランジスタ51と等価な構成となる。
【0100】NMOSトランジスタ12Aのゲート,ド
レイン間が短絡され、そのドレイン(ゲート)はPMO
Sトランジスタ13Aのドレインに接続される。一方、
NMOSトランジスタ12Bのゲートにバイアス電圧V
B4が印加され、ドレインはゲート・ドレイン共通のP
MOSトランジスタ13Bのドレイン(ゲート)に接続
される。
【0101】PMOSトランジスタ13A及び13Bの
ゲートはバイアス端子72に接続され、ソースは共に電
源VDDに接続される。したがって、PMOSトランジ
スタ13A及び13Bのゲート電圧がバイアス電圧V3
Bとしてバイアス端子72に付与される。
【0102】ただし、NMOSトランジスタ11の形状
パラメータは、第1の実施例のバイアス回路4のNMO
Sトランジスタ11Aのドレイン−ソース間の電流値と
NMOSトランジスタ11Bのドレイン−ソース間の電
流値とを足し合わせた値に等しくなるように調整されて
おり、NMOSトランジスタ12A及びNMOSトラン
ジスタ12Bの形状パラメータは、それぞれNMOSト
ランジスタ12B及びPMOSトランジスタ13Bの形
状パラメータに等しく設定される。
【0103】このように第2の実施例のバイアス回路4
は、定電流制御トランジスタを含めて基本的に差動増幅
器3と定等価な第2の差動増幅器として動作可能なボル
テージフォロア回路構成となっている。第2の実施例の
バイアス回路4は、第1の実施例同様、NMOSトラン
ジスタ12Aのゲート・ドレイン間が短絡され、PMO
Sトランジスタ13Bのゲート・ドレイン間が短絡され
ることにより、NMOSトランジスタ12Aのゲート電
位は、NMOSトランジスタ12Bのゲートに付与され
るバイアス電圧VB4に等しくなるように制御される。
【0104】このような構成のバイアス回路4をバイア
ス端子71及びバイアス端子72を介して差動増幅器3
に接続すると、バイアス電圧VB4は差動増幅器3にお
けるバランス電圧VBSとなる。したがって、差動増幅器
3のバランス電圧VBSは、バイアス電圧VB4に基づき
容易に調整可能となる。
【0105】また、バイアス回路4におけるNMOSト
ランジスタ12Aのゲート電位は、NMOSトランジス
タ12Bのゲートに付与されるバイアス電圧VB4に等
しくなるように制御されることにより、トランジスタ1
2A〜13A間を流れる各トランジスタのドレイン−ソ
ース間電流と、トランジスタ12B〜13B間を流れる
各トランジスタのドレイン−ソース間電流が等しくなる
ため、NMOSトランジスタ11のソース−ドレイン間
の電流値I11の1/2分と、PMOSトランジスタ1
3B(13A)のソース−ドレイン間の電流値I13B
(I13A)とは等しくなる。
【0106】また、バイアス端子72を介して差動増幅
器3とバイアス回路4とが接続されることにより、バイ
アス回路4のPMOSトランジスタ13と、差動増幅器
3のPMOSトランジスタ53A及びPMOSトランジ
スタ53Bとがカレントミラー構成となる。
【0107】したがって、この条件下で、バイアス電圧
VB1及びバイアス電圧VB4を印加すると、バイアス
回路4により、差動増幅器3のNMOSトランジスタ5
1A及びNMOSトランジスタ51Bのゲートにバイア
ス電圧VB1がそのまま印加されるとともに、バイアス
電圧VB4によりバランス電圧VBSが決定され、I11
/2=I13Bとするバイアス電圧VB5がバイアス端
子72に出力される。
【0108】すなわち、バイアス電圧VB5は、バイア
ス回路4のトランジスタ11、12B,13Bの形状パ
ラメータのバラツキを補正して、I11/2=I13B
とする電圧値に制御される。そして、トランジスタ11
〜13Bの形状パラメータのバラツキは差動増幅器3の
トランジスタ51A〜53A及び51B〜53Bの形状
パラメータのバラツキを反映する。
【0109】したがって、従来のバイアス回路5と同
様、バイアス電圧VB5がバイアス端子72を介して差
動増幅器3のPMOSトランジスタ53A及びPMOS
トランジスタ53Bのゲートに供給されるため、差動増
幅器3のトランジスタ51A〜53A及び51B〜53
Bのバラツキを補正して、良好な入出力特性を得ること
ができる。
【0110】また、バイアス回路4における必要最小限
の電源電圧を求めると、(NMOSトランジスタ11を
飽和状態に保持するめのドレイン・ソース間電圧Vdsat
1)+(NMOSトランジスタ12B(12A)を飽和
状態に保持するめのドレイン・ソース間電圧Vdsat2)
+(PMOSトランジスタ13B(13A)を飽和状態
に保持するめのドレイン・ソース間電圧Vdsat3)+
(NMOSトランジスタ12B(12A)の閾値電圧V
th2)となる。
【0111】したがって、第1の実施例同様、従来のバ
イアス回路5と比較すると、(PMOSトランジスタ1
3B(13A)の閾値電圧Vth3)を低減することによ
り、差動増幅器3の必要電源電圧と同レベルを維持する
ことができる。
【0112】その結果、動作用電源電圧を必要最小限に
抑え、かつ入出力特性が良好な差動増幅回路を得ること
ができる。
【0113】<その他>なお、上記第1及び第2の実施
例では、1つの差動増幅器3に対して1つのバイアス回
路4を設けた例を示したが、複数の差動増幅器3に対し
て1つのバイアス回路4を設ける構成の増幅部2も勿論
考えられる。
【0114】
【発明の効果】この発明における請求項1記載の差動増
幅回路のバイアス回路における第2の差動増幅器は、第
1の差動増幅器と同一基板上に形成され、第3及び第4
の入力部並びに第3及び第4の出力部を有し、第3及び
第4の入力部より得られる電位差を増幅した信号及びそ
の反転信号を第3及び第4の出力部からそれぞれ出力す
る構成で、第3の入力部及び第3の出力部が短絡され、
第4の入力部に所定の入力電圧を受け、第4の出力部よ
り得られる電圧をバイアス電圧としてバイアス端子に出
力するため、このバイアス電圧は、第2の差動増幅器の
差動増幅動作に最適な値になる。
【0115】また、第1の差動増幅器及び第2の差動増
幅器を同一基板上に設けているため、製造段階に生じる
内部の素子の形状パラメータのバラツキは、第1の差動
増幅器及び第2の差動増幅器で同じ傾向で生じる性質が
ある。
【0116】その結果、バイアス電圧が第1の差動増幅
器の第1及び第2の負荷電流制御トランジスタの制御電
極に印加されることにより、第1の差動増幅器において
も、第1の差動増幅器内の各トランジスタの形状パラメ
ータのバラツキを補正して、差動増幅動作する際の最適
な状況設定がなされ、良好な入出力特性を得ることがで
きる。
【0117】一方、バイアス回路の第2の差動増幅器
は、第1の差動増幅器と等価な構成であるため、第2の
差動増幅器が動作可能な電源電圧は、第1の差動増幅器
が動作可能な電源電圧に等しくなる。
【0118】したがって、動作用電源電圧を必要最小限
に抑えることができる。
【0119】また、この発明における請求項2記載の差
動増幅回路におけるバイアス回路は、第1の差動増幅器
と等価な構成の第2の差動増幅器を含み、第3の出力制
御トランジスタの制御電極(第3の入力部)と一方電極
(第3の出力部)とを短絡し、第4の負荷電流制御トラ
ンジスタの制御電極と他方電極(第4の出力部)とを短
絡しているため、第3の出力トランジスタの制御電極の
電位は、第4の出力制御トランジスタの制御電極に受け
る出力制御電圧に等しくなるように制御される。
【0120】したがって、第2の差動増幅器において、
第3及び第4の負荷電流制御トランジスタの第3及び第
4の負荷電流は、第2の差動増幅器内の各トランジスタ
の形状パラメータのバラツキを補正して、差動増幅動作
する際の最適な値になる。
【0121】そして、このときの第3及び第4の負荷電
流制御トランジスタの制御電極により得られる電圧がバ
イアス電圧としてバイアス端子に出力され、第1の差動
増幅器の第1及び第2の負荷電流制御トランジスタの制
御電圧に印加される。
【0122】また、第1の差動増幅器及び第2の差動増
幅器を同一基板上に設けているため、製造段階に生じる
内部のトランジスタの形状パラメータのバラツキは、第
1の差動増幅器及び第2の差動増幅器で同じ傾向で生じ
る性質がある。
【0123】その結果、バイアス電圧が第1の差動増幅
器の第1及び第2の負荷電流制御トランジスタの制御電
極に印加されることにより、第1の差動増幅器において
も、第1の差動増幅器内の各トランジスタの形状パラメ
ータのバラツキを補正して、差動増幅動作する際の最適
な第1及び第2の負荷電流に設定され、良好な入出力特
性を得ることができる。
【0124】一方、バイアス回路の第2の差動増幅器
は、第1の差動増幅器と等価な構成であるため、第2の
差動増幅器が動作可能な第1の電源と第2の電源との電
位差は、差動増幅器が動作可能な第1の電源と第2の電
源との電位差に等しくなる。
【0125】したがって、動作用電源電圧を必要最小限
に抑えることができる。
【0126】さらに、バイアス回路の第2の差動増幅器
の第4の出力制御トランジスタの制御電圧に印加する出
力制御電圧により、第1の差動増幅器のバランス電圧が
決定されるため、外部より第1の差動増幅器のバランス
電圧を容易に設定することができる。
【0127】また、請求項3記載の差動増幅回路は、第
1及び第2の定電流制御トランジスタからなる第1の差
動増幅器の第1の定電流供給手段に対応して、バイアス
回路の第2の差動増幅器の第2の定電流供給手段を第3
及び第4の定電流制御トランジスタから構成することに
より、定電流供給手段の構成をも含めて等価レベルを維
持している。
【0128】また、請求項4記載の差動増幅回路は、第
1の定電流制御トランジスタからなる第1の差動増幅器
の第1の定電流供給手段に対応して、バイアス回路の第
2の差動増幅器の第2の定電流供給手段を第2の定電流
制御トランジスタから構成することにより、定電流供給
手段の構成をも含めて等価レベルを維持している。
【図面の簡単な説明】
【図1】 この発明の第1の実施例である差動増幅回路
を用いた電圧比較器を示す回路図である。
【図2】 図1の差動増幅器の内部構成を示す回路図で
ある。
【図3】 図1のバイアス回路の内部構成を示す回路図
である。
【図4】 この発明の第2の実施例である差動増幅回路
の差動増幅器の内部構成を示す回路図である。
【図5】 この発明の第2の実施例である差動増幅回路
のバイアス回路の内部構成を示す回路図である。
【図6】 従来の電圧比較器の構成を示す回路図であ
る。
【図7】 従来の電圧比較器の動作説明用のタイミング
図である。
【図8】 差動増幅器の入出力特性を示す波形図であ
る。
【図9】 従来の差動増幅器の内部構成を示す回路図で
ある。
【図10】 バイアス回路内蔵の差動増幅回路を用いた
従来の電圧比較器の構成を示す回路図である。
【図11】 図10のバイアス回路の内部構成を示す回
路図である。
【符号の説明】
3 差動増幅器、4 バイアス回路、11,11A,1
1B NMOSトランジスタ、12A,12B NMO
Sトランジスタ、13A,13B PMOSトランジス
タ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平1−272212(JP,A) 特開 平4−288709(JP,A) (58)調査した分野(Int.Cl.7,DB名) H03F 3/45

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項1】 第1及び第2の入力部、第1及び第2の
    出力部並びにバイアス端子を有し、前記第1及び第2の
    入力部より得られる電位差を増幅した信号及びその反転
    信号を前記第1及び第2の出力部からそれぞれ出力し、
    前記バイアス端子より得られる電圧により入出力特性が
    制御される第1の差動増幅器と、 前記バイアス端子に接続され、バイアス電圧を前記バイ
    アス端子に出力するバイアス回路とを備えた差動増幅回
    路であって、 前記バイアス回路は、 前記第1の差動増幅器と同一基板上に形成され、第3及
    び第4の入力部並びに第3及び第4の出力部を有し、前
    記第3及び第4の入力部より得られる電位差を増幅した
    信号及びその反転信号を前記第3及び第4の出力部から
    それぞれ出力する構成で、前記第3の入力部及び前記第
    3の出力部が短絡され、前記第4の入力部に所定の入力
    電圧を受け、前記第4の出力部より得られる電圧を前記
    バイアス電圧として前記バイアス端子に出力する第2の
    差動増幅器を含むことを特徴とする差動増幅回路。
  2. 【請求項2】 前記第1の差動増幅器は、 一方電極が第1の電源に接続され、他方電極が前記第1
    の出力部となり、制御電極に印加される制御電圧に応じ
    て前記第1の電源から前記第1の出力部に向けて第1の
    負荷電流を供給する第1の負荷電流制御トランジスタ
    と、 一方電極が前記第1の電源に接続され、他方電極が前記
    第2の出力部となり、制御電極に印加される制御電圧に
    応じて前記第1の電源から前記第2の出力部に向けて第
    2の負荷電流を供給する第2の負荷電流制御トランジス
    タと、 一方電極が前記第1の出力部に接続され、制御電極が前
    記第1の入力部となる第1の出力制御トランジスタと、 一方電極が前記第2の出力部に接続され、制御電極が前
    記第2の入力部となる第2の出力制御トランジスタと、 一方端が前記第1及び第2の出力制御トランジスタの他
    方電極に接続され、他方端が第2の電源に接続され、前
    記第2の電源に向けて定電流を供給する第1の定電流供
    給手段とを備え、 前記第1及び前記第2の負荷電流制御トランジスタの制
    御電極は共通に前記バイアス端子に接続され、 前記バイアス回路の前記第2の差動増幅器は、 前記所定の入力電圧を受ける電圧入力端子と、 一方電極が前記第1の電源に接続され、他方電極が前記
    第3の出力部となり、制御電極に印加される制御電圧に
    応じて前記第1の電源から前記第3の出力部に向けて第
    3の負荷電流を供給する第3の負荷電流制御トランジス
    タと、 一方電極が前記第1の電源に接続され、他方電極が前記
    第4の出力部となり、制御電極に印加される制御電圧に
    応じて前記第1の電源から前記第4の出力部に向けて第
    4の負荷電流を供給する第4の負荷電流制御トランジス
    タと、 一方電極が前記第3の出力部に接続され、制御電極が前
    記第3の入力部となる第3の出力制御トランジスタと、 一方電極が前記第4の出力部に接続され、制御電極が前
    記第4の入力部となる第4の出力制御トランジスタと、 一方端が前記第3及び第4の出力制御トランジスタの他
    方電極に接続され、他方端が前記第2の電源に接続さ
    れ、前記第2の電源に向けて定電流を供給する第2の定
    電流供給手段とを備え、 前記第3の出力制御トランジスタの制御電極と一方電極
    とを短絡し、前記第4の負荷電流制御トランジスタの制
    御電極と他方電極とを短絡し、前記電圧入力端子に前記
    第4の出力制御トランジスタの制御電極が接続され、前
    記第3及び第4の負荷電流制御トランジスタの制御電極
    より得られる電圧を前記バイアス電圧として前記バイア
    ス端子に出力する、 請求項1記載の差動増幅回路。
  3. 【請求項3】 前記第1の差動増幅器の前記第1の定電
    流供給手段は、 電流制御電圧を受ける第2のバイアス端子と、 一方電極が前記一方端として前記第1及び第2の出力制
    御トランジスタの他方電極に接続され、他方電極が前記
    他方端として前記第2の電源に接続され、前記第2のバ
    イアス端子を介して制御電極に印加される前記電流制御
    電圧に応じて、前記第2の電源に向けて第1の定電流を
    供給する第1の定電流制御トランジスタと、 一方電極が前記一方端として前記第1及び第2の出力制
    御トランジスタの他方電極に接続され、他方電極が前記
    他方端として前記第2の電源に接続され、前記第2のバ
    イアス端子を介して制御電極に印加される前記電流制御
    電圧に応じて、前記第2の電源に向けて第2の定電流を
    供給する第2の定電流制御トランジスタとを備え、 前記バイアス回路の前記第2の差動増幅器の前記第2の
    定電流供給手段は、 前記電流制御電圧を受ける第3のバイアス端子と、 一方電極が前記一方端として前記第3及び第4の出力制
    御トランジスタの他方電極に接続され、他方電極が前記
    他方端として前記第2の電源に接続され、前記第3のバ
    イアス端子を介して制御電極に印加される前記電流制御
    電圧に応じて、前記第2の電源に向けて第3の定電流を
    供給する第3の定電流制御トランジスタと、 一方電極が前記一方端として前記第3及び第4の出力制
    御トランジスタの他方電極に接続され、他方電極が前記
    他方端として前記第2の電源に接続され、前記第3のバ
    イアス端子を介して制御電極に印加される前記電流制御
    電圧に応じて、前記第2の電源に向けて第4の定電流を
    供給する第4の定電流制御トランジスタとを備える、請
    求項2記載の差動増幅回路。
  4. 【請求項4】 前記第1の差動増幅器の前記第1の定電
    流供給手段は、 電流制御電圧を受ける第2のバイアス端子と、 一方電極が前記一方端として前記第1及び第2の出力制
    御トランジスタの他方電極に接続され、他方電極が前記
    他方端として前記第2の電源に接続され、前記第2のバ
    イアス端子を介して制御電極に印加される前記電流制御
    電圧に応じて、前記第2の電源に向けて定電流を供給す
    る第1の定電流制御トランジスタとを備え、 前記バイアス回路の前記第2の差動増幅器の前記第2の
    定電流供給手段は、 前記電流制御電圧を受ける第3のバイアス端子と、 一方電極が前記一方端として前記第3及び第4の出力制
    御トランジスタの他方電極に接続され、他方電極が前記
    他方端として前記第2の電源に接続され、前記第3のバ
    イアス端子を介して制御電極に印加される前記電流制御
    電圧に応じて、前記第2の電源に向けて定電流を供給す
    る第2の定電流制御トランジスタとを備える、請求項2
    記載の差動増幅回路。
JP15582394A 1993-12-21 1994-07-07 差動増幅回路 Expired - Fee Related JP3276512B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP15582394A JP3276512B2 (ja) 1993-12-21 1994-07-07 差動増幅回路
US08/350,030 US5497120A (en) 1993-12-21 1994-11-29 Differential amplifier circuit having a bias circuit with a differential amplifier
DE4445808A DE4445808C2 (de) 1993-12-21 1994-12-21 Differentialverstärkerschaltung

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP32259293 1993-12-21
JP5-322592 1993-12-21
JP15582394A JP3276512B2 (ja) 1993-12-21 1994-07-07 差動増幅回路

Publications (2)

Publication Number Publication Date
JPH07231230A JPH07231230A (ja) 1995-08-29
JP3276512B2 true JP3276512B2 (ja) 2002-04-22

Family

ID=26483736

Family Applications (1)

Application Number Title Priority Date Filing Date
JP15582394A Expired - Fee Related JP3276512B2 (ja) 1993-12-21 1994-07-07 差動増幅回路

Country Status (3)

Country Link
US (1) US5497120A (ja)
JP (1) JP3276512B2 (ja)
DE (1) DE4445808C2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10327072A (ja) * 1997-05-23 1998-12-08 Mitsubishi Electric Corp アナログ/ディジタルコンバータおよび電圧比較器
JP2003133423A (ja) * 2001-10-30 2003-05-09 Mitsubishi Electric Corp 検査用素子を有する半導体装置およびそれを用いた検査方法
CN109787607B (zh) * 2019-01-10 2023-05-26 苏州睿晟芯微电子科技有限公司 基于低压器件的高压高速io电路
CN113364278B (zh) * 2020-04-08 2022-07-12 澜起电子科技(昆山)有限公司 开关电流源电路及开关电流源快速建立方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CH526884A (de) * 1971-01-21 1972-08-15 Bbc Brown Boveri & Cie Schaltungsanordnung zur Erhöhung der Gleichtaktunterdrückung in Differenzverstärkeranordnungen
IT1220188B (it) * 1987-12-11 1990-06-06 Sgs Microelettronica Spa Rilevazione e controllo di modo comune in catena di amplificicatori bilanciati
JPH0782404B2 (ja) * 1989-07-11 1995-09-06 日本電気株式会社 基準電圧発生回路
US5065046A (en) * 1990-11-28 1991-11-12 Amoco Corporation Method and apparatus for parametric generation of midinfrared light in KNbO3
US5124580A (en) * 1991-04-30 1992-06-23 Microunity Systems Engineering, Inc. BiCMOS logic gate having linearly operated load FETs
US5202645A (en) * 1991-12-12 1993-04-13 National Semiconductor Corporation Stabilized transient response of a cascode CMOS amplifier
US5187448A (en) * 1992-02-03 1993-02-16 Motorola, Inc. Differential amplifier with common-mode stability enhancement
SE9202033L (sv) * 1992-07-01 1994-01-02 Ellemtel Utvecklings Ab Kopplingsanordning för styrning av parametrar i logikkopplingar eller liknande

Also Published As

Publication number Publication date
JPH07231230A (ja) 1995-08-29
US5497120A (en) 1996-03-05
DE4445808C2 (de) 1996-09-05
DE4445808A1 (de) 1995-06-22

Similar Documents

Publication Publication Date Title
US6281753B1 (en) MOSFET single-pair differential amplifier having an adaptive biasing scheme for rail-to-rail input capability
US6114907A (en) Amplifier with dynamic compensation and method
US7253679B2 (en) Operational amplifier and method for canceling offset voltage of operational amplifier
US8390491B2 (en) Buffer to drive reference voltage
JPH0629761A (ja) 同相モード安定性が強化された差動増幅器
US6518906B2 (en) Use of current folding to improve the performance of a current -steered DAC operating at low supply voltage
US5789981A (en) High-gain operational transconductance amplifier offering improved bandwidth
JP2002314398A (ja) 半導体集積回路
US7471150B2 (en) Class AB folded cascode stage and method for low noise, low power, low-offset operational amplifier
US8698556B2 (en) Low switching error, small capacitors, auto-zero offset buffer amplifier
US7532069B2 (en) Differential amplifying circuit
KR20030069514A (ko) 온-칩 기준전류 발생회로 및 기준전압 발생회로
US20080157873A1 (en) Fully differential amplification device
US10985721B2 (en) Switched capacitor amplifier circuit, voltage amplification method, and infrared sensor device
EP0526423B1 (en) An integrated instrumentation amplifier with differential input and a single power supply, with integrated frequency-compensating capacitance
US20030011430A1 (en) Differential difference amplifier for amplifying small signals close to zero volts
JP3276512B2 (ja) 差動増幅回路
US5892356A (en) High impedance large output voltage regulated cascode current mirror structure and method
US5212457A (en) Input buffer with reduced offset for operational amplifiers or the like
US6285231B1 (en) Reference buffer technique for high speed switched capacitor circuits
US7688145B2 (en) Variable gain amplifying device
US20080075473A1 (en) Receiver circuit
US6014057A (en) Amplifier circuit with wide dynamic range and low power consumption
JP3930461B2 (ja) 増幅回路及びこれを用いた液晶ディスプレイ装置
US7893729B2 (en) Voltage/current conversion circuit

Legal Events

Date Code Title Description
S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080208

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090208

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090208

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100208

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110208

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110208

Year of fee payment: 9

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110208

Year of fee payment: 9

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110208

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120208

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130208

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140208

Year of fee payment: 12

LAPS Cancellation because of no payment of annual fees