JPH10327072A - アナログ／ディジタルコンバータおよび電圧比較器 - Google Patents
アナログ／ディジタルコンバータおよび電圧比較器Info
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- JPH10327072A JPH10327072A JP9133682A JP13368297A JPH10327072A JP H10327072 A JPH10327072 A JP H10327072A JP 9133682 A JP9133682 A JP 9133682A JP 13368297 A JP13368297 A JP 13368297A JP H10327072 A JPH10327072 A JP H10327072A
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
- H03M1/1009—Calibration
- H03M1/1014—Calibration at one point of the transfer characteristic, i.e. by adjusting a single reference value, e.g. bias or gain error
- H03M1/1023—Offset correction
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
- H03M1/164—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages
- H03M1/167—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages all stages comprising simultaneous converters
- H03M1/168—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages all stages comprising simultaneous converters and delivering the same number of bits
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 出力オフセット電圧の生成を高速化したパイ
プライン型アナログ／ディジタルコンバータを提供す
る。 【解決手段】 サンプル・ホールド回路３０と、サンプ
ル・ホールド回路３０に直列接続されたＡ／Ｄ変換ステ
ージ５２，５４，５６と、Ａ／Ｄ変換ステージ５２，５
４，５６の各々から出力された３ビットディジタル信号
を加算し９ビットの信号を出力する符号化／ラッチ回路
３１とを備え、サンプル・ホールド回路３０は差動増幅
器３００を、Ａ／Ｄ変換ステージ５２，５４は差動増幅
器４００，５００をそれぞれ含む。ここで、差動増幅器
３００，４００，５００の差動出力端は、スイッチＳ
９，Ｓ１１，Ｓ１３がオンされることにより、それぞれ
のサンプル期間の始めの一定期間だけ短絡される。
プライン型アナログ／ディジタルコンバータを提供す
る。 【解決手段】 サンプル・ホールド回路３０と、サンプ
ル・ホールド回路３０に直列接続されたＡ／Ｄ変換ステ
ージ５２，５４，５６と、Ａ／Ｄ変換ステージ５２，５
４，５６の各々から出力された３ビットディジタル信号
を加算し９ビットの信号を出力する符号化／ラッチ回路
３１とを備え、サンプル・ホールド回路３０は差動増幅
器３００を、Ａ／Ｄ変換ステージ５２，５４は差動増幅
器４００，５００をそれぞれ含む。ここで、差動増幅器
３００，４００，５００の差動出力端は、スイッチＳ
９，Ｓ１１，Ｓ１３がオンされることにより、それぞれ
のサンプル期間の始めの一定期間だけ短絡される。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログ信号をデ
ィジタル信号に変換するアナログ／ディジタル（以下
「Ａ／Ｄ」とも記す）コンバータに関するものである。
ィジタル信号に変換するアナログ／ディジタル（以下
「Ａ／Ｄ」とも記す）コンバータに関するものである。
【０００２】
【従来の技術】図１３は、従来のパイプライン型Ａ／Ｄ
コンバータの構成を示す図である。図１３に示されるよ
うに、このパイプライン型Ａ／Ｄコンバータは、入力さ
れる電圧のサンプルとホールドを行なうサンプル・ホー
ルド回路２と、サンプル・ホールド回路２に直列接続さ
れたサブＡ／Ｄコンバータ４，１１，１３，１５と、各
々のサブＡ／Ｄコンバータ４，１１，１３，１５に接続
されるディジタル回路１とを備える。
コンバータの構成を示す図である。図１３に示されるよ
うに、このパイプライン型Ａ／Ｄコンバータは、入力さ
れる電圧のサンプルとホールドを行なうサンプル・ホー
ルド回路２と、サンプル・ホールド回路２に直列接続さ
れたサブＡ／Ｄコンバータ４，１１，１３，１５と、各
々のサブＡ／Ｄコンバータ４，１１，１３，１５に接続
されるディジタル回路１とを備える。
【０００３】ここで、各サブＡ／Ｄコンバータ４，１
１，１３は、入力されるアナログ電圧をディジタル信号
に変換しディジタル回路１に出力するフラッシュ型Ａ／
Ｄコンバータ５と、フラッシュ型Ａ／Ｄコンバータ５に
接続され、入力されるディジタル信号に応じたアナログ
電圧を出力するディジタル／アナログ（以下「Ｄ／Ａ」
とも記す）コンバータ７と、サブＡ／Ｄコンバータに入
力されるアナログ電圧からＤ／Ａコンバータ７の出力電
圧を減算し、減算結果を増幅して出力する減算器９とを
含む。
１，１３は、入力されるアナログ電圧をディジタル信号
に変換しディジタル回路１に出力するフラッシュ型Ａ／
Ｄコンバータ５と、フラッシュ型Ａ／Ｄコンバータ５に
接続され、入力されるディジタル信号に応じたアナログ
電圧を出力するディジタル／アナログ（以下「Ｄ／Ａ」
とも記す）コンバータ７と、サブＡ／Ｄコンバータに入
力されるアナログ電圧からＤ／Ａコンバータ７の出力電
圧を減算し、減算結果を増幅して出力する減算器９とを
含む。
【０００４】また、最終段のサブＡ／Ｄコンバータ１５
は、フラッシュ型Ａ／Ｄコンバータ１６を含む。
は、フラッシュ型Ａ／Ｄコンバータ１６を含む。
【０００５】図１４は、図１３に示されるサンプル・ホ
ールド回路２とサブＡ／Ｄコンバータ４の構成を具体的
に示す図である。図１４に示されるように、サンプル・
ホールド回路２は、スイッチＳ０，Ｓ０Ａ，Ｓ０Ｂと、
キャパシタＣ０と、増幅器３とを含み、サブＡ／Ｄコン
バータ４は、スイッチＳ１と、フラッシュ型Ａ／Ｄコン
バータ５と、Ｄ／Ａコンバータ７と、キャパシタＣ１
Ａ，Ｃ１Ｂと、増幅器８とを含む。
ールド回路２とサブＡ／Ｄコンバータ４の構成を具体的
に示す図である。図１４に示されるように、サンプル・
ホールド回路２は、スイッチＳ０，Ｓ０Ａ，Ｓ０Ｂと、
キャパシタＣ０と、増幅器３とを含み、サブＡ／Ｄコン
バータ４は、スイッチＳ１と、フラッシュ型Ａ／Ｄコン
バータ５と、Ｄ／Ａコンバータ７と、キャパシタＣ１
Ａ，Ｃ１Ｂと、増幅器８とを含む。
【０００６】ここで、スイッチＳ０，Ｓ０Ａは信号φ
が、スイッチＳ０Ｂ，Ｓ１は信号／φがそれぞれ活性化
されることによってオンされる。
が、スイッチＳ０Ｂ，Ｓ１は信号／φがそれぞれ活性化
されることによってオンされる。
【０００７】次に、図１４に示される回路の動作を、図
１５のタイミング図を参照して説明する。
１５のタイミング図を参照して説明する。
【０００８】信号φは、図１５（ｂ）に示されるよう
に、ハイ（Ｈ）レベルとロー（Ｌ）レベルとの期間を交
互に繰返す信号である。
に、ハイ（Ｈ）レベルとロー（Ｌ）レベルとの期間を交
互に繰返す信号である。
【０００９】信号φがＨレベルとなるサンプル期間にお
いては、スイッチＳ０，Ｓ０Ａがオンし、増幅器３の入
力端子には電圧ＶＢが印加されるため、増幅器３の出力
ノードＮ０へは図１５（ａ）の実線で示されるような出
力オフセット電圧が出力される。この出力オフセット電
圧は、キャパシタＣ１Ｂに印加される。
いては、スイッチＳ０，Ｓ０Ａがオンし、増幅器３の入
力端子には電圧ＶＢが印加されるため、増幅器３の出力
ノードＮ０へは図１５（ａ）の実線で示されるような出
力オフセット電圧が出力される。この出力オフセット電
圧は、キャパシタＣ１Ｂに印加される。
【００１０】また、このサンプル期間には、キャパシタ
Ｃ０の入力端子に電圧ＶＩＮが、キャパシタＣ０の出力
端子に電圧ＶＢが印加され、電圧ＶＩＮがサンプルされ
る。
Ｃ０の入力端子に電圧ＶＩＮが、キャパシタＣ０の出力
端子に電圧ＶＢが印加され、電圧ＶＩＮがサンプルされ
る。
【００１１】次に、信号φがＬレベルとなるホールド期
間においては、スイッチＳ０，Ｓ０Ａがオフ、スイッチ
Ｓ０Ｂがオンし、キャパシタＣ０の入力端子に電圧ＶＢ
が印加されることによって、増幅器３の入力端子へは電
圧ＶX （＝−ＶＩＮ＋２ＶＢ）が供給されるホールド状
態となる。このとき、増幅器３から出力ノードＮ０へ
は、図１５（ａ）の実線に示されるように、出力オフセ
ット電圧Ｖoffsetを含んだ信号電圧が出力される。
間においては、スイッチＳ０，Ｓ０Ａがオフ、スイッチ
Ｓ０Ｂがオンし、キャパシタＣ０の入力端子に電圧ＶＢ
が印加されることによって、増幅器３の入力端子へは電
圧ＶX （＝−ＶＩＮ＋２ＶＢ）が供給されるホールド状
態となる。このとき、増幅器３から出力ノードＮ０へ
は、図１５（ａ）の実線に示されるように、出力オフセ
ット電圧Ｖoffsetを含んだ信号電圧が出力される。
【００１２】以上より、図１５（ａ）の実線で示される
ように、増幅器３からは、出力オフセット電圧と出力オ
フセット電圧Ｖoffsetを含む信号電圧が交互に出力さ
れ、それらの電圧がキャパシタＣ１Ｂに印加されるた
め、キャパシタＣ１Ｂにより上記信号電圧から出力オフ
セット電圧Ｖoffsetが減算され、オフセットキャンセル
をした真の信号電圧が得られる。
ように、増幅器３からは、出力オフセット電圧と出力オ
フセット電圧Ｖoffsetを含む信号電圧が交互に出力さ
れ、それらの電圧がキャパシタＣ１Ｂに印加されるた
め、キャパシタＣ１Ｂにより上記信号電圧から出力オフ
セット電圧Ｖoffsetが減算され、オフセットキャンセル
をした真の信号電圧が得られる。
【００１３】図１６は、フラッシュ型Ａ／Ｄコンバータ
５に含まれる電圧比較器の構成を示す図である。図１６
に示されるように、この電圧比較器は、２つの入力端子
１８と、キャパシタＣ２Ａ，Ｃ２Ｂ，Ｃと、スイッチＳ
２，Ｓ３と、増幅器１７，１９と、ラッチ回路２１とを
備える。
５に含まれる電圧比較器の構成を示す図である。図１６
に示されるように、この電圧比較器は、２つの入力端子
１８と、キャパシタＣ２Ａ，Ｃ２Ｂ，Ｃと、スイッチＳ
２，Ｓ３と、増幅器１７，１９と、ラッチ回路２１とを
備える。
【００１４】ここで、入力端子１８の一方は、サンプル
・ホールド回路２と出力ノードＮ０に接続され、他方へ
は比較対象とする基準電圧が供給される。
・ホールド回路２と出力ノードＮ０に接続され、他方へ
は比較対象とする基準電圧が供給される。
【００１５】この電圧比較器に含まれる増幅器１７，１
９も、上記サンプル・ホールド回路２に含まれる増幅器
３と同様に、出力オフセット電圧と比較結果を示す電圧
とを交互に出力し、キャパシタＣでオフセットキャンセ
ルが行なわれる。
９も、上記サンプル・ホールド回路２に含まれる増幅器
３と同様に、出力オフセット電圧と比較結果を示す電圧
とを交互に出力し、キャパシタＣでオフセットキャンセ
ルが行なわれる。
【００１６】
【発明が解決しようとする課題】しかしながら、図１３
に示される従来のパイプライン型Ａ／Ｄコンバータに含
まれるサンプル・ホールド回路２および減算器９は、先
のホールド期間に増幅された電圧を初期値として、次の
サンプル期間において出力オフセット電圧Ｖoffs etの生
成を行なっていたため、出力オフセット電圧Ｖoffsetを
得るまでにある程度の時間がかかるという問題があっ
た。
に示される従来のパイプライン型Ａ／Ｄコンバータに含
まれるサンプル・ホールド回路２および減算器９は、先
のホールド期間に増幅された電圧を初期値として、次の
サンプル期間において出力オフセット電圧Ｖoffs etの生
成を行なっていたため、出力オフセット電圧Ｖoffsetを
得るまでにある程度の時間がかかるという問題があっ
た。
【００１７】本発明は、このような問題を解消するため
になされたもので、図１５（ａ）の破線で示されるよう
に、サンプル・ホールド回路２や減算器９での出力オフ
セット電圧生成の高速化を実現し得るＡ／Ｄコンバータ
を提供することを目的とする。
になされたもので、図１５（ａ）の破線で示されるよう
に、サンプル・ホールド回路２や減算器９での出力オフ
セット電圧生成の高速化を実現し得るＡ／Ｄコンバータ
を提供することを目的とする。
【００１８】また、同様に、従来の電圧比較器において
は、そのサンプル期間において直前のホールド期間に得
られた比較結果を示す電圧を初期値として出力オフセッ
ト電圧を生成するため、出力オフセット電圧を得るまで
に所定の時間がかかるという問題があった。
は、そのサンプル期間において直前のホールド期間に得
られた比較結果を示す電圧を初期値として出力オフセッ
ト電圧を生成するため、出力オフセット電圧を得るまで
に所定の時間がかかるという問題があった。
【００１９】したがって、本発明は、出力オフセット電
圧生成の高速化を図った電圧比較器を提供することを他
の目的とする。
圧生成の高速化を図った電圧比較器を提供することを他
の目的とする。
【００２０】
【課題を解決するための手段】請求項１に係るアナログ
／ディジタルコンバータは、第１のアナログデータを第
１の期間に取込み、第２の期間に保持するデータ保持手
段と、データ保持手段に直列接続された複数のアナログ
／ディジタル変換ステージと、アナログ／ディジタル変
換ステージの各々から出力されたディジタルデータをラ
ッチするラッチ手段とを備え、データ保持手段に接続さ
れたアナログ／ディジタル変換ステージは、データ保持
手段から供給された第２のアナログデータをディジタル
データに変換し、ラッチ手段に出力するアナログ／ディ
ジタル変換手段と、アナログ／ディジタル変換手段に接
続され、ディジタルデータを第３のアナログデータに変
換するディジタル／アナログ変換手段と、第２のアナロ
グデータから第３のアナログデータを減算して、減算結
果データを出力する減算手段と、減算手段に接続され、
第２の期間には第１のバイアス電圧が供給されるととも
に、第１の期間には減算手段から供給された減算結果デ
ータを増幅する第１の増幅手段と、第２の期間の初めの
所定期間だけ、第１の増幅手段の出力端に、第１のオー
トゼロ電圧を供給する第１の電圧供給手段とを含むもの
である。
／ディジタルコンバータは、第１のアナログデータを第
１の期間に取込み、第２の期間に保持するデータ保持手
段と、データ保持手段に直列接続された複数のアナログ
／ディジタル変換ステージと、アナログ／ディジタル変
換ステージの各々から出力されたディジタルデータをラ
ッチするラッチ手段とを備え、データ保持手段に接続さ
れたアナログ／ディジタル変換ステージは、データ保持
手段から供給された第２のアナログデータをディジタル
データに変換し、ラッチ手段に出力するアナログ／ディ
ジタル変換手段と、アナログ／ディジタル変換手段に接
続され、ディジタルデータを第３のアナログデータに変
換するディジタル／アナログ変換手段と、第２のアナロ
グデータから第３のアナログデータを減算して、減算結
果データを出力する減算手段と、減算手段に接続され、
第２の期間には第１のバイアス電圧が供給されるととも
に、第１の期間には減算手段から供給された減算結果デ
ータを増幅する第１の増幅手段と、第２の期間の初めの
所定期間だけ、第１の増幅手段の出力端に、第１のオー
トゼロ電圧を供給する第１の電圧供給手段とを含むもの
である。
【００２１】請求項２に係るアナログ／ディジタルコン
バータは、請求項１に記載のアナログ／ディジタルコン
バータであって、第１の電圧供給手段は、第１の増幅手
段と同じ回路構成・回路定数を有し、第１のバイアス電
圧が供給されることによって第１のオートゼロ電圧を出
力する第３の増幅手段を含むものである。
バータは、請求項１に記載のアナログ／ディジタルコン
バータであって、第１の電圧供給手段は、第１の増幅手
段と同じ回路構成・回路定数を有し、第１のバイアス電
圧が供給されることによって第１のオートゼロ電圧を出
力する第３の増幅手段を含むものである。
【００２２】請求項３に係るアナログ／ディジタルコン
バータは、請求項１に記載のアナログ／ディジタルコン
バータであって、データ保持手段は、第１の期間に第２
のバイアス電圧が供給され、第２の期間に第１のアナロ
グデータが供給される第２の増幅手段と、第１の期間の
初めの所定期間だけ、第２の増幅手段の出力端に、第２
のオートゼロ電圧を供給する第２の電圧供給手段とを含
むものである。
バータは、請求項１に記載のアナログ／ディジタルコン
バータであって、データ保持手段は、第１の期間に第２
のバイアス電圧が供給され、第２の期間に第１のアナロ
グデータが供給される第２の増幅手段と、第１の期間の
初めの所定期間だけ、第２の増幅手段の出力端に、第２
のオートゼロ電圧を供給する第２の電圧供給手段とを含
むものである。
【００２３】請求項４に係るアナログ／ディジタルコン
バータは、請求項３に記載のアナログ／ディジタルコン
バータであって、入力されるクロック信号に応答して、
第１の期間を決定する制御信号を生成し、データ保持手
段に供給する制御信号生成手段と、第２の電圧供給手段
が第２のオートゼロ電圧を供給するタイミングを決定す
るオートゼロ電圧供給信号を生成し、第２の電圧供給手
段に供給するオートゼロ電圧供給信号生成手段とをさら
に備えるものである。
バータは、請求項３に記載のアナログ／ディジタルコン
バータであって、入力されるクロック信号に応答して、
第１の期間を決定する制御信号を生成し、データ保持手
段に供給する制御信号生成手段と、第２の電圧供給手段
が第２のオートゼロ電圧を供給するタイミングを決定す
るオートゼロ電圧供給信号を生成し、第２の電圧供給手
段に供給するオートゼロ電圧供給信号生成手段とをさら
に備えるものである。
【００２４】請求項５に係るアナログ／ディジタルコン
バータは、請求項４に記載のアナログ／ディジタルコン
バータであって、オートゼロ電圧供給信号生成手段は、
一方のノードに制御信号が供給されるキャパシタと、接
地ノードと、キャパシタの他方のノードと接地ノードと
の間に接続される抵抗素子とを含むものである。
バータは、請求項４に記載のアナログ／ディジタルコン
バータであって、オートゼロ電圧供給信号生成手段は、
一方のノードに制御信号が供給されるキャパシタと、接
地ノードと、キャパシタの他方のノードと接地ノードと
の間に接続される抵抗素子とを含むものである。
【００２５】請求項６に係るアナログ／ディジタルコン
バータは、請求項４に記載のアナログ／ディジタルコン
バータであって、オートゼロ電圧供給信号生成手段は、
制御信号が供給される第１のインバータと、一方のノー
ドが第１のインバータの出力端に接続されるキャパシタ
と、電源ノードと、電源ノードとキャパシタの他方のノ
ードとの間に接続される抵抗素子と、キャパシタの他方
のノードに接続される第２のインバータとを含むもので
ある。
バータは、請求項４に記載のアナログ／ディジタルコン
バータであって、オートゼロ電圧供給信号生成手段は、
制御信号が供給される第１のインバータと、一方のノー
ドが第１のインバータの出力端に接続されるキャパシタ
と、電源ノードと、電源ノードとキャパシタの他方のノ
ードとの間に接続される抵抗素子と、キャパシタの他方
のノードに接続される第２のインバータとを含むもので
ある。
【００２６】請求項７に係るアナログ／ディジタルコン
バータは、請求項３に記載のアナログ／ディジタルコン
バータであって、第２の増幅手段の入力端に接続され、
第２の電圧供給手段が第２の増幅手段の出力端に第２の
オートゼロ電圧を供給するのと同じタイミングで、第２
の増幅手段の入力端に第２のバイアス電圧を供給するバ
イアス電圧供給手段をさらに備えるものである。
バータは、請求項３に記載のアナログ／ディジタルコン
バータであって、第２の増幅手段の入力端に接続され、
第２の電圧供給手段が第２の増幅手段の出力端に第２の
オートゼロ電圧を供給するのと同じタイミングで、第２
の増幅手段の入力端に第２のバイアス電圧を供給するバ
イアス電圧供給手段をさらに備えるものである。
【００２７】請求項８に係るアナログ／ディジタルコン
バータは、請求項３に記載のアナログ／ディジタルコン
バータであって、データ保持手段は、第２のバイアス電
圧および第１のアナログデータを差動入力するととも
に、第２のアナログデータを差動出力し、減算手段は、
第２のアナログデータおよび第３のアナログデータを差
動入力するとともに、減算結果データを差動出力するも
のである。
バータは、請求項３に記載のアナログ／ディジタルコン
バータであって、データ保持手段は、第２のバイアス電
圧および第１のアナログデータを差動入力するととも
に、第２のアナログデータを差動出力し、減算手段は、
第２のアナログデータおよび第３のアナログデータを差
動入力するとともに、減算結果データを差動出力するも
のである。
【００２８】請求項９に係るアナログ／ディジタルコン
バータは、第１のアナログデータを第１の期間に差動入
力し、第２の期間に保持するデータ保持手段と、データ
保持手段に直列接続された複数のアナログ／ディジタル
変換ステージと、アナログ／ディジタル変換ステージの
各々から出力されたディジタルデータをラッチするラッ
チ手段とを備え、データ保持手段に接続されたアナログ
／ディジタル変換ステージは、データ保持手段から差動
出力された第２のアナログデータをディジタルデータに
変換し、ラッチ手段に出力するアナログ／ディジタル変
換手段と、アナログ／ディジタル変換手段に接続され、
ディジタルデータを第３のアナログデータに変換するデ
ィジタル／アナログ変換手段と、第２のアナログデータ
から第３のアナログデータを減算して、減算結果データ
を出力する減算手段と、減算手段に接続され、第２の期
間には第１のバイアス電圧が供給されるとともに、第１
の期間には減算手段から供給された減算結果データを増
幅する第１の増幅手段と、第２の期間の初めの所定期間
だけ、第１の増幅手段の差動出力端を短絡する第１の切
換手段とを含むものである。
バータは、第１のアナログデータを第１の期間に差動入
力し、第２の期間に保持するデータ保持手段と、データ
保持手段に直列接続された複数のアナログ／ディジタル
変換ステージと、アナログ／ディジタル変換ステージの
各々から出力されたディジタルデータをラッチするラッ
チ手段とを備え、データ保持手段に接続されたアナログ
／ディジタル変換ステージは、データ保持手段から差動
出力された第２のアナログデータをディジタルデータに
変換し、ラッチ手段に出力するアナログ／ディジタル変
換手段と、アナログ／ディジタル変換手段に接続され、
ディジタルデータを第３のアナログデータに変換するデ
ィジタル／アナログ変換手段と、第２のアナログデータ
から第３のアナログデータを減算して、減算結果データ
を出力する減算手段と、減算手段に接続され、第２の期
間には第１のバイアス電圧が供給されるとともに、第１
の期間には減算手段から供給された減算結果データを増
幅する第１の増幅手段と、第２の期間の初めの所定期間
だけ、第１の増幅手段の差動出力端を短絡する第１の切
換手段とを含むものである。
【００２９】請求項１０に係るアナログ／ディジタルコ
ンバータは、請求項９に記載のアナログ／ディジタルコ
ンバータであって、データ保持手段は、第１の期間に第
２のバイアス電圧が供給され、第２の期間に第１のアナ
ログデータが供給される第２の増幅手段と、第１の期間
の初めの所定期間だけ、第２の増幅手段の差動出力端を
短絡する第２の切換手段とを含むものである。
ンバータは、請求項９に記載のアナログ／ディジタルコ
ンバータであって、データ保持手段は、第１の期間に第
２のバイアス電圧が供給され、第２の期間に第１のアナ
ログデータが供給される第２の増幅手段と、第１の期間
の初めの所定期間だけ、第２の増幅手段の差動出力端を
短絡する第２の切換手段とを含むものである。
【００３０】請求項１１に係る電圧比較器は、データ取
込期間にデータを入力し、データ比較期間に基準電圧と
上記データとを比較してその結果を出力する電圧比較器
であって、データと基準電圧とを比較してその結果を増
幅する増幅手段と、データ取込期間の初めの所定期間だ
け増幅手段の出力端にオートゼロ電圧を供給する電圧供
給手段とを備えるものである。
込期間にデータを入力し、データ比較期間に基準電圧と
上記データとを比較してその結果を出力する電圧比較器
であって、データと基準電圧とを比較してその結果を増
幅する増幅手段と、データ取込期間の初めの所定期間だ
け増幅手段の出力端にオートゼロ電圧を供給する電圧供
給手段とを備えるものである。
【００３１】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳しく説明する。なお、図中同一符号は同一
または相当部分を示す。
を参照して詳しく説明する。なお、図中同一符号は同一
または相当部分を示す。
【００３２】［実施の形態１］図１は、本発明の実施の
形態１に係る差動パイプライン型のＡ／Ｄコンバータの
全体構成を示す図である。図１に示されるように、この
Ａ／Ｄコンバータは、入力信号ＶＩＮを取込み、一定期
間保持するサンプル・ホールド回路３０と、サンプル・
ホールド回路３０に直列接続されたＡ／Ｄ変換ステージ
５２，５４，５６と、Ａ／Ｄ変換ステージ５２，５４，
５６の各々から出力された３ビットのディジタルデータ
を加算して９ビットのディジタルデータを出力する符号
化／ラッチ回路３１と、サンプル・ホールド回路３０お
よびＡ／Ｄ変換ステージ５２，５４，５６に、クロック
信号ＣＬＫに応答して生成される制御信号ＰＡ０，ＰＢ
０，ＰＣ０，ＰＤ０，ＰＥ０，ＰＡ１，ＰＢ１，ＰＣ
１，ＰＡ２，ＰＢ２，ＰＣ２を供給するクロックドライ
バ３３，３５，３６と、基準電圧をＡ／Ｄ変換ステージ
５２，５４，５６に供給するはしご形レジスタ２３とを
備える。
形態１に係る差動パイプライン型のＡ／Ｄコンバータの
全体構成を示す図である。図１に示されるように、この
Ａ／Ｄコンバータは、入力信号ＶＩＮを取込み、一定期
間保持するサンプル・ホールド回路３０と、サンプル・
ホールド回路３０に直列接続されたＡ／Ｄ変換ステージ
５２，５４，５６と、Ａ／Ｄ変換ステージ５２，５４，
５６の各々から出力された３ビットのディジタルデータ
を加算して９ビットのディジタルデータを出力する符号
化／ラッチ回路３１と、サンプル・ホールド回路３０お
よびＡ／Ｄ変換ステージ５２，５４，５６に、クロック
信号ＣＬＫに応答して生成される制御信号ＰＡ０，ＰＢ
０，ＰＣ０，ＰＤ０，ＰＥ０，ＰＡ１，ＰＢ１，ＰＣ
１，ＰＡ２，ＰＢ２，ＰＣ２を供給するクロックドライ
バ３３，３５，３６と、基準電圧をＡ／Ｄ変換ステージ
５２，５４，５６に供給するはしご形レジスタ２３とを
備える。
【００３３】ここで、サンプル・ホールド回路３０は、
キャパシタＣ１〜Ｃ４と、増幅器３００と、制御信号Ｐ
Ｄ０に応答してキャパシタＣ１，Ｃ２にバイアス電圧Ｖ
Ｂを供給するスイッチＳ４，Ｓ５と、制御信号ＰＥ０に
応答してキャパシタＣ１に入力信号ＶＩＮを供給するス
イッチＳ６と、同じ制御信号ＰＥ０に応答してバイアス
電圧ＶＢをキャパシタＣ２に供給するスイッチＳ７と、
制御信号ＰＢ０に応答して増幅器３００の差動入力端に
バイアス電圧ＶＢを供給するスイッチＳ８と、制御信号
ＰＣ０に応答して増幅器３００の差動出力端を短絡する
スイッチＳ９とを含む。
キャパシタＣ１〜Ｃ４と、増幅器３００と、制御信号Ｐ
Ｄ０に応答してキャパシタＣ１，Ｃ２にバイアス電圧Ｖ
Ｂを供給するスイッチＳ４，Ｓ５と、制御信号ＰＥ０に
応答してキャパシタＣ１に入力信号ＶＩＮを供給するス
イッチＳ６と、同じ制御信号ＰＥ０に応答してバイアス
電圧ＶＢをキャパシタＣ２に供給するスイッチＳ７と、
制御信号ＰＢ０に応答して増幅器３００の差動入力端に
バイアス電圧ＶＢを供給するスイッチＳ８と、制御信号
ＰＣ０に応答して増幅器３００の差動出力端を短絡する
スイッチＳ９とを含む。
【００３４】また、Ａ／Ｄ変換ステージ５２は、増幅器
３００からの差動電圧ＶＳ１を入力してディジタル信号
に変換するフラッシュ型３ビットＡ／Ｄコンバータ２５
０と、フラッシュ型３ビットＡ／Ｄコンバータ２５０に
接続され、供給されたディジタル信号に応じたアナログ
電圧を出力する３ビットＤ／Ａコンバータ２５１と、減
算回路４０とを含む。
３００からの差動電圧ＶＳ１を入力してディジタル信号
に変換するフラッシュ型３ビットＡ／Ｄコンバータ２５
０と、フラッシュ型３ビットＡ／Ｄコンバータ２５０に
接続され、供給されたディジタル信号に応じたアナログ
電圧を出力する３ビットＤ／Ａコンバータ２５１と、減
算回路４０とを含む。
【００３５】ここで、減算回路４０は、キャパシタＣ５
〜Ｃ８と、増幅器４００と、制御信号ＰＢ１に応答して
増幅器４００の差動入力端にバイアス電圧ＶＢを供給す
るスイッチＳ１０と、制御信号ＰＣ１に応答して増幅器
４００の差動出力端を短絡するスイッチＳ１１とを含
む。
〜Ｃ８と、増幅器４００と、制御信号ＰＢ１に応答して
増幅器４００の差動入力端にバイアス電圧ＶＢを供給す
るスイッチＳ１０と、制御信号ＰＣ１に応答して増幅器
４００の差動出力端を短絡するスイッチＳ１１とを含
む。
【００３６】なお、Ａ／Ｄ変換ステージ５４は、Ａ／Ｄ
変換ステージ５２と同様の構成を有し、Ａ／Ｄ変換ステ
ージ５４に含まれるフラッシュ型３ビットＡ／Ｄコンバ
ータ２５０へは、増幅器４００の差動電圧ＶＳ２が入力
される。
変換ステージ５２と同様の構成を有し、Ａ／Ｄ変換ステ
ージ５４に含まれるフラッシュ型３ビットＡ／Ｄコンバ
ータ２５０へは、増幅器４００の差動電圧ＶＳ２が入力
される。
【００３７】また、Ａ／Ｄ変換ステージ５６は、フラッ
シュ型３ビットＡ／Ｄコンバータ２５０を含み、フラッ
シュ型３ビットＡ／Ｄコンバータ２５０へは、Ａ／Ｄ変
換ステージ５４に含まれる増幅器５００の差動電圧ＶＳ
３が入力される。
シュ型３ビットＡ／Ｄコンバータ２５０を含み、フラッ
シュ型３ビットＡ／Ｄコンバータ２５０へは、Ａ／Ｄ変
換ステージ５４に含まれる増幅器５００の差動電圧ＶＳ
３が入力される。
【００３８】図２は、図１に示されるクロックドライバ
３３の具体的構成を示す回路図である。図２に示される
ように、クロックドライバ３３は、インバータ３３２〜
３３８と、インバータ３３４の出力端に一方のノードが
接続されるキャパシタ３３０と、キャパシタ３３０の他
方のノードと接地ノードとの間に接続される抵抗素子３
３１と、キャパシタ３３０の上記他方のノードに接続さ
れるインバータ３３９とを含む。
３３の具体的構成を示す回路図である。図２に示される
ように、クロックドライバ３３は、インバータ３３２〜
３３８と、インバータ３３４の出力端に一方のノードが
接続されるキャパシタ３３０と、キャパシタ３３０の他
方のノードと接地ノードとの間に接続される抵抗素子３
３１と、キャパシタ３３０の上記他方のノードに接続さ
れるインバータ３３９とを含む。
【００３９】なお、クロックドライバ３５，３６は、イ
ンバータ３３６〜３３８を含まないものである点を除
き、上記図２に示されるクロックドライバ３３と同様の
構成を有するものである。
ンバータ３３６〜３３８を含まないものである点を除
き、上記図２に示されるクロックドライバ３３と同様の
構成を有するものである。
【００４０】また、このＡ／Ｄコンバータは、３つのイ
ンバータを含む遅延回路３９，４１，４３を備え、遅延
回路４３は入力されるクロック信号ＣＬＫを遅延させて
逆位相にした信号ＰＩＮ２をクロックドライバ３６に供
給し、遅延回路４１は信号ＰＩＮ２を遅延させて逆位相
にした信号ＰＩＮ１をクロックドライバ３５に供給し、
遅延回路３９は、さらに信号ＰＩＮ１を遅延させて逆位
相にした信号ＰＩＮ０をクロックドライバ３３に供給す
る。
ンバータを含む遅延回路３９，４１，４３を備え、遅延
回路４３は入力されるクロック信号ＣＬＫを遅延させて
逆位相にした信号ＰＩＮ２をクロックドライバ３６に供
給し、遅延回路４１は信号ＰＩＮ２を遅延させて逆位相
にした信号ＰＩＮ１をクロックドライバ３５に供給し、
遅延回路３９は、さらに信号ＰＩＮ１を遅延させて逆位
相にした信号ＰＩＮ０をクロックドライバ３３に供給す
る。
【００４１】なお、制御信号ＰＣ０は、図４に示される
ように、制御信号ＰＢ０に基づいて、オートゼロ電圧供
給信号生成回路６０によっても生成することができる。
このオートゼロ電圧供給信号生成回路６０は、制御信号
ＰＢ０が入力されるインバータ６０１と、インバータ６
０１の出力ノードＮ３に一方のノードが接続されるキャ
パシタＣ１３と、電源ノード６０３と、電源ノード６０
３とキャパシタＣ１３の他方のノードとの間に接続され
る抵抗素子６０４と、キャパシタＣ１３の上記他方のノ
ードに接続されるインバータ６０５とを含む。
ように、制御信号ＰＢ０に基づいて、オートゼロ電圧供
給信号生成回路６０によっても生成することができる。
このオートゼロ電圧供給信号生成回路６０は、制御信号
ＰＢ０が入力されるインバータ６０１と、インバータ６
０１の出力ノードＮ３に一方のノードが接続されるキャ
パシタＣ１３と、電源ノード６０３と、電源ノード６０
３とキャパシタＣ１３の他方のノードとの間に接続され
る抵抗素子６０４と、キャパシタＣ１３の上記他方のノ
ードに接続されるインバータ６０５とを含む。
【００４２】図５は、図４に示されるオートゼロ電圧供
給信号生成回路６０の動作を示すタイミング図である。
ここで、図５（ａ）は入力される信号ＰＢ０の波形を、
図５（ｂ），（ｃ）はそれぞれノードＮ３，Ｎ４での信
号波形を、図５（ｄ）は出力される制御信号ＰＣ０の波
形を示す。図５に示されるように、このような構成を有
するオートゼロ電圧供給信号生成回路６０によっても、
図５（ａ）に示される制御信号ＰＢ０がＨレベルとなる
期間Ｔ１〜Ｔ２の初めの期間Ｔ１〜Ｔ４のみＨレベルと
なる制御信号ＰＣ０を生成することができる。
給信号生成回路６０の動作を示すタイミング図である。
ここで、図５（ａ）は入力される信号ＰＢ０の波形を、
図５（ｂ），（ｃ）はそれぞれノードＮ３，Ｎ４での信
号波形を、図５（ｄ）は出力される制御信号ＰＣ０の波
形を示す。図５に示されるように、このような構成を有
するオートゼロ電圧供給信号生成回路６０によっても、
図５（ａ）に示される制御信号ＰＢ０がＨレベルとなる
期間Ｔ１〜Ｔ２の初めの期間Ｔ１〜Ｔ４のみＨレベルと
なる制御信号ＰＣ０を生成することができる。
【００４３】図６は、サンプル・ホールド回路３０に含
まれるスイッチＳ８，Ｓ９の具体的構成の一例を示す回
路図である。図６に示されるように、スイッチＳ８はＰ
チャネルＭＯＳトランジスタＰＴ１，ＰＴ２と、Ｎチャ
ネルＭＯＳトランジスタＮＴ１，ＮＴ２とを含む。ま
た、スイッチＳ９はＰチャネルＭＯＳトランジスタＰＴ
３とＮチャネルＭＯＳトランジスタＮＴ３とを含む。
まれるスイッチＳ８，Ｓ９の具体的構成の一例を示す回
路図である。図６に示されるように、スイッチＳ８はＰ
チャネルＭＯＳトランジスタＰＴ１，ＰＴ２と、Ｎチャ
ネルＭＯＳトランジスタＮＴ１，ＮＴ２とを含む。ま
た、スイッチＳ９はＰチャネルＭＯＳトランジスタＰＴ
３とＮチャネルＭＯＳトランジスタＮＴ３とを含む。
【００４４】ここで、制御信号ＰＢ０は、１つのインバ
ータ３１０を介してＰチャネルＭＯＳトランジスタＰＴ
１，ＰＴ２のゲートに供給され、また、同じく１つのイ
ンバータ３１３を介してＰチャネルＭＯＳトランジスタ
ＰＴ３のゲートに供給される。一方、制御信号ＰＢ０
は、２つのインバータ３１１，３１２を介してＮチャネ
ルＭＯＳトランジスタＮＴ１，ＮＴ２のゲートに供給さ
れ、同じく２つのインバータ３１４，３１５を介してＮ
チャネルＭＯＳトランジスタＮＴ３のゲートに供給され
る。
ータ３１０を介してＰチャネルＭＯＳトランジスタＰＴ
１，ＰＴ２のゲートに供給され、また、同じく１つのイ
ンバータ３１３を介してＰチャネルＭＯＳトランジスタ
ＰＴ３のゲートに供給される。一方、制御信号ＰＢ０
は、２つのインバータ３１１，３１２を介してＮチャネ
ルＭＯＳトランジスタＮＴ１，ＮＴ２のゲートに供給さ
れ、同じく２つのインバータ３１４，３１５を介してＮ
チャネルＭＯＳトランジスタＮＴ３のゲートに供給され
る。
【００４５】このような構成をなすことにより、スイッ
チＳ８とスイッチＳ９が同じタイミングで切換えられ、
増幅器３００の差動出力端が短絡されると同時に増幅器
３００の差動入力端にバイアス電圧ＶＢが供給される。
チＳ８とスイッチＳ９が同じタイミングで切換えられ、
増幅器３００の差動出力端が短絡されると同時に増幅器
３００の差動入力端にバイアス電圧ＶＢが供給される。
【００４６】図７は、図１に示されるはしご形レジスタ
２３の具体的構成を示す回路図である。なお、電圧ＶＲ
Ｔ，ＶＲＢは、それぞれ、このＡ／Ｄコンバータの基準
電圧の最大値、最小値を示す。
２３の具体的構成を示す回路図である。なお、電圧ＶＲ
Ｔ，ＶＲＢは、それぞれ、このＡ／Ｄコンバータの基準
電圧の最大値、最小値を示す。
【００４７】図７に示されるように、はしご形レジスタ
２３は、電圧ＶＲＴが供給されるノードＮＴと電圧ＶＲ
Ｂが供給されるノードＮＢとの間に直列に接続された抵
抗値の等しい１４個の抵抗器２３１〜２４４を含む。
２３は、電圧ＶＲＴが供給されるノードＮＴと電圧ＶＲ
Ｂが供給されるノードＮＢとの間に直列に接続された抵
抗値の等しい１４個の抵抗器２３１〜２４４を含む。
【００４８】このはしご形レジスタ２３は、各Ａ／Ｄ変
換ステージ５２，５４，５６に含まれるフラッシュ型３
ビットＡ／Ｄコンバータ２５０に比較用基準電圧ＶＲＣ
［０］〜ＶＲＣ［６］を、Ａ／Ｄ変換ステージ５２，５
４に含まれる３ビットＤ／Ａコンバータ２５１に減算用
基準電圧ＶＲＳ［０］〜ＶＲＳ［７］を供給する。これ
らの比較用および減算用基準電圧ＶＲＣ［０］〜ＶＲＣ
［６］，ＶＲＳ［０］〜ＶＲＳ［７］は、差動電圧とし
て供給される。
換ステージ５２，５４，５６に含まれるフラッシュ型３
ビットＡ／Ｄコンバータ２５０に比較用基準電圧ＶＲＣ
［０］〜ＶＲＣ［６］を、Ａ／Ｄ変換ステージ５２，５
４に含まれる３ビットＤ／Ａコンバータ２５１に減算用
基準電圧ＶＲＳ［０］〜ＶＲＳ［７］を供給する。これ
らの比較用および減算用基準電圧ＶＲＣ［０］〜ＶＲＣ
［６］，ＶＲＳ［０］〜ＶＲＳ［７］は、差動電圧とし
て供給される。
【００４９】なお、具体的には、比較用基準電圧ＶＲＣ
［０］＝−６／７×（ＶＲＴ−ＶＲＢ），ＶＲＣ［１］
＝−４／７×（ＶＲＴ−ＶＲＢ），ＶＲＣ［２］＝−２
／７×（ＶＲＴ−ＶＲＢ），ＶＲＣ［３］＝０，ＶＲＣ
［４］＝２／７×（ＶＲＴ−ＶＲＢ），ＶＲＣ［５］＝
４／７×（ＶＲＴ−ＶＲＢ），ＶＲＣ［６］＝６／７×
（ＶＲＴ−ＶＲＢ）となる。また、減算用基準電圧ＶＲ
Ｓ［０］＝−（ＶＲＴ−ＶＲＢ），ＶＲＳ［１］＝−５
／７×（ＶＲＴ−ＶＲＢ），ＶＲＳ［２］＝−３／７×
（ＶＲＴ−ＶＲＢ），ＶＲＳ［３］＝−１／７×（ＶＲ
Ｔ−ＶＲＢ），ＶＲＳ［４］＝１／７×（ＶＲＴ−ＶＲ
Ｂ），ＶＲＳ［５］＝３／７×（ＶＲＴ−ＶＲＢ），Ｖ
ＲＳ［６］＝５／７×（ＶＲＴ−ＶＲＢ），ＶＲＳ
［７］＝（ＶＲＴ−ＶＲＢ）となる。
［０］＝−６／７×（ＶＲＴ−ＶＲＢ），ＶＲＣ［１］
＝−４／７×（ＶＲＴ−ＶＲＢ），ＶＲＣ［２］＝−２
／７×（ＶＲＴ−ＶＲＢ），ＶＲＣ［３］＝０，ＶＲＣ
［４］＝２／７×（ＶＲＴ−ＶＲＢ），ＶＲＣ［５］＝
４／７×（ＶＲＴ−ＶＲＢ），ＶＲＣ［６］＝６／７×
（ＶＲＴ−ＶＲＢ）となる。また、減算用基準電圧ＶＲ
Ｓ［０］＝−（ＶＲＴ−ＶＲＢ），ＶＲＳ［１］＝−５
／７×（ＶＲＴ−ＶＲＢ），ＶＲＳ［２］＝−３／７×
（ＶＲＴ−ＶＲＢ），ＶＲＳ［３］＝−１／７×（ＶＲ
Ｔ−ＶＲＢ），ＶＲＳ［４］＝１／７×（ＶＲＴ−ＶＲ
Ｂ），ＶＲＳ［５］＝３／７×（ＶＲＴ−ＶＲＢ），Ｖ
ＲＳ［６］＝５／７×（ＶＲＴ−ＶＲＢ），ＶＲＳ
［７］＝（ＶＲＴ−ＶＲＢ）となる。
【００５０】図８は、フラッシュ型３ビットＡ／Ｄコン
バータ２５０の構成を示す回路図である。
バータ２５０の構成を示す回路図である。
【００５１】図８に示されるように、このフラッシュ型
３ビットＡ／Ｄコンバータ２５０は、比較部２６を含
み、比較部２６には、信号入力端子が共通接続された同
じ構成を有する７つの差動電圧比較器２６ａ〜２６ｇを
含む。
３ビットＡ／Ｄコンバータ２５０は、比較部２６を含
み、比較部２６には、信号入力端子が共通接続された同
じ構成を有する７つの差動電圧比較器２６ａ〜２６ｇを
含む。
【００５２】比較部２６は、入力される電圧ＶＳと比較
用基準電圧ＶＲＣ［０］〜ＶＲＣ［６］とを比較し、そ
の比較結果がフラッシュ型３ビットＡ／Ｄコンバータ２
５０からディジタル信号０ＢＳ〜７ＢＳとして符号化／
ラッチ回路３１へ出力される。
用基準電圧ＶＲＣ［０］〜ＶＲＣ［６］とを比較し、そ
の比較結果がフラッシュ型３ビットＡ／Ｄコンバータ２
５０からディジタル信号０ＢＳ〜７ＢＳとして符号化／
ラッチ回路３１へ出力される。
【００５３】たとえば、入力される電圧ＶＳが比較用基
準電圧ＶＲＣ［０］より小さければ０００（十進数で
０）の３ビットを、比較用基準電圧ＶＲＣ［０］より大
きく比較用基準電圧ＶＲＣ［１］より小さいとき００１
（十進数で１）の３ビットを、以下同様にして、比較用
基準電圧ＶＲＣ［５］よりも大きく比較用基準電圧ＶＲ
Ｃ［６］より小さいとき１１０（十進数で６）の３ビッ
トを、比較用基準電圧ＶＲＣ［６］より大きいときは１
１１（十進数で７）の３ビットをディジタル信号０ＢＳ
〜７ＢＳとして出力する。
準電圧ＶＲＣ［０］より小さければ０００（十進数で
０）の３ビットを、比較用基準電圧ＶＲＣ［０］より大
きく比較用基準電圧ＶＲＣ［１］より小さいとき００１
（十進数で１）の３ビットを、以下同様にして、比較用
基準電圧ＶＲＣ［５］よりも大きく比較用基準電圧ＶＲ
Ｃ［６］より小さいとき１１０（十進数で６）の３ビッ
トを、比較用基準電圧ＶＲＣ［６］より大きいときは１
１１（十進数で７）の３ビットをディジタル信号０ＢＳ
〜７ＢＳとして出力する。
【００５４】図９は、３ビットＤ／Ａコンバータ２５１
の構成を示す回路図である。図９に示されるように、こ
の３ビットＤ／Ａコンバータ２５１は、減算用比較電圧
選択部Ｓ１４と、バイアス電圧選択部Ｓ１５とを含む。
の構成を示す回路図である。図９に示されるように、こ
の３ビットＤ／Ａコンバータ２５１は、減算用比較電圧
選択部Ｓ１４と、バイアス電圧選択部Ｓ１５とを含む。
【００５５】ここで３ビットＤ／Ａコンバータ２５１
は、制御信号ＰＡ０がＨレベルとなるホールド期間（減
算期間）には、フラッシュ型３ビットＡ／Ｄコンバータ
２５０から出力されるディジタル信号０ＢＳ〜７ＢＳに
応じて信号００ＢＳ〜７０ＢＳのいずれか１つを活性化
し、ノードＮ１，Ｎ２に減算用基準電圧ＶＲＳ［０］〜
ＶＲＳ［７］のいずれか１つを選択的に出力するととも
に、制御信号ＰＡ０がＬレベルとなるサンプル期間には
バイアス電圧選択部Ｓ１５のスイッチがオンし、ノード
Ｎ１，Ｎ２にバイアス電圧ＶＢ（差動電圧０）を出力す
る。
は、制御信号ＰＡ０がＨレベルとなるホールド期間（減
算期間）には、フラッシュ型３ビットＡ／Ｄコンバータ
２５０から出力されるディジタル信号０ＢＳ〜７ＢＳに
応じて信号００ＢＳ〜７０ＢＳのいずれか１つを活性化
し、ノードＮ１，Ｎ２に減算用基準電圧ＶＲＳ［０］〜
ＶＲＳ［７］のいずれか１つを選択的に出力するととも
に、制御信号ＰＡ０がＬレベルとなるサンプル期間には
バイアス電圧選択部Ｓ１５のスイッチがオンし、ノード
Ｎ１，Ｎ２にバイアス電圧ＶＢ（差動電圧０）を出力す
る。
【００５６】図１０は、図８に示されるフラッシュ型Ａ
／Ｄコンバータ２５０の比較部２６に含まれる差動電圧
比較器２６ｇの構成を示す図である。図１０に示される
ように、差動電圧比較器２６ｇは、制御信号ＰＡ０がＨ
レベルとなる期間（以下「第１フェーズ」ともいう。）
にオンするスイッチＳ１７，Ｓ１８〜Ｓ２１と、制御信
号ＰＡ０がＬレベルとなる期間（以下「第２フェーズ」
ともいう。）にオンするスイッチＳ１６と、制御信号Ｐ
Ｃ０に応答して第１フェーズの初めの所定期間だけオン
するスイッチＳ２２，Ｓ２３と、キャパシタＣ１４，Ｃ
１５と、増幅器２６ｇ１，２６ｇ２と、ラッチ回路２６
ｇ３とを含む。ここで、制御信号ＰＣ０は、信号ＰＡ０
を図４に示されるオートゼロ電圧供給信号生成回路６０
に入力することによって生成される。
／Ｄコンバータ２５０の比較部２６に含まれる差動電圧
比較器２６ｇの構成を示す図である。図１０に示される
ように、差動電圧比較器２６ｇは、制御信号ＰＡ０がＨ
レベルとなる期間（以下「第１フェーズ」ともいう。）
にオンするスイッチＳ１７，Ｓ１８〜Ｓ２１と、制御信
号ＰＡ０がＬレベルとなる期間（以下「第２フェーズ」
ともいう。）にオンするスイッチＳ１６と、制御信号Ｐ
Ｃ０に応答して第１フェーズの初めの所定期間だけオン
するスイッチＳ２２，Ｓ２３と、キャパシタＣ１４，Ｃ
１５と、増幅器２６ｇ１，２６ｇ２と、ラッチ回路２６
ｇ３とを含む。ここで、制御信号ＰＣ０は、信号ＰＡ０
を図４に示されるオートゼロ電圧供給信号生成回路６０
に入力することによって生成される。
【００５７】次に、本実施の形態１に係るＡ／Ｄコンバ
ータの動作を図３を参照して説明する。
ータの動作を図３を参照して説明する。
【００５８】図３（ｃ）に示される制御信号ＰＢ０がＨ
レベルとなる時刻Ｔ１〜Ｔ２には、スイッチＳ８がオン
状態となり、増幅器３００の差動入力端にバイアス電圧
ＶＢが印加される。これにより、増幅器３００の差動出
力端には出力オフセット電圧が出力される。ここで、図
３（ｄ）に示されるように、制御信号ＰＢ０がＨレベル
となる時刻Ｔ１〜Ｔ２，Ｔ３〜Ｔ６の初めの所定期間Ｔ
１〜Ｔ４，Ｔ３〜Ｔ５だけＨレベルとなる制御信号ＰＣ
０によりスイッチＳ９がオンされ、増幅器３００の差動
出力端が所定期間Ｔ１〜Ｔ４，Ｔ３〜Ｔ５短絡される。
レベルとなる時刻Ｔ１〜Ｔ２には、スイッチＳ８がオン
状態となり、増幅器３００の差動入力端にバイアス電圧
ＶＢが印加される。これにより、増幅器３００の差動出
力端には出力オフセット電圧が出力される。ここで、図
３（ｄ）に示されるように、制御信号ＰＢ０がＨレベル
となる時刻Ｔ１〜Ｔ２，Ｔ３〜Ｔ６の初めの所定期間Ｔ
１〜Ｔ４，Ｔ３〜Ｔ５だけＨレベルとなる制御信号ＰＣ
０によりスイッチＳ９がオンされ、増幅器３００の差動
出力端が所定期間Ｔ１〜Ｔ４，Ｔ３〜Ｔ５短絡される。
【００５９】出力オフセット電圧は、常に差動出力の中
心をなすので、一時的に差動出力端を短絡することによ
り高速に出力オフセット電圧を得ることができる。
心をなすので、一時的に差動出力端を短絡することによ
り高速に出力オフセット電圧を得ることができる。
【００６０】なお、制御信号ＰＣ０は、制御信号ＰＢ０
に基づいて図４に示される回路によっても生成される
が、この場合、インバータ６０５に含まれるＮチャネル
ＭＯＳトランジスタとＰチャネルＭＯＳトランジスタの
サイズ比を調整することによりインバータ６０５のしき
い値が変わり、制御信号ＰＣ０のパルス幅を調整するこ
とができる。
に基づいて図４に示される回路によっても生成される
が、この場合、インバータ６０５に含まれるＮチャネル
ＭＯＳトランジスタとＰチャネルＭＯＳトランジスタの
サイズ比を調整することによりインバータ６０５のしき
い値が変わり、制御信号ＰＣ０のパルス幅を調整するこ
とができる。
【００６１】また、上記のように、図６に示される構成
によれば、増幅器３００の入力端子にバイアス電圧ＶＢ
が印加されるタイミングと増幅器３００の出力端子が短
絡されるタイミングが合うので、さらなる高速化が期待
できる。
によれば、増幅器３００の入力端子にバイアス電圧ＶＢ
が印加されるタイミングと増幅器３００の出力端子が短
絡されるタイミングが合うので、さらなる高速化が期待
できる。
【００６２】一方、図３（ｅ）に示される制御信号ＰＤ
０がＨレベルとなる期間にはスイッチＳ６，Ｓ７がオン
し、キャパシタＣ１，Ｃ２にはそれぞれ電圧ＶＩＮ，Ｖ
Ｂが差動電圧としてサンプルされる。
０がＨレベルとなる期間にはスイッチＳ６，Ｓ７がオン
し、キャパシタＣ１，Ｃ２にはそれぞれ電圧ＶＩＮ，Ｖ
Ｂが差動電圧としてサンプルされる。
【００６３】次に、図３（ｃ）に示される制御信号ＰＢ
０がＬレベルとなる時刻Ｔ２〜Ｔ３にはスイッチＳ８が
オフされ、図３（ｅ）に示される制御信号ＰＤ０がＬレ
ベルとなる期間にはスイッチＳ６，Ｓ７がオフされると
ともに、図３（ｆ）に示される制御信号ＰＥ０がＨレベ
ルとなることによりスイッチＳ４，Ｓ５がオンされる。
これにより、サンプル・ホールド回路３０は、ホールド
状態となり増幅器３００からは差動電圧ＶＳ１が出力さ
れる。
０がＬレベルとなる時刻Ｔ２〜Ｔ３にはスイッチＳ８が
オフされ、図３（ｅ）に示される制御信号ＰＤ０がＬレ
ベルとなる期間にはスイッチＳ６，Ｓ７がオフされると
ともに、図３（ｆ）に示される制御信号ＰＥ０がＨレベ
ルとなることによりスイッチＳ４，Ｓ５がオンされる。
これにより、サンプル・ホールド回路３０は、ホールド
状態となり増幅器３００からは差動電圧ＶＳ１が出力さ
れる。
【００６４】この差動電圧ＶＳ１はフラッシュ型３ビッ
トＡ／Ｄコンバータ２５０に入力され、はしご形レジス
タ２３から供給される比較用基準電圧ＶＲＣ［０］〜Ｖ
ＲＣ［６］と比較される。
トＡ／Ｄコンバータ２５０に入力され、はしご形レジス
タ２３から供給される比較用基準電圧ＶＲＣ［０］〜Ｖ
ＲＣ［６］と比較される。
【００６５】この比較は、図８に示される比較部２６に
含まれる各々の差動電圧比較器２６ａ〜２６ｇで行なわ
れるが、以下に差動電圧比較器２６ｇの動作を説明す
る。
含まれる各々の差動電圧比較器２６ａ〜２６ｇで行なわ
れるが、以下に差動電圧比較器２６ｇの動作を説明す
る。
【００６６】第１フェーズでは、スイッチＳ１７〜Ｓ２
１がオン、スイッチＳ１６がオフ状態となる。このとき
差動電圧ＶＳ１は増幅器３００の出力オフセット電圧と
なる。また、第１フェーズの終わる瞬間、すなわち、ス
イッチＳ１７，Ｓ１８〜Ｓ２１がオフする瞬間に、増幅
器３００の出力オフセット電圧と比較用基準電圧ＶＲＣ
［０］がサンプルされる。
１がオン、スイッチＳ１６がオフ状態となる。このとき
差動電圧ＶＳ１は増幅器３００の出力オフセット電圧と
なる。また、第１フェーズの終わる瞬間、すなわち、ス
イッチＳ１７，Ｓ１８〜Ｓ２１がオフする瞬間に、増幅
器３００の出力オフセット電圧と比較用基準電圧ＶＲＣ
［０］がサンプルされる。
【００６７】一方、第１フェーズでは増幅器２６ｇ１，
２６ｇ２は、ともに、差動入出力端子が短絡され、増幅
器２６ｇ１，２６ｇ２からはオートゼロ電圧（オフセッ
ト電圧）が出力される。そして、増幅器２６ｇ１，２６
ｇ２のオートゼロ電圧はキャパシタＣ１４，Ｃ１５に印
加され、増幅器２６ｇ１，２６ｇ２のオートゼロ電圧の
差による比較精度の劣化を防いでいる。ここで、増幅器
２６ｇ１，２６ｇ２からオートゼロ電圧をより早く出力
させるため、第１フェーズの始めの所定期間のみＨレベ
ルとなる制御信号ＰＣ０を供給することによりスイッチ
Ｓ２２，Ｓ２３をオンさせる。
２６ｇ２は、ともに、差動入出力端子が短絡され、増幅
器２６ｇ１，２６ｇ２からはオートゼロ電圧（オフセッ
ト電圧）が出力される。そして、増幅器２６ｇ１，２６
ｇ２のオートゼロ電圧はキャパシタＣ１４，Ｃ１５に印
加され、増幅器２６ｇ１，２６ｇ２のオートゼロ電圧の
差による比較精度の劣化を防いでいる。ここで、増幅器
２６ｇ１，２６ｇ２からオートゼロ電圧をより早く出力
させるため、第１フェーズの始めの所定期間のみＨレベ
ルとなる制御信号ＰＣ０を供給することによりスイッチ
Ｓ２２，Ｓ２３をオンさせる。
【００６８】第１フェーズの差動出力端は、直前の第２
フェーズにおいて差動電圧ＶＳ１が比較用基準電圧ＶＲ
Ｃ［０］と比較され増幅された電圧値を初期値として有
するため、スイッチＳ２２，Ｓ２３をオンし、増幅器２
６ｇ１，２６ｇ２の差動出力端を短絡させることにより
高速にオートゼロ電圧に戻すことができる。なお、オー
トゼロ電圧は各増幅器に固有の電圧であるから、スイッ
チＳ２２，Ｓ２３は第１フェーズの始めの所定期間のみ
オンされ、その後オフされる。
フェーズにおいて差動電圧ＶＳ１が比較用基準電圧ＶＲ
Ｃ［０］と比較され増幅された電圧値を初期値として有
するため、スイッチＳ２２，Ｓ２３をオンし、増幅器２
６ｇ１，２６ｇ２の差動出力端を短絡させることにより
高速にオートゼロ電圧に戻すことができる。なお、オー
トゼロ電圧は各増幅器に固有の電圧であるから、スイッ
チＳ２２，Ｓ２３は第１フェーズの始めの所定期間のみ
オンされ、その後オフされる。
【００６９】次に、第２フェーズでは、スイッチＳ１６
がオンし、スイッチＳ１７，Ｓ１８〜Ｓ２１がオフ状態
となる。このとき、差動電圧ＶＳ１としてサンプル・ホ
ールド回路３０がホールドした電圧が入力される。この
ため、第１フェーズでサンプルされた増幅器３００のオ
フセット電圧が除かれ、真の信号電圧が比較器２６ｇ１
に印加されることになる。また、キャパシタＣ１６，Ｃ
１９にはバイアス電圧ＶＢが印加され、これにより比較
用基準電圧ＶＲＣ［０］と真の信号電圧が比較される。
がオンし、スイッチＳ１７，Ｓ１８〜Ｓ２１がオフ状態
となる。このとき、差動電圧ＶＳ１としてサンプル・ホ
ールド回路３０がホールドした電圧が入力される。この
ため、第１フェーズでサンプルされた増幅器３００のオ
フセット電圧が除かれ、真の信号電圧が比較器２６ｇ１
に印加されることになる。また、キャパシタＣ１６，Ｃ
１９にはバイアス電圧ＶＢが印加され、これにより比較
用基準電圧ＶＲＣ［０］と真の信号電圧が比較される。
【００７０】以上のような動作を受けて、図９に示され
る３ビットＤ／Ａコンバータ２５１は、以下のような動
作を行なう。すなわち、３ビットＤ／Ａコンバータ２５
１の第１フェーズでは、上記第２フェーズでの比較結果
を受けていずれか１のディジタル信号００ＢＳ〜７０Ｂ
Ｓが活性化され、減算用基準電圧ＶＲＳ［０］〜ＶＲＳ
［７］のいずれか１の電圧が出力ノードＮ１，Ｎ２に出
力される。
る３ビットＤ／Ａコンバータ２５１は、以下のような動
作を行なう。すなわち、３ビットＤ／Ａコンバータ２５
１の第１フェーズでは、上記第２フェーズでの比較結果
を受けていずれか１のディジタル信号００ＢＳ〜７０Ｂ
Ｓが活性化され、減算用基準電圧ＶＲＳ［０］〜ＶＲＳ
［７］のいずれか１の電圧が出力ノードＮ１，Ｎ２に出
力される。
【００７１】また、３ビットＤ／Ａコンバータ２５１の
第２フェーズでは、制御信号／ＰＡ０によりバイアス電
圧選択部Ｓ１５のスイッチがオンされバイアス電圧ＶＢ
が出力ノードＮ１，Ｎ２に出力される。つまり、差動電
圧としては０を出力する。
第２フェーズでは、制御信号／ＰＡ０によりバイアス電
圧選択部Ｓ１５のスイッチがオンされバイアス電圧ＶＢ
が出力ノードＮ１，Ｎ２に出力される。つまり、差動電
圧としては０を出力する。
【００７２】以上のように、３ビットＤ／Ａコンバータ
２５１は、第１フェーズでは減算用基準電圧ＶＲＳ
［０］〜ＶＲＳ［７］のいずれかを、第２フェーズでは
差動電圧０を減算回路４０に出力する。
２５１は、第１フェーズでは減算用基準電圧ＶＲＳ
［０］〜ＶＲＳ［７］のいずれかを、第２フェーズでは
差動電圧０を減算回路４０に出力する。
【００７３】そして、減算回路４０は、サンプル・ホー
ルド回路３０と逆の位相、すなわち、第２フェーズでサ
ンプルを行ない、第１フェーズで、サンプル・ホールド
回路３０からの出力電圧値から３ビットＤ／Ａコンバー
タ２５１が出力した電圧値が減算される。
ルド回路３０と逆の位相、すなわち、第２フェーズでサ
ンプルを行ない、第１フェーズで、サンプル・ホールド
回路３０からの出力電圧値から３ビットＤ／Ａコンバー
タ２５１が出力した電圧値が減算される。
【００７４】すなわち、第１フェーズでは、増幅器３０
０のオフセット電圧がキャンセルされてホールド状態に
なり減算が行なわれる。この減算結果は、はしご形レジ
スタ２３で生成される基準電圧を共通の比較対象とする
ため、増幅器４００で８倍され差動電圧ＶＳ２としてＡ
／Ｄ変換ステージ５４に含まれるフラッシュ型３ビット
Ａ／Ｄコンバータ２５０に入力される。
０のオフセット電圧がキャンセルされてホールド状態に
なり減算が行なわれる。この減算結果は、はしご形レジ
スタ２３で生成される基準電圧を共通の比較対象とする
ため、増幅器４００で８倍され差動電圧ＶＳ２としてＡ
／Ｄ変換ステージ５４に含まれるフラッシュ型３ビット
Ａ／Ｄコンバータ２５０に入力される。
【００７５】なお、Ａ／Ｄ変換ステージ５４に含まれる
フラッシュ型３ビットＡ／Ｄコンバータ２５０、３ビッ
トＤ／Ａコンバータ２５１は、Ａ／Ｄ変換ステージ５２
に含まれるフラッシュ型３ビットＡ／Ｄコンバータ２５
０、３ビットＤ／Ａコンバータ２５１と同様に、かつ、
逆相で動作する。
フラッシュ型３ビットＡ／Ｄコンバータ２５０、３ビッ
トＤ／Ａコンバータ２５１は、Ａ／Ｄ変換ステージ５２
に含まれるフラッシュ型３ビットＡ／Ｄコンバータ２５
０、３ビットＤ／Ａコンバータ２５１と同様に、かつ、
逆相で動作する。
【００７６】また、減算回路５０とＡ／Ｄ変換ステージ
５６に含まれるフラッシュ型３ビットＡ／Ｄコンバータ
２５０は、Ａ／Ｄ変換ステージ５２に含まれる減算回路
４０とＡ／Ｄ変換ステージ５４に含まれるフラッシュ型
３ビットＡ／Ｄコンバータ２５０と逆相（サンプル・ホ
ールド回路３０およびＡ／Ｄ変換ステージ５２に含まれ
るフラッシュ型３ビットＡ／Ｄコンバータ２５０と同
相）で動作する。
５６に含まれるフラッシュ型３ビットＡ／Ｄコンバータ
２５０は、Ａ／Ｄ変換ステージ５２に含まれる減算回路
４０とＡ／Ｄ変換ステージ５４に含まれるフラッシュ型
３ビットＡ／Ｄコンバータ２５０と逆相（サンプル・ホ
ールド回路３０およびＡ／Ｄ変換ステージ５２に含まれ
るフラッシュ型３ビットＡ／Ｄコンバータ２５０と同
相）で動作する。
【００７７】Ａ／Ｄ変換ステージ５２に含まれるフラッ
シュ型３ビットＡ／Ｄコンバータ２５０からは上位３ビ
ット、Ａ／Ｄ変換ステージ５４に含まれるフラッシュ型
３ビットＡ／Ｄコンバータ２５０からは中位３ビット、
Ａ／Ｄ変換ステージ５６に含まれるフラッシュ型３ビッ
トＡ／Ｄコンバータ２５０からは下位３ビットのディジ
タル信号が符号化／ラッチ回路３１に出力され、符号化
／ラッチ回路３１からは合計９ビットのディジタル信号
が出力される。
シュ型３ビットＡ／Ｄコンバータ２５０からは上位３ビ
ット、Ａ／Ｄ変換ステージ５４に含まれるフラッシュ型
３ビットＡ／Ｄコンバータ２５０からは中位３ビット、
Ａ／Ｄ変換ステージ５６に含まれるフラッシュ型３ビッ
トＡ／Ｄコンバータ２５０からは下位３ビットのディジ
タル信号が符号化／ラッチ回路３１に出力され、符号化
／ラッチ回路３１からは合計９ビットのディジタル信号
が出力される。
【００７８】［実施の形態２］上記実施の形態１に係る
Ａ／Ｄコンバータは、耐ノイズ性を高めるために差動型
を有するものであるが、本発明に係るＡ／Ｄコンバータ
は、差動型に限られるものではない。
Ａ／Ｄコンバータは、耐ノイズ性を高めるために差動型
を有するものであるが、本発明に係るＡ／Ｄコンバータ
は、差動型に限られるものではない。
【００７９】すなわち、図１に示される差動パイプライ
ン型Ａ／Ｄコンバータのサンプル・ホールド回路３０、
減算回路４０，５０、およびフラッシュ型３ビットＡ／
Ｄコンバータ２５０に含まれる電圧比較器２６ａ〜２６
ｇのそれぞれに含まれる増幅器３００，４００，５０
０，２６ｇ１，２６ｇ２を図１１に示される増幅器７０
０で置換えたものも同様に考えることができる。
ン型Ａ／Ｄコンバータのサンプル・ホールド回路３０、
減算回路４０，５０、およびフラッシュ型３ビットＡ／
Ｄコンバータ２５０に含まれる電圧比較器２６ａ〜２６
ｇのそれぞれに含まれる増幅器３００，４００，５０
０，２６ｇ１，２６ｇ２を図１１に示される増幅器７０
０で置換えたものも同様に考えることができる。
【００８０】この増幅器７００の出力端には、バイアス
電圧ＶＢが入力される回路構成・回路定数が増幅器７０
０と同じ増幅器７０１の出力ノードが、制御信号ＰＣ０
により制御されるスイッチＳ２４を介して接続される。
ここで、増幅器７０１はバイアス電圧ＶＢが常に入力さ
れるため、常にオートゼロ電圧ＶOAZ を出力する。
電圧ＶＢが入力される回路構成・回路定数が増幅器７０
０と同じ増幅器７０１の出力ノードが、制御信号ＰＣ０
により制御されるスイッチＳ２４を介して接続される。
ここで、増幅器７０１はバイアス電圧ＶＢが常に入力さ
れるため、常にオートゼロ電圧ＶOAZ を出力する。
【００８１】また、増幅器７００の入力端には、制御信
号ＰＢ０により制御されるスイッチ７０２がオンするこ
とによってバイアス電圧ＶＢが供給される。
号ＰＢ０により制御されるスイッチ７０２がオンするこ
とによってバイアス電圧ＶＢが供給される。
【００８２】次に、この増幅器７００の動作を図１２の
タイミング図を参照して説明する。なお、制御信号ＰＣ
０は、制御信号ＰＢ０に応じて図４に示される回路など
によって生成される。
タイミング図を参照して説明する。なお、制御信号ＰＣ
０は、制御信号ＰＢ０に応じて図４に示される回路など
によって生成される。
【００８３】図１２に示されるように、制御信号ＰＢ０
がＨレベルの期間Ｔ１〜Ｔ２，Ｔ３〜Ｔ４には増幅器７
００にはバイアス電圧ＶＢが供給されるため増幅器７０
０からはオフセット電圧が出力される。ここで、制御信
号ＰＢ０がＨレベルとなる期間の始めの所定期間Ｔ１〜
Ｔ５，Ｔ３〜Ｔ６のみＨレベルとなる制御信号ＰＣ０が
スイッチＳ２４に供給され、この期間Ｔ１〜Ｔ５，Ｔ３
〜Ｔ６のみオンとなることにより、増幅器７００の出力
端に、増幅器７０１のオートゼロ電圧が供給される。し
たがって、増幅器７００からの出力電圧Ｖout の大きさ
は、図１２（ｃ）に示されるように変化するため、高速
にオフセット電圧Ｖoffsetを得ることができる。
がＨレベルの期間Ｔ１〜Ｔ２，Ｔ３〜Ｔ４には増幅器７
００にはバイアス電圧ＶＢが供給されるため増幅器７０
０からはオフセット電圧が出力される。ここで、制御信
号ＰＢ０がＨレベルとなる期間の始めの所定期間Ｔ１〜
Ｔ５，Ｔ３〜Ｔ６のみＨレベルとなる制御信号ＰＣ０が
スイッチＳ２４に供給され、この期間Ｔ１〜Ｔ５，Ｔ３
〜Ｔ６のみオンとなることにより、増幅器７００の出力
端に、増幅器７０１のオートゼロ電圧が供給される。し
たがって、増幅器７００からの出力電圧Ｖout の大きさ
は、図１２（ｃ）に示されるように変化するため、高速
にオフセット電圧Ｖoffsetを得ることができる。
【００８４】
【発明の効果】請求項１に係るアナログ／ディジタルコ
ンバータによれば、アナログ／ディジタル変換ステージ
に含まれる第１の増幅手段の出力オフセット電圧を高速
に得ることができる。
ンバータによれば、アナログ／ディジタル変換ステージ
に含まれる第１の増幅手段の出力オフセット電圧を高速
に得ることができる。
【００８５】請求項２に係るアナログ／ディジタルコン
バータによれば、第１の増幅手段と同一の特性を有する
第３の増幅手段から、第１の増幅手段の出力オフセット
電圧に近い第１のオートゼロ電圧を第１の増幅手段の出
力端に供給するため、より高速に出力オフセット電圧を
得ることができる。
バータによれば、第１の増幅手段と同一の特性を有する
第３の増幅手段から、第１の増幅手段の出力オフセット
電圧に近い第１のオートゼロ電圧を第１の増幅手段の出
力端に供給するため、より高速に出力オフセット電圧を
得ることができる。
【００８６】請求項３および４に係るアナログ／ディジ
タルコンバータによれば、さらに、データ保持手段に含
まれる第２の増幅手段の出力オフセット電圧を高速に得
ることができる。
タルコンバータによれば、さらに、データ保持手段に含
まれる第２の増幅手段の出力オフセット電圧を高速に得
ることができる。
【００８７】請求項５に係るアナログ／ディジタルコン
バータによれば、データ取込信号から簡易な回路でかつ
消費電力もゼロである回路によりオートゼロ電圧供給信
号を生成することができる。
バータによれば、データ取込信号から簡易な回路でかつ
消費電力もゼロである回路によりオートゼロ電圧供給信
号を生成することができる。
【００８８】請求項６に係るアナログ／ディジタルコン
バータによれば、第２のインバータに含まれるＮチャネ
ルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタ
のサイズを調整することにより第２のインバータのしき
い値を制御し、生成するオートゼロ電圧供給信号のパル
ス幅を変更することができる。請求項７に係るアナログ
／ディジタルコンバータによれば、より高速に第２の増
幅手段の出力オフセット電圧を得ることができる。
バータによれば、第２のインバータに含まれるＮチャネ
ルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタ
のサイズを調整することにより第２のインバータのしき
い値を制御し、生成するオートゼロ電圧供給信号のパル
ス幅を変更することができる。請求項７に係るアナログ
／ディジタルコンバータによれば、より高速に第２の増
幅手段の出力オフセット電圧を得ることができる。
【００８９】請求項８に係るアナログ／ディジタルコン
バータによれば、同相ノイズによる影響を低減すること
ができる。
バータによれば、同相ノイズによる影響を低減すること
ができる。
【００９０】請求項９に係るアナログ／ディジタルコン
バータによれば、耐ノイズ性を有するとともに、アナロ
グ／ディジタル変換ステージに含まれる第１の増幅手段
の出力オフセット電圧を高速に生成することができる。
バータによれば、耐ノイズ性を有するとともに、アナロ
グ／ディジタル変換ステージに含まれる第１の増幅手段
の出力オフセット電圧を高速に生成することができる。
【００９１】請求項１０に係るアナログ／ディジタルコ
ンバータによれば、さらに、データ保持手段に含まれる
第２の増幅手段の出力オフセット電圧を高速に生成する
ことができる。
ンバータによれば、さらに、データ保持手段に含まれる
第２の増幅手段の出力オフセット電圧を高速に生成する
ことができる。
【００９２】請求項１１に係る電圧比較器によれば、増
幅手段における出力オフセット電圧の生成を高速化する
ことができる。
幅手段における出力オフセット電圧の生成を高速化する
ことができる。
【図１】 本発明の実施の形態１に係るＡ／Ｄコンバー
タの全体構成を示す図である。
タの全体構成を示す図である。
【図２】 図１に示されるクロックドライバの構成を示
す回路図である。
す回路図である。
【図３】 図１に示されるＡ／Ｄコンバータの動作を説
明するためのタイミング図である。
明するためのタイミング図である。
【図４】 オートゼロ電圧供給信号生成回路の構成を示
す回路図である。
す回路図である。
【図５】 図４に示される回路の動作を示すタイミング
図である。
図である。
【図６】 図１に示されるサンプル・ホールド回路の一
例を示す回路図である。
例を示す回路図である。
【図７】 図１に示されるはしご形レジスタの構成を示
す回路図である。
す回路図である。
【図８】 図１に示されるフラッシュ型３ビットＡ／Ｄ
コンバータの構成を示す図である。
コンバータの構成を示す図である。
【図９】 図１に示される３ビットＤ／Ａコンバータの
構成を示す図である。
構成を示す図である。
【図１０】 図８に示される電圧比較器の構成を示す図
である。
である。
【図１１】 本発明の実施の形態２に係るＡ／Ｄコンバ
ータを説明するための図である。
ータを説明するための図である。
【図１２】 図１１に示される回路の動作を説明するた
めのタイミング図である。
めのタイミング図である。
【図１３】 従来のパイプライン型Ａ／Ｄコンバータの
全体構成を示す図である。
全体構成を示す図である。
【図１４】 図１３に示されるサンプル・ホールド回路
と、それに接続されるサブＡ／Ｄコンバータの構成を示
す図である。
と、それに接続されるサブＡ／Ｄコンバータの構成を示
す図である。
【図１５】 図１４に示される回路の動作を説明するた
めのタイミング図である。
めのタイミング図である。
【図１６】 図１３に示されるフラッシュ型Ａ／Ｄコン
バータに含まれる従来の電圧比較器の構成を示す図であ
る。
バータに含まれる従来の電圧比較器の構成を示す図であ
る。
３０ サンプル・ホールド回路、３１ 符号化／ラッチ
回路、３３，３５，３６ クロックドライバ、４０，５
０ 減算回路、５２，５４，５６ Ａ／Ｄ変換ステー
ジ、２５０ フラッシュ型３ビットＡ／Ｄコンバータ、
２５１ ３ビットＤ／Ａコンバータ、３００，４００，
５００，７００，７０１，２６ｇ１，２６ｇ２ 増幅
器、３３０，Ｃ１３ キャパシタ、３３１，６０４ 抵
抗素子、６０１，６０５ インバータ、６０３ 電源ノ
ード、Ｓ８，Ｓ９，Ｓ１０，Ｓ１１，Ｓ１２，Ｓ１３，
Ｓ２２，Ｓ２３，Ｓ２４，７０２ スイッチ。
回路、３３，３５，３６ クロックドライバ、４０，５
０ 減算回路、５２，５４，５６ Ａ／Ｄ変換ステー
ジ、２５０ フラッシュ型３ビットＡ／Ｄコンバータ、
２５１ ３ビットＤ／Ａコンバータ、３００，４００，
５００，７００，７０１，２６ｇ１，２６ｇ２ 増幅
器、３３０，Ｃ１３ キャパシタ、３３１，６０４ 抵
抗素子、６０１，６０５ インバータ、６０３ 電源ノ
ード、Ｓ８，Ｓ９，Ｓ１０，Ｓ１１，Ｓ１２，Ｓ１３，
Ｓ２２，Ｓ２３，Ｓ２４，７０２ スイッチ。
Claims (11)
- 【請求項１】 第１のアナログデータを第１の期間に取
込み、第２の期間に保持するデータ保持手段と、 前記データ保持手段に直列接続された複数のアナログ／
ディジタル変換ステージと、 前記アナログ／ディジタル変換ステージの各々から出力
されたディジタルデータをラッチするラッチ手段とを備
え、 前記データ保持手段に接続されたアナログ／ディジタル
変換ステージは、 前記データ保持手段から供給された第２のアナログデー
タをディジタルデータに変換し、前記ラッチ手段に出力
するアナログ／ディジタル変換手段と、 前記アナログ／ディジタル変換手段に接続され、前記デ
ィジタルデータを第３のアナログデータに変換するディ
ジタル／アナログ変換手段と、 前記第２のアナログデータから前記第３のアナログデー
タを減算して、減算結果データを出力する減算手段と、 前記減算手段に接続され、前記第２の期間には第１のバ
イアス電圧が供給されるとともに、前記第１の期間には
前記減算手段から供給された前記減算結果データを増幅
する第１の増幅手段と、 前記第２の期間の初めの所定期間だけ、前記第１の増幅
手段の出力端に、第１のオートゼロ電圧を供給する第１
の電圧供給手段とを含む、アナログ／ディジタルコンバ
ータ。 - 【請求項２】 前記第１の電圧供給手段は、前記第１の
増幅手段と同じ回路構成・回路定数を有し、前記第１の
バイアス電圧が供給されることによって前記第１のオー
トゼロ電圧を出力する第３の増幅手段を含む、請求項１
に記載のアナログ／ディジタルコンバータ。 - 【請求項３】 前記データ保持手段は、 前記第１の期間に第２のバイアス電圧が供給され、前記
第２の期間に前記第１のアナログデータが供給される第
２の増幅手段と、 前記第１の期間の初めの所定期間だけ、前記第２の増幅
手段の出力端に、第２のオートゼロ電圧を供給する第２
の電圧供給手段とを含む、請求項１に記載のアナログ／
ディジタルコンバータ。 - 【請求項４】 入力されるクロック信号に応答して、前
記第１の期間を決定する制御信号を生成し、前記データ
保持手段に供給する制御信号生成手段と、 前記第２の電圧供給手段が前記第２のオートゼロ電圧を
供給するタイミングを決定するオートゼロ電圧供給信号
を生成し、前記第２の電圧供給手段に供給するオートゼ
ロ電圧供給信号生成手段とをさらに備える、請求項３に
記載のアナログ／ディジタルコンバータ。 - 【請求項５】 前記オートゼロ電圧供給信号生成手段
は、 一方のノードに前記制御信号が供給されるキャパシタ
と、 接地ノードと、 前記キャパシタの他方のノードと前記接地ノードとの間
に接続される抵抗素子とを含む、請求項４に記載のアナ
ログ／ディジタルコンバータ。 - 【請求項６】 前記オートゼロ電圧供給信号生成手段
は、 前記制御信号が供給される第１のインバータと、 一方のノードが前記第１のインバータの出力端に接続さ
れるキャパシタと、 電源ノードと、 前記電源ノードと前記キャパシタの他方のノードとの間
に接続される抵抗素子と、 前記キャパシタの他方のノードに接続される第２のイン
バータとを含む、請求項４に記載のアナログ／ディジタ
ルコンバータ。 - 【請求項７】 前記第２の増幅手段の入力端に接続さ
れ、前記第２の電圧供給手段が前記第２の増幅手段の出
力端に前記第２のオートゼロ電圧を供給するのと同じタ
イミングで、前記第２の増幅手段の入力端に前記第２の
バイアス電圧を供給するバイアス電圧供給手段をさらに
備える、請求項３に記載のアナログ／ディジタルコンバ
ータ。 - 【請求項８】 前記データ保持手段は、前記第２のバイ
アス電圧および前記第１のアナログデータを差動入力す
るとともに、前記第２のアナログデータを差動出力し、 前記減算手段は、前記第２のアナログデータおよび前記
第３のアナログデータを差動入力するとともに、前記減
算結果データを差動出力する、請求項３に記載のアナロ
グ／ディジタルコンバータ。 - 【請求項９】 第１のアナログデータを第１の期間に差
動入力し、第２の期間に保持するデータ保持手段と、 前記データ保持手段に直列接続された複数のアナログ／
ディジタル変換ステージと、 前記アナログ／ディジタル変換ステージの各々から出力
されたディジタルデータをラッチするラッチ手段とを備
え、 前記データ保持手段に接続されたアナログ／ディジタル
変換ステージは、 前記データ保持手段から差動出力された第２のアナログ
データをディジタルデータに変換し、前記ラッチ手段に
出力するアナログ／ディジタル変換手段と、 前記アナログ／ディジタル変換手段に接続され、前記デ
ィジタルデータを第３のアナログデータに変換するディ
ジタル／アナログ変換手段と、 前記第２のアナログデータから前記第３のアナログデー
タを減算して、減算結果データを出力する減算手段と、 前記減算手段に接続され、前記第２の期間には第１のバ
イアス電圧が供給されるとともに、前記第１の期間には
前記減算手段から供給された前記減算結果データを増幅
する第１の増幅手段と、 前記第２の期間の初めの所定期間だけ、前記第１の増幅
手段の差動出力端を短絡する第１の切換手段とを含む、
アナログ／ディジタルコンバータ。 - 【請求項１０】 前記データ保持手段は、 前記第１の期間に第２のバイアス電圧が供給され、前記
第２の期間に前記第１のアナログデータが供給される第
２の増幅手段と、 前記第１の期間の初めの所定期間だけ、前記第２の増幅
手段の差動出力端を短絡する第２の切換手段とを含む、
請求項９に記載のアナログ／ディジタルコンバータ。 - 【請求項１１】 データ取込期間にデータを入力し、デ
ータ比較期間に基準電圧と前記データとを比較してその
結果を出力する電圧比較器であって、 前記データと前記基準電圧とを比較してその結果を増幅
する増幅手段と、 前記データ取込期間の初めの所定期間だけ前記増幅手段
の出力端にオートゼロ電圧を供給する電圧供給手段とを
備える電圧比較器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9133682A JPH10327072A (ja) | 1997-05-23 | 1997-05-23 | アナログ／ディジタルコンバータおよび電圧比較器 |
| US08/982,279 US5966088A (en) | 1997-05-23 | 1997-12-01 | Analog/digital converter and voltage comparator capable of fast producing of output offset voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9133682A JPH10327072A (ja) | 1997-05-23 | 1997-05-23 | アナログ／ディジタルコンバータおよび電圧比較器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10327072A true JPH10327072A (ja) | 1998-12-08 |
Family
ID=15110421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9133682A Pending JPH10327072A (ja) | 1997-05-23 | 1997-05-23 | アナログ／ディジタルコンバータおよび電圧比較器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5966088A (ja) |
| JP (1) | JPH10327072A (ja) |
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1997
- 1997-05-23 JP JP9133682A patent/JPH10327072A/ja active Pending
- 1997-12-01 US US08/982,279 patent/US5966088A/en not_active Expired - Fee Related
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| Publication number | Publication date |
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| US5966088A (en) | 1999-10-12 |
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Legal Events
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| A977 | Report on retrieval |
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| A02 | Decision of refusal |
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