JPH0483405A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0483405A JPH0483405A JP2198824A JP19882490A JPH0483405A JP H0483405 A JPH0483405 A JP H0483405A JP 2198824 A JP2198824 A JP 2198824A JP 19882490 A JP19882490 A JP 19882490A JP H0483405 A JPH0483405 A JP H0483405A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 230000003321 amplification Effects 0.000 claims description 20
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 20
- 239000000463 material Substances 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 7
- 239000003990 capacitor Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 102100039435 C-X-C motif chemokine 17 Human genes 0.000 description 1
- 101000889048 Homo sapiens C-X-C motif chemokine 17 Proteins 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に係わり、特に、演算増幅
器に関するものである。
器に関するものである。
近年、半導体装置の高集積化が進む中で、アナログ信号
処理回路を含む信号処理システムのＬＳＩ化が活発にな
っている。そしてこのような信号処理システムのＬＳＩ
化では、低消費電力で特性劣化の少ない演算増幅器が必
要不可欠な構成要素となる。一般に、このような要求を
満たすものとして、従来より第２図に示すような０ＭＯ
８構成の演算増幅器が広く使用されている。
処理回路を含む信号処理システムのＬＳＩ化が活発にな
っている。そしてこのような信号処理システムのＬＳＩ
化では、低消費電力で特性劣化の少ない演算増幅器が必
要不可欠な構成要素となる。一般に、このような要求を
満たすものとして、従来より第２図に示すような０ＭＯ
８構成の演算増幅器が広く使用されている。
第２図において、（１）はカレントミラー回路で構成さ
れる差動増幅回路であり、Ｎチャネル型ＭＯ３ＦＥＴ
（５）および（６）の入力トランジスタ対と、Ｐチャネ
ル型ＭＯ５ＦＥＴ （２）および（３）の負荷トランジ
スタ対とから構成されている。また、Ｎチャンル型ＭＯ
９ＦＥＴ （７）は定電流源を構成する定電流源トラン
ジスタである。
れる差動増幅回路であり、Ｎチャネル型ＭＯ３ＦＥＴ
（５）および（６）の入力トランジスタ対と、Ｐチャネ
ル型ＭＯ５ＦＥＴ （２）および（３）の負荷トランジ
スタ対とから構成されている。また、Ｎチャンル型ＭＯ
９ＦＥＴ （７）は定電流源を構成する定電流源トラン
ジスタである。
この、差動増幅回路（１）と定電流源トランジスタ（７
）とにより差動増幅段を構成し、反転入力端子（１１）
と非反転入力端子（１２）とに加えられる入力信号の差
分電圧を増幅し、差動増幅段出力端子（１３）より出力
する。次に、Ｐチャンネル型ＭＯ３ＦＥＴ （４）は、
前記差動増幅段の主力をゲート入力して動作する電圧増
幅回路を構成するとともに、定電圧源を構成する定電流
源トランジスタであるＮチャネル型ＭＯＳＦＥＴ （８
）の能動負荷トランジスタである。この、能動負荷トラ
ンジスタ（４）と定電流源トランジスタ（８）とにより
出力段が構成され、差動増幅段の主力を増幅し、出力負
荷を駆動する。なお、コンデンサ（９）と抵抗（１０）
は位相補償用の受動素子である。
）とにより差動増幅段を構成し、反転入力端子（１１）
と非反転入力端子（１２）とに加えられる入力信号の差
分電圧を増幅し、差動増幅段出力端子（１３）より出力
する。次に、Ｐチャンネル型ＭＯ３ＦＥＴ （４）は、
前記差動増幅段の主力をゲート入力して動作する電圧増
幅回路を構成するとともに、定電圧源を構成する定電流
源トランジスタであるＮチャネル型ＭＯＳＦＥＴ （８
）の能動負荷トランジスタである。この、能動負荷トラ
ンジスタ（４）と定電流源トランジスタ（８）とにより
出力段が構成され、差動増幅段の主力を増幅し、出力負
荷を駆動する。なお、コンデンサ（９）と抵抗（１０）
は位相補償用の受動素子である。
また、第２図に示されるように、前記差動増幅段と前記
出ツノ段とに供給する電源は、低電位側は、第１の電源
線（２１）から、差動増幅段と出力段との共通の低電位
側電源端子ＶＥＥ （１７）に供給され、高電位側は、
第２の電源線（２２）から、差動増幅段と出力段との共
通の高電位側電源端子ＶＣＣ（２０）に供給されている
。
出ツノ段とに供給する電源は、低電位側は、第１の電源
線（２１）から、差動増幅段と出力段との共通の低電位
側電源端子ＶＥＥ （１７）に供給され、高電位側は、
第２の電源線（２２）から、差動増幅段と出力段との共
通の高電位側電源端子ＶＣＣ（２０）に供給されている
。
演算増幅器において、消費電力の大半を消費するのは出
力段であり、その電流変化は出力負荷駆動に伴うが、低
電位側では、第１の電源線（２１）から電力供給か、バ
イアス電圧入力端子（１４）に加えられた固定バイアス
電圧をゲート入力として飽和領域で動作するＮチャネル
型ＭＯＳＦＥＴで構成された定電流源（８）を介して行
なわれるため、出力段の出力負荷駆動に伴う電流変化は
十分小さい。
力段であり、その電流変化は出力負荷駆動に伴うが、低
電位側では、第１の電源線（２１）から電力供給か、バ
イアス電圧入力端子（１４）に加えられた固定バイアス
電圧をゲート入力として飽和領域で動作するＮチャネル
型ＭＯＳＦＥＴで構成された定電流源（８）を介して行
なわれるため、出力段の出力負荷駆動に伴う電流変化は
十分小さい。
しかしながら、第２図に示されるような従来の構成では
、差動増幅段と出力段とに供給する電源の高電位側は第
２の電源線（２２）から差動増幅段と出力段との共通の
高電位側電源端子ＶＣＣ（２０）に電力供給が行なわれ
ているため、出力段の出力負荷駆動に伴う電流変化が第
２の電源線（２２）の共通インピーダンスにより差動増
幅段の電源電位を変化させ、演算増幅器の電源雑音除去
比（Ｐ Ｓ ＲＲ）を劣化させることはよく知られてお
り、その影響は出力負荷が増大するに従つて、顕著とな
る。このような出力負荷駆動に伴うＰＳＲＲの劣化は、
半導体装置の高性能化を図るにあたっての大きな課題と
なっている。
、差動増幅段と出力段とに供給する電源の高電位側は第
２の電源線（２２）から差動増幅段と出力段との共通の
高電位側電源端子ＶＣＣ（２０）に電力供給が行なわれ
ているため、出力段の出力負荷駆動に伴う電流変化が第
２の電源線（２２）の共通インピーダンスにより差動増
幅段の電源電位を変化させ、演算増幅器の電源雑音除去
比（Ｐ Ｓ ＲＲ）を劣化させることはよく知られてお
り、その影響は出力負荷が増大するに従つて、顕著とな
る。このような出力負荷駆動に伴うＰＳＲＲの劣化は、
半導体装置の高性能化を図るにあたっての大きな課題と
なっている。
そこで、本発明はこのような課題を解決するもので、そ
の目的とするところは、演算増幅器のＰＳＲＲを大幅に
改善した半導体集積回路装置を実現することにある。
の目的とするところは、演算増幅器のＰＳＲＲを大幅に
改善した半導体集積回路装置を実現することにある。
半導体装置において、少なくとも、第１の電源電位を供
給する金属配線材からなる第１の電源線と、第２の電源
電位を供給する金属線材からなる第２の電源線と、第２
の電源電位を供給する金属配線材からなる第３の電源線
と、前記第１の電源線に一端が接続された第１の定電流
源と、前記第１の電源線に一端が接続された第２の定電
流源と、前記第２の電源線と前記第１の定電流源の他端
に接続されるとともに第１の入力端子および第２の入力
端子を備える差動増幅回路と、前記第３の電源線と前記
第２の定電流源の他端に接続されるとともに前記差動増
幅回路の出力を入力とする電圧増幅回路とから構成され
ることを特徴とする。
給する金属配線材からなる第１の電源線と、第２の電源
電位を供給する金属線材からなる第２の電源線と、第２
の電源電位を供給する金属配線材からなる第３の電源線
と、前記第１の電源線に一端が接続された第１の定電流
源と、前記第１の電源線に一端が接続された第２の定電
流源と、前記第２の電源線と前記第１の定電流源の他端
に接続されるとともに第１の入力端子および第２の入力
端子を備える差動増幅回路と、前記第３の電源線と前記
第２の定電流源の他端に接続されるとともに前記差動増
幅回路の出力を入力とする電圧増幅回路とから構成され
ることを特徴とする。
以下、本発明の一実施例を図面に基づいて説明する。
第１図に、本発明の一実施例の回路構成を示す。
Ｐチャネル型ＭＯ５ＦＥＴ （２）のソース電極と、Ｐ
チャネル型ＭＯＳＦＥＴ （３）のソース電極と、高電
位側電源端子ＶＣＣＩ （１８）とが接続され、Ｐチャ
ネル型ＭＯ３ＦＥＴ （２）のゲート電力と、ドレイン
電極および、Ｐチャネル型ＭＯＳＦＥＴ（３）のゲート
電極と、Ｎチャネル型ＭＯＳＦＥＴ（５）のドレイン電
極とが接続され、Ｐチャネル型ＭＯ３ＦＥＴ （３）の
ドレイン電極と、Ｎチャネル型ＭＯＳＦＥＴ （６）の
ドレイン電極と、差動段出力端子（１３）とが接続され
、Ｎチャネル型ＭＯＳＦＥＴ （５）のゲート電極と、
反転入力端子（１１）とが接続され、Ｎチャンネ型ＭＯ
ＳＦＥＴ （６）のゲート電極と、非反転入力端子（１
２）とが接続され、Ｎチャンネル型ＭＯＳＦＥＴ （５
）のソース電極と、Ｎチャンネル型ＭＯＳＦＥＴ （６
）のソース電極と、Ｎチャンネル型ＭＯＳＦＥＴ （７
）のドレイン電極とが接続され、Ｎチャネル型ＭＯ５Ｆ
ＥＴ （７）のゲート電極と、Ｎチャネル型ＭＯ３ＦＥ
Ｔ （８）のゲート電極と、バイアス電圧入力端子（１
４）とが接続され、Ｎチャネル型ＭＯ３ＦＥＴ （７）
のソース電極と、Ｎチャネル型ＭＯＦＥＴ （８）のソ
ース電極と、低電位側電源端子（１７）とが接続され、
Ｎチャネル型ＭＯ３ＦＥＴ （８）のドレイン電極と、
Ｐチャンネル型ＭＯ３ＦＥＴ （４）のドレイン電極と
、抵抗（１０）の一端と、出力段端子（１６）とが接続
され、Ｐチャンネル型ＭＯ３ＦＥＴ （４）のソース電
極と、高電位側電源端子（１９）とが接続され、Ｐチャ
ンネル型ＭＯ３ＦＥＴ （４）のゲート電極と、出力投
入力端子（１５）とが接続され、差動増幅段段出力端子
（１３）と、出力段入力端子（１５）と、コンデンサ（
９）の一端が接続され、コンデンサ（９）の他端と、前
記抵抗（１０）の他端とが接続されるものである。
チャネル型ＭＯＳＦＥＴ （３）のソース電極と、高電
位側電源端子ＶＣＣＩ （１８）とが接続され、Ｐチャ
ネル型ＭＯ３ＦＥＴ （２）のゲート電力と、ドレイン
電極および、Ｐチャネル型ＭＯＳＦＥＴ（３）のゲート
電極と、Ｎチャネル型ＭＯＳＦＥＴ（５）のドレイン電
極とが接続され、Ｐチャネル型ＭＯ３ＦＥＴ （３）の
ドレイン電極と、Ｎチャネル型ＭＯＳＦＥＴ （６）の
ドレイン電極と、差動段出力端子（１３）とが接続され
、Ｎチャネル型ＭＯＳＦＥＴ （５）のゲート電極と、
反転入力端子（１１）とが接続され、Ｎチャンネ型ＭＯ
ＳＦＥＴ （６）のゲート電極と、非反転入力端子（１
２）とが接続され、Ｎチャンネル型ＭＯＳＦＥＴ （５
）のソース電極と、Ｎチャンネル型ＭＯＳＦＥＴ （６
）のソース電極と、Ｎチャンネル型ＭＯＳＦＥＴ （７
）のドレイン電極とが接続され、Ｎチャネル型ＭＯ５Ｆ
ＥＴ （７）のゲート電極と、Ｎチャネル型ＭＯ３ＦＥ
Ｔ （８）のゲート電極と、バイアス電圧入力端子（１
４）とが接続され、Ｎチャネル型ＭＯ３ＦＥＴ （７）
のソース電極と、Ｎチャネル型ＭＯＦＥＴ （８）のソ
ース電極と、低電位側電源端子（１７）とが接続され、
Ｎチャネル型ＭＯ３ＦＥＴ （８）のドレイン電極と、
Ｐチャンネル型ＭＯ３ＦＥＴ （４）のドレイン電極と
、抵抗（１０）の一端と、出力段端子（１６）とが接続
され、Ｐチャンネル型ＭＯ３ＦＥＴ （４）のソース電
極と、高電位側電源端子（１９）とが接続され、Ｐチャ
ンネル型ＭＯ３ＦＥＴ （４）のゲート電極と、出力投
入力端子（１５）とが接続され、差動増幅段段出力端子
（１３）と、出力段入力端子（１５）と、コンデンサ（
９）の一端が接続され、コンデンサ（９）の他端と、前
記抵抗（１０）の他端とが接続されるものである。
第１図において、（１）はカレントミラー回路で構成さ
れる差動増幅回路であり、Ｎチャネル型ＭＯ３ＦＥＴ
（５）および（６）の入力トランジスタ対と、Ｐチャネ
ル型ＭＯ５ＦＥＴ （２）および（３）の負荷トランジ
スタ対とから構成されている。また、Ｎチャネル型ＭＯ
３ＦＥＴ （７）は定電流源を構成する定電流源トラン
ジスタである。
れる差動増幅回路であり、Ｎチャネル型ＭＯ３ＦＥＴ
（５）および（６）の入力トランジスタ対と、Ｐチャネ
ル型ＭＯ５ＦＥＴ （２）および（３）の負荷トランジ
スタ対とから構成されている。また、Ｎチャネル型ＭＯ
３ＦＥＴ （７）は定電流源を構成する定電流源トラン
ジスタである。
この、差動増幅回路（１）と定電流源トランジスタ（７
）とにより差動増幅段を構成し、反転入力端子（１１）
と非反転入力端子（１２）とに加えられる入力信号の差
分電圧を増幅し、差動増幅段出力端子（１３）より出力
する。次に、Ｐチャネル型ＭＯ３ＦＥＴ （４）は、前
記差動増幅段の出力をゲート入力して動作する電圧増幅
回路を構成するとともに、定電圧源を構成する定電流源
トランジスタであるＮチャネル型ＭＯ５ＦＥＴ （８）
の能動負荷トランジスタである。この、能動負荷トラン
ジスタ（４）と定電流源トランジスタ（８）とにより出
力段が構成され、差動増幅段の出力を増幅し、出力負荷
を駆動する。なお、コンデンサ（９）と抵抗（１０）は
位相補償用の受動素子である。
）とにより差動増幅段を構成し、反転入力端子（１１）
と非反転入力端子（１２）とに加えられる入力信号の差
分電圧を増幅し、差動増幅段出力端子（１３）より出力
する。次に、Ｐチャネル型ＭＯ３ＦＥＴ （４）は、前
記差動増幅段の出力をゲート入力して動作する電圧増幅
回路を構成するとともに、定電圧源を構成する定電流源
トランジスタであるＮチャネル型ＭＯ５ＦＥＴ （８）
の能動負荷トランジスタである。この、能動負荷トラン
ジスタ（４）と定電流源トランジスタ（８）とにより出
力段が構成され、差動増幅段の出力を増幅し、出力負荷
を駆動する。なお、コンデンサ（９）と抵抗（１０）は
位相補償用の受動素子である。
また、第１図に示されるように、前記差動増幅段と前記
出力段とに供給する電源は、低電位側は、第１の電源線
（２１）から、差動増幅段と出力段との共通の低電位側
電源端子ＶＥＥ （１７）に供給され、高電位側は、第
２の電源線（２２）から差動増幅段の高電位側電源端子
ＶＣＣＩ （１８）に、また、第３の電源線（２３）か
ら出力段の高電位側電源端子ＶＣＣ２（１９）に供給さ
れている。
出力段とに供給する電源は、低電位側は、第１の電源線
（２１）から、差動増幅段と出力段との共通の低電位側
電源端子ＶＥＥ （１７）に供給され、高電位側は、第
２の電源線（２２）から差動増幅段の高電位側電源端子
ＶＣＣＩ （１８）に、また、第３の電源線（２３）か
ら出力段の高電位側電源端子ＶＣＣ２（１９）に供給さ
れている。
演算増幅器において、消費電力の大半を消費するのは出
力段であり、その電流変化は出力負荷駆動に伴うが、低
電位側では、第１の電源線（２１）からの電力供給が、
バイアス電圧入力端子（１４）に加えられた固定バイア
ス電圧をゲート入力として飽和領域で動作するＮチャン
ネル型ＭＯＳＦＥＴで構成された定電流源（８）を介し
て行われるため、出力段の出力負荷駆動に伴う電流変化
は十分少さい。一方、高電位側では、前述のように、差
動増幅段は第２の電源線（２２）から電力供給が行われ
、出力段は第３の電源線（２３）から電力供給が行なわ
れるため、出力段の出力負荷駆動に伴う電流変化は、低
インピーダンスな第３の電源線（２３）側において主に
吸収され、差動増幅段に対する等価雑音抵抗（２４）は
増大する。
力段であり、その電流変化は出力負荷駆動に伴うが、低
電位側では、第１の電源線（２１）からの電力供給が、
バイアス電圧入力端子（１４）に加えられた固定バイア
ス電圧をゲート入力として飽和領域で動作するＮチャン
ネル型ＭＯＳＦＥＴで構成された定電流源（８）を介し
て行われるため、出力段の出力負荷駆動に伴う電流変化
は十分少さい。一方、高電位側では、前述のように、差
動増幅段は第２の電源線（２２）から電力供給が行われ
、出力段は第３の電源線（２３）から電力供給が行なわ
れるため、出力段の出力負荷駆動に伴う電流変化は、低
インピーダンスな第３の電源線（２３）側において主に
吸収され、差動増幅段に対する等価雑音抵抗（２４）は
増大する。
以上説明したように、本発明によれば、演算増幅器の出
力段の出力負荷駆動に伴う電流変化は、出力段に高電位
を供給する第３の電源線において主に吸収されるため、
差動増幅段に対する等価雑音抵抗を従来に較べてはるか
に大きな値とすることが可能であり、ＰＳＲＲを大幅に
改善することができ、半導体装置の高性能化に大きな効
果がある。
力段の出力負荷駆動に伴う電流変化は、出力段に高電位
を供給する第３の電源線において主に吸収されるため、
差動増幅段に対する等価雑音抵抗を従来に較べてはるか
に大きな値とすることが可能であり、ＰＳＲＲを大幅に
改善することができ、半導体装置の高性能化に大きな効
果がある。
第１図は本発明の半導体集積回路装置の一実施例を示す
回路構成図。第２図は従来の半導体装置回路装置を示す
回路構成図である。 ２３・・・・・・第３の電源線 ２４・・・・・・等価雑音抵抗 １ 俸 ・ ・ ・ ・ ２、 ３．４ ・ ５．６，７゜ ９ ＋１ ・ ・ ・ ・ １０・ ・ ・ ・ ・ １１ ・ ・ ・ ・ ・ １２争・−拳・ １３ 争 ・ ・ ・ ・ １４ 晦 番 ・ φ ・ １５− ・ ・ ・ ・ １６争 ・ 轡 ・ ・ １７・ φ ・ ・ ・ １８・ ・ ・ ・ ・ １９− φ ・ ・ ・ ２０− ・ ・ ｅ ・ ２１− ・ ・ φ ・ ２２ ◆ ・ ・ ◆ ψ ・差動増幅回路 ・Ｐチャンネル型ＭＯＳＦＥＴ ・ＮチャンネルＭＯ３ＦＥＴ ・コンデンサ ・抵抗 ・反転入力端子 ・非反転入力端子 ・差動増幅段出力端子 ・バイアス電圧入力端子 ・出力段入力端子 ・出力段出力端子 ・低電圧側電源端子ＶＥＥ ・高電位側電源端子ＶＣＣ１ ・高電位側電源端子ＶＣＣ２ ・高電位側電源端子■ＣＣ ・第１の電源線 ・第２の電源線 出願人 セイコーエプソン株式会社
回路構成図。第２図は従来の半導体装置回路装置を示す
回路構成図である。 ２３・・・・・・第３の電源線 ２４・・・・・・等価雑音抵抗 １ 俸 ・ ・ ・ ・ ２、 ３．４ ・ ５．６，７゜ ９ ＋１ ・ ・ ・ ・ １０・ ・ ・ ・ ・ １１ ・ ・ ・ ・ ・ １２争・−拳・ １３ 争 ・ ・ ・ ・ １４ 晦 番 ・ φ ・ １５− ・ ・ ・ ・ １６争 ・ 轡 ・ ・ １７・ φ ・ ・ ・ １８・ ・ ・ ・ ・ １９− φ ・ ・ ・ ２０− ・ ・ ｅ ・ ２１− ・ ・ φ ・ ２２ ◆ ・ ・ ◆ ψ ・差動増幅回路 ・Ｐチャンネル型ＭＯＳＦＥＴ ・ＮチャンネルＭＯ３ＦＥＴ ・コンデンサ ・抵抗 ・反転入力端子 ・非反転入力端子 ・差動増幅段出力端子 ・バイアス電圧入力端子 ・出力段入力端子 ・出力段出力端子 ・低電圧側電源端子ＶＥＥ ・高電位側電源端子ＶＣＣ１ ・高電位側電源端子ＶＣＣ２ ・高電位側電源端子■ＣＣ ・第１の電源線 ・第２の電源線 出願人 セイコーエプソン株式会社
Claims (1)
- 少なくとも、第１の電源電位を供給する金属配線材から
なる第１の電源線と、第２の電源電位を供給する金属線
材からなる第２の電源線と、第２の電源電位を供給する
金属配線材からなる第３の電源線と、前記第１の電源線
に一端が接続された第１の定電流源と、前記第１の電源
線に一端が接続された第２の定電流源と、前記第２の電
源線と前記第１の定電流源の他端に接続されるとともに
第１の入力端子および第２の入力端子を備える差動増幅
回路と、前記第３の電源線と前記第２の定電流源の他端
に接続されるとともに前記差動増幅回路の出力を入力と
する電圧増幅回路とから構成されることを特徴とする半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2198824A JPH0483405A (ja) | 1990-07-26 | 1990-07-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2198824A JPH0483405A (ja) | 1990-07-26 | 1990-07-26 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0483405A true JPH0483405A (ja) | 1992-03-17 |
Family
ID=16397526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2198824A Pending JPH0483405A (ja) | 1990-07-26 | 1990-07-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0483405A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6854067B1 (en) | 2000-10-30 | 2005-02-08 | Cypress Semiconductor Corporation | Method and system for interaction between a processor and a power on reset circuit to dynamically control power states in a microcontroller |
| US8149048B1 (en) * | 2000-10-26 | 2012-04-03 | Cypress Semiconductor Corporation | Apparatus and method for programmable power management in a programmable analog circuit block |
| US8358150B1 (en) | 2000-10-26 | 2013-01-22 | Cypress Semiconductor Corporation | Programmable microcontroller architecture(mixed analog/digital) |
| US8370791B2 (en) | 2001-11-19 | 2013-02-05 | Cypress Semiconductor Corporation | System and method for performing next placements and pruning of disallowed placements for programming an integrated circuit |
-
1990
- 1990-07-26 JP JP2198824A patent/JPH0483405A/ja active Pending
Cited By (4)
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|---|---|---|---|---|
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