JP3784382B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、ノイズ低減回路が内蔵された半導体集積回路に係り、特に１チップ上にデジタル回路とアナログ回路とが混載された半導体集積回路に関する。
【０００２】
【従来の技術】
ＳｏＣ（システムオンチップ）の大規模化と高速化に伴ってＣＭＯＳデジタル回路のスイッチングノイズが増大し、ＩＣ基板を経由して同一チップ内のアナログ回路に与える影響が問題になっている。このような基板結合ノイズの克服は、アナログ回路のオンチップ化に不可欠である。
【０００３】
特にＭＯＳトランジスタが微細化、高速化され、デジタル回路で発生するノイズが高周波の領域になると、寄生容量や寄生インダクタの影響が顕在化し、ＩＣ基板を介した基板結合ノイズの影響はアナログ回路にとって深刻なものとなる。
【０００４】
このような基板結合ノイズを低減することは、アナログ回路を搭載するＳｏＣの重要な設計課題であり、高周波領域においてもなお寄生インピーダンスに影響されない結合ノイズ低減手法が必要になる。
【０００５】
デジタル回路、アナログ回路間の基板結合ノイズを防止するために、従来から両回路の電源／接地配線及びウェルの分離、ガードバンドの設置、容量によるデカップリングなどが用いられている。
【０００６】
ウェル分離は、ノイズが高周波領域になると、寄生容量結合（ｊωＣ）が増大して分離効果がなくなる。また、ガードバンドや容量デカップリングは、配線の寄生インダクタンスによって接地インピーダンス（ｊωＬ）が増大するため、その効果がなくなり、基板結合ノイズの低減に役立たなくなるという問題がある。
【０００７】
なお、特許文献１には、オペアンプの帰還制御を利用して基板結合ノイズを低減するようにしたものが開示されている。具体的には、オペアンプを用いて基板結合ノイズを検出し、これを相殺するような相殺信号を、容量を介して基板に供給するものである。
【０００８】
しかし、上記特許文献１に記載されたものでは、基板自体が帰還ループに含まれるために、基板の寄生パラメータを考慮して回路設計を行う必要があり、そのために回路設計が容易に行えないという問題がある。
【０００９】
【特許文献１】
特開平１１−２３３７１４号公報
【００１０】
【発明が解決しようとする課題】
上記したように、従来では、基板自体が帰還ループに含まれるために、ノイズ低減回路の回路設計が容易に行えないという問題がある。
【００１１】
この発明は上記のような事情を考慮してなされたものであり、その目的は、デジタル回路とアナログ回路とが混載された半導体集積回路において、高周波領域のノイズを効果的に低減できると共に、容易に回路設計できるノイズ低減回路を有する半導体集積回路を提供することである。
【００１２】
【課題を解決するための手段】
第１の発明の半導体集積回路は、デジタル回路とアナログ回路とが混載された半導体集積回路において、第１、第２の入力端子と出力端子とを有し、第１の入力端子が上記半導体集積回路内の所定のノードに接続され、第２の入力端子が基準電位のノードに接続された差動増幅器と、上記差動増幅器の出力端子と第１の入力端子との間に接続された容量とからなるノイズ低減回路を具備している。
【００１３】
第２の発明の半導体集積回路は、デジタル回路とアナログ回路とが混載された半導体集積回路において、第１、第２の入力端子と出力端子とを有し、第１の入力端子が基準電位のノードに接続された差動増幅器と、上記差動増幅器の第２の入力端子と半導体集積回路内の複数の各ノードとの間に接続された複数の第１の容量と、上記差動増幅器の出力端子と半導体集積回路内の上記複数の各ノードとの間に接続された複数の第２の容量とからなるノイズ低減回路を具備している。
【００１４】
第３の発明の半導体集積回路は、デジタル回路とアナログ回路とが混載された半導体集積回路において、第１、第２の入力端子と出力端子とを有し、第１の入力端子が半導体集積回路内の第１の配線に接続され、第２の入力端子が半導体集積回路内の第２の配線に接続された差動増幅器と、上記差動増幅器の出力端子と第１の入力端子との間に接続された容量とからなるノイズ低減回路を具備している。
【００１５】
第４の発明の半導体集積回路は、デジタル回路とアナログ回路とが混載された半導体集積回路において、第１、第２の入力端子と出力端子とを有し、第１の入力端子が半導体集積回路内の第１の配線に接続され、第２の入力端子が基準電位のノードに接続された第１の差動増幅器と、上記第１の差動増幅器の出力端子と第１の入力端子との間に接続された第１の容量と、第３、第４の入力端子と出力端子とを有し、第３の入力端子が半導体集積回路内の第２の配線に接続され、第４の入力端子が上記基準電位のノードに接続された第２の差動増幅器と、上記第２の差動増幅器の出力端子と第３の入力端子との間に接続された第２の容量とからなるノイズ低減回路を具備している。
【００１６】
第５の発明の半導体集積回路は、デジタル回路とアナログ回路とが混載された半導体集積回路において、第１、第２の入力端子と出力端子とを有する差動増幅器と、上記差動増幅器の第１の入力端子と半導体集積回路内の第１の配線上の所定のノードとの間に接続された第１の容量と、上記差動増幅器の第１の入力端子と半導体集積回路内の第２の配線上の所定のノードとの間に接続された第２の容量と、上記差動増幅器の出力端子と上記第１の配線上の上記所定のノードとの間に接続された第３の容量と、上記差動増幅器の出力端子と上記第２の配線上の上記所定のノードとの間に接続された第４の容量とを有し、上記差動増幅器の第２の入力端子が基準電位のノードに接続されているノイズ低減回路を具備している。
【００１７】
第６の発明の半導体集積回路は、デジタル回路とアナログ回路とが混載された半導体集積回路において、第１、第２の入力端子と、互いに逆相の信号を出力する第１、第２の出力端子とを有し、第１の入力端子が半導体集積回路内の第１の配線上の所定のノードに接続され、第２の入力端子が半導体集積回路内の第２の配線上の所定のノードに接続された差動増幅器と、上記差動増幅器の第１の出力端子と上記第１の入力端子との間に接続された第１の容量と、上記差動増幅器の第２の出力端子と上記第２の入力端子との間に接続された第２の容量とからなるノイズ低減回路を具備している。
【００１８】
第７の発明の半導体集積回路は、デジタル回路とアナログ回路とが混載された半導体集積回路において、第１、第２及び第３の入力端子とこれら各入力端子に対応した第１、第２及び第３の出力端子を有し、第１、第２及び第３の各出力端子から、対応する入力端子への入力電圧とそれ以外の他の２つの入力端子への入力電圧の重み付け加算電圧との差を出力する差動段と、この差動段の第１、第２及び第３の出力端子のうちいずれか１つの出力端子の出力を反転増幅する２つの出力段とを有し、第１の入力端子が半導体集積回路内の第１の配線上の所定のノードに接続され、第２の入力端子が半導体集積回路内の第２の配線上の所定のノードに接続された差動増幅器と、上記２つの出力段の一方の出力端子と上記第１の入力端子との間に接続された第１の容量と、上記２つの出力段の他方の出力端子と上記第２の入力端子との間に接続された第２の容量とを有し、上記差動増幅器の第３の入力端子が基準電圧のノードに接続されているノイズ低減回路を具備している。
【００１９】
第８の発明の半導体集積回路は、デジタル回路とアナログ回路とが混載された半導体集積回路において、第１、第２及び第３の入力端子とこれら各入力端子に対応した第１、第２及び第３の出力端子を有し、第１、第２及び第３の各出力端子から、対応する入力端子への入力電圧とそれ以外の他の２つの入力端子への入力電圧の重み付け加算電圧との差を出力する差動段と、この差動段の第３の出力端子の出力を増幅する１つの出力段とを有し、第１の入力端子が半導体集積回路内の第１の配線上の所定のノードに接続され、第２の入力端子が半導体集積回路内の第２の配線上の所定のノードに接続された差動増幅器と、上記出力段の出力端子と第１または第２の入力端子との間に接続された容量とを有し、上記差動段の第３の入力端子が基準電位のノードに接続されているノイズ低減回路を具備している。
【００２０】
第９の発明の半導体集積回路は、デジタル回路とアナログ回路とが混載された半導体集積回路において、第１、第２及び第３の入力端子とこれら各入力端子に対応した第１、第２及び第３の出力端子を有し、第１、第２及び第３の各出力端子から、対応する入力端子への入力電圧とそれ以外の他の２つの入力端子への入力電圧の重み付け加算電圧との差を出力する差動段と、この差動段の第１、第２の出力端子の出力をそれぞれ増幅する第１、第２の出力段とを有し、第１の入力端子が半導体集積回路内の第１の配線上の所定のノードに接続され、第２の入力端子が半導体集積回路内の第２の配線上の所定のノードに接続され、第３の入力端子が基準電位のノードに接続された差動増幅器と、上記第１の出力段の出力端子と第１の入力端子との間に接続された第１の容量と、上記第２の出力段の出力端子と上記第２の入力端子との間に接続された第２の容量とからなるノイズ低減回路を具備している。
【００２１】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態を詳細に説明する。
【００２２】
（第１の実施の形態）
図１は、この発明の第１の実施の形態に係る半導体集積回路（ＩＣ）の概略的な構成を示す回路図である。
【００２３】
第１導電型の半導体基板１１の表面領域には、基板１１とは異なる第２導電型の複数のウェル領域１２が形成されている。図１では２つのウェル領域１２ａ、１２ｂが例示されている。
【００２４】
一方のウェル領域１２ａには、図示しない第１チャネル型の複数のＭＯＳトランジスタが形成されている。またウェル領域１２ａ内もしくはその近傍には第１導電型のウェル領域が形成され、この第１導電型のウェル領域には第２チャネル型の複数のＭＯＳトランジスタが形成されている。そして、これら第１、第２チャネル型の複数のＭＯＳトランジスタが相互に結線されることで、ウェル領域１２ａ内もしくはウェル領域１２ａ内とその近傍に設けられた第１導電型のウェル領域内にはＣＭＯＳ型のデジタル回路が構成されている。
【００２５】
上記ウェル領域１２ａと離間して形成された他方のウェル領域１２ｂにも図示しない第１チャネル型の複数のＭＯＳトランジスタが形成されている。また、ウェル領域１２ｂ内もしくはその近傍にも第１導電型のウェル領域が形成され、この第１導電型のウェル領域には第２チャネル型の複数のＭＯＳトランジスタが形成されている。そして、これら第１、第２チャネル型の複数のＭＯＳトランジスタが相互に結線されることで、ウェル領域１２ｂ内もしくはウェル領域１２ｂ内とその近傍に設けられた第１導電型のウェル領域内にはアナログ回路が構成されている。つまり、上記基板１１には、デジタル回路とアナログ回路とが混載されている。
【００２６】
上記一方のウェル領域１２ａ周囲の基板１１には、このウェル領域１２ａを取り囲むように、基板１１と同一導電型、つまり第１導電型のウェル周囲ガードバンド領域１３が形成されている。このガードバンド領域１３は、通常、ＩＣに供給される電源電圧または接地電圧が印加され、このウェル領域１２ａ内に形成されているデジタル回路で発生したスイッチングノイズが、基板１１を経由して他方のウェル領域１２ｂに形成されているアナログ回路を含む他の回路に到達することを防ぐ。
【００２７】
さらに、デジタル回路で発生したスイッチングノイズがアナログ回路に到達することを防ぐために、上記一方及び他方のウェル領域１２ａ、１２ｂ相互間の基板１１には、基板１１と同一導電型（第１導電型）の境界ガードバンド領域１４が形成されている。
【００２８】
上記境界ガードバンド領域１４にはノイズ低減回路１５が接続されている。このノイズ低減回路１５は、反転入力端子（−）、非反転入力端子（＋）及び出力端子を有する差動増幅器（オペアンプ）１６と、帰還用の容量１７とから構成されている。差動増幅器１６の反転入力端子（−）は上記境界ガードバンド領域１４に接続され、出力端子と反転入力端子（−）との間には帰還用の容量１７が接続されている。差動増幅器１６の非反転入力端子（＋）には、接地基準配線１８及び外部端子１９を介して、ＩＣ外部の接地基準電圧Ｖｇｎｄ（またはＶｒｅｆ）が供給される。なお、図中の符号Ｌ及びＲはそれぞれ、接地基準配線１８及び外部端子１９の経路に付随している寄生インダクタンス及び寄生抵抗を等価的に示している。
【００２９】
このような構成において、差動増幅器１６は、非反転入力端子（＋）と反転入力端子（−）の直流電位が等しくなるように動作する。差動増幅器１６の非反転入力端子（＋）はＩＣ外部の接地基準電圧Ｖｇｎｄに接続されているので、反転入力端子（−）は仮想接地された状態となる。従って、この反転入力端子（−）に接続されている境界ガードバンド領域１４も仮想接地されている。
【００３０】
ここで、ウェル領域１２ａ内に形成されたデジタル回路が動作することによってスイッチングノイズが発生し、これによってノイズ電流が基板１１を経由して他方のウェル領域１２ｂに伝達される際に、仮想接地されている境界ガードバンド領域１４を介して、ノイズ電流がノイズ低減回路１５内の差動増幅器１６に吸収される。
【００３１】
この際、差動増幅器１６の入出力端子間に接続された容量１７は、差動増幅器１６の利得倍されたミラー容量として働き、境界ガードバンド領域１４のデカップリングに役立つ。
【００３２】
また、ノイズ電流が吸収される際に、接地基準配線１８には電流が流れないので、接地基準配線１８及び外部端子１９等における寄生インダクタンスＬにはノイズが発生せず、境界ガードバンド領域１４は安定に仮想接地された状態となる。
【００３３】
すなわち、デジタル回路で発生したノイズは、アナログ回路に到達する前に境界ガードバンド領域１４を経由して差動増幅器１６で吸収されるので、アナログ回路にはノイズ電流が伝わり難くなる。これにより、デジタル回路が動作することによって発生するスイッチングノイズによるアナログ回路の誤動作が抑制される。また、差動増幅器１６として広帯域動作が可能なものを使用すれば、高周波領域に渡ってノイズが低減でき、寄生インダクタンスの影響も受けない。
【００３４】
しかも、差動増幅器１６の帰還ループには帰還用の容量１７が挿入されているだけであり、特許文献１に記載されている技術のように基板自体が帰還ループに含まれない。このため、ノイズ低減回路の回路設計を容易に行うことができる。
【００３５】
図２は、第１の実施形態によるノイズ低減回路と、従来のノイズ低減手法である図３に示すように容量Ｃを用いたデカップリング法とについて、ノイズ低減効果（ノイズ低減比）を試算した結果を示している。なお、ここでは、容量Ｃの値を2pF、寄生インダクタンスＬの値を100nH、寄生抵抗Ｒの値を20Ω、ノイズ源からの結合容量Ｃｎを1pFとした。
【００３６】
第１の実施形態によるノイズ低減回路の場合、差動増幅器１６の直流利得（ＤＣゲイン）が26dB、帯域ｆcが200MHzと800MHzの２例を示した。ノイズ源レベルはいずれの場合にも0dBである。
【００３７】
図２中、特性Ａは第１の実施形態のノイズ低減回路によるものであり、特性Ｂは容量を用いた従来のデカップリング手法によるものである。図２から明らかなように、従来の容量を用いたデカップリング手法による場合にもノイズはある程度低減されている。しかし、寄生インダクタンスＬに電流が流れるために、高周波数領域では寄生インダクタンスＬにノイズが発生し、低減の効果がなくなる。これに対し、第１の実施形態のノイズ低減回路では、帯域ｆcが200MHzと800MHzの両方共、ノイズが効果的に低減されている。
【００３８】
さらに、図４は、第１の実施形態において差動増幅器をＣＭＯＳ回路で構成した場合のノイズ低減回路と、従来の容量を用いたデカップリング手法と、何の対策も施さない場合との３例について、ノイズ低減効果（ノイズ低減比）をシミュレーションした結果の一例を示している。
【００３９】
図４中、特性Ａは何の対策も施さない場合のものであり、特性Ｂは従来の容量を用いたデカップリング手法による場合のものであり、特性Ｃは第１の実施形態のノイズ低減回路による場合のものである。なお、第１の実施形態によるノイズ低減回路において、容量１７の値は1pFとし、デカップリング手法による場合の容量Ｃの値は500pFとした。この場合にもノイズ源レベルはいずれも0dBである。
【００４０】
図４から明らかなように、容量を用いたデカップリング手法による場合（特性Ｂ）と比べて、第１の実施形態のノイズ低減回路による場合（特性Ｃ）の方が、ノイズ低減効果が優れていることがわかる。
【００４１】
図５は、第１の実施形態のノイズ低減回路を実際のＩＣに適用した場合のＩＣチップの概略的な構成を示す回路図である。なお、図５において、図１と対応する箇所には同じ符号を付して説明を行う。
【００４２】
デジタル回路が形成されているウェル領域１２ａ内には、このウェル領域１２ａに対してウェル電位を供給するためのウェルバイアス領域２１が形成されている。このウェルバイアス領域２１には、電源配線２２を介して電源電圧Ｖｄｄが印加される。また、上記ウェル領域１２ａを取り囲むようにウェル周囲ガードバンド領域１３ａが形成されている。このウェル周囲ガードバンド領域１３ａには、接地配線２３を介して接地電圧Ｖｓｓが印加される。
【００４３】
ウェル領域１２ａ内に形成されているデジタル回路で発生するスイッチングノイズが外部に漏れ難くするために、ウェル周囲ガードバンド領域１３ａにはノイズ低減回路１５ａが接続されている。
【００４４】
アナログ回路が形成されているウェル領域１２ｂ内には、このウェル領域１２ｂに対してウェル電位を供給するためのウェルバイアス領域２４が形成されている。このウェルバイアス領域２４には、電源配線２２とは異なる電源配線２５を介して電源電圧Ｖｄｄが印加される。また、ウェル領域１２ｂを取り囲むようにウェル周囲ガードバンド領域１３ｂが形成されている。このウェル周囲ガードバンド領域１３ｂには、接地配線２３とは異なる接地配線２６を介して接地電圧Ｖｓｓが印加される。
【００４５】
ウェル領域１２ｂ内に形成されているアナログ回路にノイズが到達し難くするために、ウェル周囲ガードバンド領域１３ｂにはノイズ低減回路１５ｂが接続されている。さらに、アナログ回路にノイズが到達し難くするために、ウェルバイアス領域２４にはノイズ低減回路１５ｃが接続されている。
【００４６】
また、ウェル領域１２ａ、１２ｂとの間の基板には、両ウェル領域を隔てるように境界ガードバンド領域１４が形成されている。この境界ガードバンド領域１４にはノイズ低減回路１５ｄが接続されている。このノイズ低減回路１５ｄは、図１中のノイズ低減回路１５に相当する。
【００４７】
このように、チップ内で発生したノイズを吸収する必要がある箇所に本実施形態のノイズ低減回路を接続すれば、アナログ回路に到達するノイズを効果的に低減させることができる。
【００４８】
図６は、図１中のノイズ低減回路１５で使用される差動増幅器１６を具体化して示す回路図である。差動増幅器１６は差動段１６Ａとソースフォロワ（SFW）型の出力段１６Ｂとから構成されている。差動段１６Ａは非反転入力端子（＋）と反転入力端子（−）及び反転出力端子（−）と非反転出力端子（＋）とを有する。反転出力端子（−）と非反転入力端子（＋）との間には自己バイアス用の帰還抵抗Ｒ０が接続され、非反転出力端子（＋）と反転入力端子（−）との間には自己バイアス用の帰還抵抗Ｒ１が接続されている。差動段１６Ａの非反転出力端子（＋）には出力段１６Ｂの入力端子が接続されている。
【００４９】
差動段１６Ａの非反転入力端子（＋）と接地基準配線１８との間には、必要に応じて結合容量Ｃ０が挿入される。差動段１６Ａの反転入力端子（−）と境界ガードバンド領域１４との間にも、必要に応じて結合容量Ｃ１が挿入される。帰還用の容量１７の一端は出力段１６Ｂの出力端子に接続され、他端は結合容量Ｃ１を介して差動段１６Ａの反転入力端子（−）に接続されている。
【００５０】
図７は、図６に示す差動増幅器１６の具体的な回路構成例を示している。差動段１６Ａ及び出力段１６Ｂは共にＰチャネル及びＮチャネルのＭＯＳトランジスタを用いたＣＭＯＳ構成の回路である。
【００５１】
差動段１６Ａは、ＰチャネルトランジスタＰ１、Ｐ２及びＮチャネルトランジスタＮ１、Ｎ２、Ｎ３から構成されている。出力段１６Ｂは、ＰチャネルトランジスタＰ３、Ｐ４で構成されている。
【００５２】
差動段１６ＡのＰチャネルトランジスタＰ１、Ｐ２は負荷として用いられ、両トランジスタＰ１、Ｐ２のゲートは共通に接続され、この共通ゲートに一定のバイアス電圧Ｖbpが供給される。ＮチャネルトランジスタＮ１、Ｎ２は差動対を構成している。そして、一方のトランジスタＮ１のゲートは非反転入力端子となり、このトランジスタＮ１のゲートに結合容量Ｃ０の一端が接続されている。また、差動対を構成する他方のトランジスタＮ２のゲートは反転入力端子となり、このトランジスタＮ２のゲートに結合容量Ｃ１の一端が接続されている。ゲートに一定のバイアス電圧Ｖbnが供給されるトランジスタＮ３は電流源として使用される。なお、上記両結合容量Ｃ０、Ｃ１として、Ｐチャネル及びＮチャネルのＭＯＳトランジスタのゲート容量を利用したＭＯＳキャパシタが使用される。さらに、図６中の抵抗Ｒ０、Ｒ１として、Ｐチャネル及びＮチャネルトランジスタのソース・ドレイン間を並列に接続したＣＭＯＳトランスファゲートのオン抵抗が使用される。
【００５３】
出力段１６Ｂはソースフォロワ（SFW）型のものであり、ゲートに一定のバイアス電圧Ｖpnが供給されるトランジスタＰ３が負荷となり、トランジスタＰ４のゲートに差動段１６Ａの非反転出力端子からの出力が供給される。なお、帰還用の容量１７として、Ｎチャネルトランジスタのゲート容量を利用したＭＯＳキャパシタが使用される。
【００５４】
（第２の実施の形態）
図８は、この発明の第２の実施の形態に係る半導体集積回路の概略的な構成を示す回路図である。
【００５５】
第１の実施形態では、ノイズ低減回路の出力が１つの回路ノード、つまり境界ガードバンド領域のある特定のノードに供給される場合について説明した。換言すれば、帰還用の容量１７及び結合容量Ｃ１がそれぞれ単一の容量である場合について説明した。
【００５６】
これに対し、第２の実施形態では、帰還用の容量１７及び結合容量Ｃ１を複数に分散させ、基板１１内のウェルバイアス領域、境界ガードバンド領域、電源配線や接地配線等における複数のノードに対してノイズ低減回路の出力を分散して供給することで、これら複数のノードに混入するノイズ電圧をノイズ低減回路１５によって吸収することで、電位の安定化を図るようにしたものである。
【００５７】
図示のように、ノイズ低減回路１５内の差動増幅器１６は差動段１６Ａとソースフォロワ（SFW）型の出力段１６Ｂとから構成されている。差動段１６Ａの非反転入力端子（＋）は、接地基準配線１８及び外部端子１９を介して、ＩＣ外部の基準電圧Ｖｇｎｄ（Ｖｒｅｆ）に接続されている。差動段１６Ａの反転入力端子（−）には複数の結合容量Ｃ１´の各一端が接続されている。これら複数の結合容量Ｃ１´の各他端は、基板１１内に形成されているウェルバイアス領域、境界ガードバンド領域、電源配線や接地配線等からなる基板内配線２７における複数のノードにそれぞれ接続されている。
【００５８】
また、差動増幅器１６の出力段１６Ｂの出力端子には複数の帰還用の容量１７´の各一端が接続されている。これら複数の容量１７´の各他端は、上記基板内配線２７における複数のノードにそれぞれ接続されている。
【００５９】
このような構成の半導体集積回路において、デジタル回路が動作することによってスイッチングノイズが発生し、基板内配線２７にこのノイズによるノイズ電圧が混入した場合に、第１の実施形態と同様に、ノイズ電圧はノイズ低減回路１５の差動増幅器１６で吸収され、基板内配線２７における複数のノードの電位の安定化を図ることができる。
【００６０】
しかも、差動増幅器１６の帰還ループには容量１７´及び結合容量Ｃ１´が挿入されているだけであり、基板自体が帰還ループに含まれない。このため、ノイズ低減回路の回路設計を容易に行うことができる。
【００６１】
（第３の実施の形態）
図９は、この発明の第３の実施の形態に係る半導体集積回路の概略的な構成を示す回路図である。この第３の実施形態は、電源電圧Ｖｄｄが伝達される電源配線に混入するノイズ電圧（ΔＶｄｄ）を低減するためにこの発明のノイズ低減回路を適用したものである。
【００６２】
すなわち、図９において、電源配線３１には、外部端子３２を介してＩＣ外部から電源電圧Ｖｄｄが伝達される。接地配線３３には、外部端子３４を介してＩＣ外部から接地電圧Ｖｓｓが伝達される。ここで、電源配線３１は例えばｎウェルバイアス配線であり、接地配線３３は例えばｐ基板バイアス配線である。
【００６３】
ノイズ低減回路１５は差動増幅器１６及び帰還用の容量１７等から構成されている。差動増幅器１６は差動段１６Ａとソースフォロワ（SFW）型の出力段１６Ｂとからなる。
【００６４】
差動段１６Ａの非反転入力端子（＋）は接地配線３３上の任意のノードに接続されている。差動段１６Ａの非反転入力端子（＋）と反転出力端子（−）との間には自己バイアス用の帰還抵抗Ｒ０が接続されている。差動段１６Ａの反転入力端子（−）は電源配線３１上の任意のノードに接続されている。差動段１６Ａの反転入力端子（−）と非反転出力端子（＋）との間には自己バイアス用の帰還抵抗Ｒ１が接続されている。出力段１６Ｂの入力端子は差動段１６Ａの非反転出力端子（＋）に接続され、出力段１６Ｂの出力端子と差動段１６Ａの反転入力端子（−）との間には帰還用の容量１７が接続されている。なお、この場合にも、図示するように、必要に応じて、差動段１６Ａの非反転入力端子（＋）及び反転入力端子（−）と、電源配線３１及び接地配線３３との間に結合容量Ｃ０、Ｃ１を挿入してもよい。
【００６５】
このような構成において、デジタル回路が動作することによって発生するスイッチングノイズによるノイズ電圧ΔＶｄｄが電源配線３１に混入した場合、第１の実施形態と同様に、このノイズ電圧は差動増幅器１６で吸収される。これにより、電源配線３１の電位の安定化を図ることができる。従って、他の配線、例えば接地配線３３にノイズ電圧が伝わるおそれはない。
【００６６】
他方、ノイズ電圧ΔＶｓｓが接地配線３３に混入した場合、先に説明したように差動増幅器１６の特性により、反転入力端子（−）における電位は非反転入力端子（＋）の電位と等しくなるので、反転入力端子（−）の電位は非反転入力端子（＋）の電位に追随して変化する。つまり、接地配線３３に混入した外来ノイズは、同相ノイズとして電源配線３１に伝わる。この結果、両配線相互間には電位が生じないので、両配線に接続された回路、例えばアナログ回路への影響が緩和される。つまり、接地配線３３にノイズ電圧が混入しても、このノイズによる誤動作を低減させることができる。
【００６７】
（第４の実施の形態）
図１０は、この発明の第４の実施の形態に係る半導体集積回路の概略的な構成を示す回路図である。この第４の実施形態は、電源電圧Ｖｄｄが伝達される電源配線及び接地電圧Ｖｓｓが伝達される接地配線に個別に混入するノイズ電圧をそれぞれ低減するためにこの発明のノイズ低減回路を適用したものである。
【００６８】
図１０において、電源配線３１には、外部端子３２を介してＩＣ外部から電源電圧Ｖｄｄが伝達される。接地配線３３には、外部端子３４を介してＩＣ外部から接地電圧Ｖｓｓが伝達される。さらに、基準電圧配線３５には、外部端子３６を介してＩＣ外部から基準電圧Ｖｇｎｄ（Ｖｒｅｆ）が伝達される。ここで、電源配線３１は例えばｎウェルバイアス配線であり、接地配線３３は例えばｐ基板バイアス配線である。
【００６９】
ノイズ低減回路１５は、第１及び第２の差動増幅器１６ａ、１６ｂと帰還用の第１の及び第２の容量１７ａ、１７ｂ等から構成されている。各差動増幅器１６ａ、１６ｂは共に、差動段１６Ａとソースフォロワ（SFW）型の出力段１６Ｂとからなる。
【００７０】
第１の差動増幅器１６ａ内の差動段１６Ａの非反転入力端子（＋）は基準電圧配線３５に接続されている。この差動段１６Ａの非反転入力端子（＋）と反転出力端子（−）との間には自己バイアス用の帰還抵抗Ｒ０が接続されている。この差動段１６Ａの反転入力端子（−）は電源配線３１上の任意のノードに接続されている。第１の差動増幅器１６ａ内の差動段１６Ａの反転入力端子（−）と非反転出力端子（＋）との間には自己バイアス用の帰還抵抗Ｒ１が接続されている。第１の差動増幅器１６ａ内の出力段１６Ｂの入力端子は差動段１６Ａの非反転出力端子（＋）に接続され、出力段１６Ｂの出力端子と差動段１６Ａの反転入力端子（−）との間には帰還用の容量１７ａが接続されている。
【００７１】
第２の差動増幅器１６ｂ内の差動段１６Ａの非反転入力端子（＋）は基準電圧配線３５に接続されている。この差動段１６Ａの非反転入力端子（＋）と反転出力端子（−）との間には自己バイアス用の帰還抵抗Ｒ０が接続されている。この差動段１６Ａの反転入力端子（−）は接地電源配線３３上の任意のノードに接続されている。第２の差動増幅器１６ｂ内の差動段１６Ａの反転入力端子（−）と非反転出力端子（＋）との間には自己バイアス用の帰還抵抗Ｒ１が接続されている。第２の差動増幅器１６ｂ内の出力段１６Ｂの入力端子は差動段１６Ａの非反転出力端子（＋）に接続され、出力段１６Ｂの出力端子と差動段１６Ａの反転入力端子（−）との間には帰還用の容量１７ｂが接続されている。
【００７２】
なお、この場合にも、図示するように、必要に応じて、各差動段１６Ａの非反転入力端子（＋）及び反転入力端子（−）と、基準電圧配線３５と電源配線３１または接地配線３３との間に結合容量Ｃ０、Ｃ１を挿入してもよい。
【００７３】
このような構成において、デジタル回路が動作することによって発生するスイッチングノイズによるノイズ電圧ΔＶｄｄが電源配線３１に混入した場合、このノイズ電圧は第１の差動増幅器１６ａで吸収され、これにより電源配線３１の電位の安定化を図ることができる。
【００７４】
他方、ノイズ電圧ΔＶｓｓが接地配線３３に混入した場合、このノイズ電圧は第２の差動増幅器１６ｂで吸収され、これにより接地配線３３の電位の安定化を図ることができる。
【００７５】
また、電源配線３１及び接地配線３３にノイズ電圧が混入した場合、いずれの場合にも基準電圧配線３５には電流は流れないので、この基準電圧配線３５に付随している寄生インダクタンスにノイズ電圧が誘起されることはない。
【００７６】
（第５の実施の形態）
図１１は、この発明の第５の実施の形態に係る半導体集積回路の概略的な構成を示す回路図である。この第５の実施形態は、電源電圧Ｖｄｄが伝達される電源配線及び接地電圧Ｖｓｓが伝達される接地配線に混入する同相ノイズ電圧を低減するためにこの発明のノイズ低減回路を適用したものである。
【００７７】
図１１において、電源配線３１には、外部端子３２を介してＩＣ外部から電源電圧Ｖｄｄが伝達される。接地配線３３には、外部端子３４を介してＩＣ外部から接地電圧Ｖｓｓが伝達される。さらに、基準電圧配線３５は基準電圧用の外部端子３６に接続されている。この外部端子３６には、ＩＣ外部において互いに等価な抵抗値を有する２個の抵抗Ｒｉを用いて電源電圧Ｖｄｄと接地電圧Ｖｓｓとの間の電圧を分割することによって得られる安定した基準電圧（Ｖｄｄ−Ｖｓｓ）／２が供給される。
【００７８】
ノイズ低減回路１５は差動増幅器１６及び帰還用の一対の容量１７ａ、１７ｂ等から構成されている。また、差動増幅器１６は差動段１６Ａと１つの出力段１６Ｂとからなる。
【００７９】
差動段１６Ａの非反転入力端子（＋）は基準電圧配線３５に接続されている。差動段１６Ａの反転入力端子（−）は結合容量Ｃ１ａを介して電源配線３１上の任意のノードに接続され、かつ結合容量Ｃ１ｂを介して接地配線３３上の任意のノードに接続されている。また、差動段１６Ａの反転入力端子（−）と出力端子との間には自己バイアス用の帰還抵抗Ｒ１が接続されている。
【００８０】
出力段１６Ｂの入力端子は差動段１６Ａの出力端子に接続され、出力段１６Ｂの出力端子は帰還用の容量１７ａを介して上記電源配線３１上の上記任意のノードに接続されかつ帰還用の容量１７ｂを介して上記接地配線３３上の上記任意のノードに接続されている。
【００８１】
このような構成において、差動増幅器１６の差動段１６Ａの非反転入力端子（＋）には基準電圧（Ｖｄｄ−Ｖｓｓ）／２が供給されており、差動段１６Ａの反転入力端子（−）はこの基準電圧によって仮想接地されている。このため、電源配線３１及び接地配線３３に混入する同相ノイズ電圧（ΔＶｄｄ＋ΔＶｓｓ）は差動増幅器１６で吸収される。
【００８２】
他方、電源配線３１及び接地配線３３に差動ノイズ電圧が混入した場合には、両配線間で直列に接続されている一対の容量１７ａ、１７ｂを介して電流が流れることによって平滑化され、低減される。
【００８３】
なお、この第５の実施形態では、出力段１６Ｂの出力端子を帰還用の容量１７ａを介して電源配線３１上の任意のノードに、かつ帰還用の容量１７ｂを介して接地配線３３上の任意のノードに接続することで、電源配線３１及び接地配線３３に混入する同相ノイズ電圧を差動増幅器１６で吸収させる場合について説明したが、これは接地配線３３、電源配線３１の代りに信号配線を接続することで、この両信号配線に混入する同相ノイズ電圧を差動増幅器１６で吸収させるように構成してもよい。
【００８４】
（第６の実施の形態）
図１２は、この発明の第６の実施の形態に係る半導体集積回路の概略的な構成を示す回路図である。なお、この第６の実施形態に係る半導体集積回路の基本的な構成は第５の実施形態のものと同様なので、第５の実施形態と異なる点についてのみ以下に説明する。
【００８５】
第５の実施形態において、差動増幅器１６は差動段１６Ａと１つの出力段１６Ｂとから構成されていた。これに対し、第６の実施の形態では、差動増幅器１６は差動段１６Ａと２個のソースフォロワ（SFW）型の出力段１６Ｂａ、１６Ｂｂとから構成されている。２個の出力段１６Ｂａ、１６Ｂｂの入力端子は差動段１６Ａの同じ出力端子に接続されている。そして、一方の出力段１６Ｂａの出力端子は帰還用の容量１７ａを介して電源配線３１の任意のノードに接続され、他方の出力段１６Ｂｂの出力端子は帰還用の容量１７ｂを介して接地配線３３の任意のノードに接続されている。
【００８６】
図１１及び図１２中に示す一対の容量１７ａ、１７ｂは、ＣＭＯＳ回路では、例えば、一方の容量１７ａはＰチャネルのＭＯＳトランジスタを用いて、他方の容量１７ｂはＮチャネルのＭＯＳトランジスタを用いてそれぞれ構成される。このような場合、図１１に示す第５の実施形態のように、１つの出力段１６Ｂからの出力電圧を一対の容量１７ａ、１７ｂに供給すると、容量の両端間に十分な電位差が加わらず、十分な容量が得られないことがある。
【００８７】
そこで、この第６の実施の形態では、差動増幅器１６の出力段１６Ｂを、ＰチャネルＭＯＳトランジスタからなる容量１７ａの駆動用の出力段１６ＢａとＮチャネルＭＯＳトランジスタからなる容量１７ｂの駆動用の出力段１６Ｂｂの２つに分け、帰還用の容量１７ａ、１７ｂがそれぞれ十分に大きな容量となるように各容量の駆動電圧が異なるようにしたものである。
【００８８】
第６の実施の形態において、電源配線３１にノイズ電圧（ΔＶｄｄ）が、接地配線３３にノイズ電圧（ΔＶｓｓ）がそれぞれ混入した場合、差動増幅器１６では、上記両ノイズ電圧の同相電圧（ΔＶｄｄ＋ΔＶｓｓ）がゼロとなるように負帰還制御が働き、上記同相電圧成分が吸収される。この場合、帰還用の容量１７ａ、１７ｂは別々の出力段１６Ｂａ、１６Ｂｂで駆動されるため、例えばＰチャネル、ＮチャネルのトランジスタからなるＭＯＳ型容量にそれぞれ適した駆動電圧を設定することができる。これにより、小さな寸法のトランジスタで大きな容量を得ることができるので設計自由度が増し、ノイズ電圧の抑制効果が強化される。
【００８９】
なお、上記一方の出力段１６ＢａはＮチャネルトランジスタを用いたソースフォロワとし、他方の出力段１６ＢｂはＰチャネルトランジスタを用いたソースフォロワとすることが効果的である。
【００９０】
また、この第６の実施形態においても、接地配線３３、電源配線３１の代りに信号配線を接続することで、この両信号配線に混入する同相ノイズ電圧を差動増幅器１６で吸収させるように構成してもよい。
【００９１】
（第７の実施の形態）
図１３は、この発明の第７の実施の形態に係る半導体集積回路の概略的な構成を示す回路図である。上記第１乃至第６の実施の形態では、ノイズ低減回路１５内の差動増幅器として２入力のものを用いる場合を説明した。これに対して、第７の実施の形態では、ノイズ低減回路１５内の差動増幅器として３入力の差動増幅器を用いるようにしたものである。
【００９２】
図１３において、電源配線３１には、外部端子３２を介してＩＣ外部から電源電圧Ｖｄｄが伝達される。接地配線３３には、外部端子３４を介してＩＣ外部から接地電圧Ｖｓｓが伝達される。さらに、基準電圧配線３５は外部端子３６に接続されている。この外部端子３６には、基準電圧として、例えば、ＩＣ外部において互いに等価な抵抗値を有する２個の抵抗Ｒｉを用いて電源電圧Ｖｄｄと接地電圧Ｖｓｓとの間の電圧を分割することによって得られる安定した基準電圧（Ｖｄｄ−Ｖｓｓ）／２が供給される。
【００９３】
ノイズ低減回路１５は３入力の差動増幅器４１及び帰還用の一対の容量１７ａ、１７ｂ等から構成されている。また、差動増幅器４１は差動段４１Ａと２個の反転出力段４１Ｂａ、４１Ｂｂとからなる。さらに、差動段４１Ａは第１乃至第３の入力端子とこれに対応した第１乃至第３の出力端子とを有する。
【００９４】
差動段４１Ａの第１の入力端子（非反転入力端子（＋））は、結合容量Ｃ１ａを介して電源配線３１上の任意のノードに接続されている。差動段４１Ａの第２の入力端子（反転入力端子（−））は、結合容量Ｃ１ｂを介して接地配線３３上の任意のノードに接続されている。さらに、差動段４１Ａの第３の入力端子は、結合容量Ｃ０を介して基準電圧配線３５に接続されている。
【００９５】
差動段４１Ａの第１、第２の出力端子と第１、第２の入力端子との間には、自己バイアス用の帰還抵抗Ｒ１がそれぞれ接続されている。さらに、差動段４１Ａの第３の出力端子と第３の入力端子との間には自己バイアス用の帰還抵抗Ｒ０が接続されている。
【００９６】
２個の出力段４１Ｂａ、４１Ｂｂの入力端子は共に差動段４１Ａの第３の出力端子に接続され、一方の出力段４１Ｂａの出力端子は帰還用の容量１７ａを介して電源配線３１上の上記任意のノードに接続され、他方の出力段４１Ｂｂの出力端子は帰還用の容量１７ｂを介して接地配線３３上の上記任意のノードに接続されている。
【００９７】
図１４は、図１３中の差動増幅器４１の差動段４１Ａの具体的な回路構成の一例を示している。この回路は、ＰチャネルトランジスタＰ１１〜Ｐ１３及びＮチャネルトランジスタＮ１１〜Ｎ１４とから構成されている。
【００９８】
ＰチャネルトランジスタＰ１１〜Ｐ１３は負荷として用いられ、これらのトランジスタのゲートは共通に接続されている。そして、この共通ゲートには一定のバイアス電圧Ｖbpが供給される。ＮチャネルトランジスタＮ１１とＮ１２、Ｎ１２とＮ１３及びＮ１３とＮ１１とはそれぞれ差動対を構成している。トランジスタＮ１１〜Ｎ１３のゲートには第１乃至第３の入力端子が設けられ、これら第１乃至第３の入力端子には入力信号Ｖin1、Ｖin2、Ｖin3がそれぞれ入力される。ゲートに一定のバイアス電圧Ｖbnが供給されるトランジスタＮ１４は電流源として使用される。また、トランジスタＰ１１とＮ１１の接続ノードに第１の出力端子が、トランジスタＰ１２とＮ１２の接続ノードに第２の出力端子が、トランジスタＰ１３とＮ１３の接続ノードに第３の出力端子が設けられ、これら第１乃至第３の出力端子から信号Ｖout1、Ｖout2、Ｖout3がそれぞれ出力される。
【００９９】
ここで、図１４中の３つの差動対の入力信号Vin1、Vin2、Vin3は、それぞれＮチャネルトランジスタＮ１１、Ｎ１２、Ｎ１３のゲート・ソース間電圧Vgs1、Vgs2、Vgs3と、これら３個のトランジスタＮ１１、Ｎ１２、Ｎ１３のソース共通接続ノードにおける電圧Vcomとの和であり、下記のように表される。
【０１００】
Vin1＝Vgs1＋Vcom …（１）
Vin2＝Vgs2＋Vcom …（２）
Vin3＝Vgs3＋Vcom …（３）
いま、トランジスタＮ１１、Ｎ１２、Ｎ１３のゲート・ドレイン間に十分高い抵抗（無限大）を接続した平衡状態を考える。この平衡状態における電圧を用いて上記１〜３式を書き直すと、下記の４〜６式が得られる。
【０１０１】
なお、４〜６式において、
ΔVin1=ΔVgs1+ΔVcom …（７）
ΔVin2=ΔVgs2+ΔVcom …（８）
ΔVin3=ΔVgs3+ΔVcom …（９）
である。
【０１０２】
すなわち、各入力電圧は平衡状態における直流分Vinx0（x=1,2,3）と変動分（小信号交流分）ΔVinx（x=1,2,3）で表すことができる。
【０１０３】
このとき、トランジスタＮ１１、Ｎ１２、Ｎ１３のドレイン電流Ｉd1、Ｉd2、Ｉd3も、平衡状態における直流電流値Ｉd10、Ｉd20、Ｉd20と、小信号交流分ΔＩd1、ΔＩd2、ΔＩd3で表すことができる。
【０１０４】
つまり、下記の１０〜１２式が成立する。
【０１０５】
Ｉd1＝Ｉd10＋ΔId1 …（１０）
Ｉd2＝Ｉd20＋ΔId2 …（１１）
Ｉd3＝Ｉd30＋ΔId3 …（１２）
テール電流、つまり電流源用のトランジスタＮ１４に流れる電流Ｉssは、トランジスタＮ１１、Ｎ１２、Ｎ１３のドレイン電流の和（Ｉd1＋Ｉd2＋Ｉd3）に等しく、このテール電流を、平衡状態における電流Ｉss0と変動分ΔＩssに分けると下記の１３式が得られる。
【０１０６】
である。
【０１０７】
ここで、トランジスタＮ１１、Ｎ１２、Ｎ１３は全て飽和領域で動作するものとした場合の、各トランジスタのドレイン電流とゲート電圧の関係を求める。ＭＯＳトランジスタの基本式から、各ドレイン電流は下記の１６〜１８式で与えられる。
【０１０８】
Ｉd1=(μCox/2)(W1/L1)(Vgs1-Vth)2(1+λVds1) …（１６）
Ｉd2=(μCox/2)(W2/L2)(Vgs2-Vth)2(1+λVds2) …（１７）
Ｉd3=(μCox/2)(W3/L3)(Vgs3-Vth)2(1+λVds3) …（１８）
なお、１６〜１８式において、μはキャリアの移動度、Coxはゲート絶縁膜の誘電率、Wx(x=1,2,3)は各トランジスタのチャネル幅、Lx(x=1,2,3)は各トランジスタのチャネル長であり、Vthは閾値電圧である。
【０１０９】
ここで、
を用いて、小信号ドレイン電流ΔId1、ΔId2、ΔId3を求めると、下記の２０〜２２式が得られる。
【０１１０】
ΔId1=Id1-Id10=gm1ΔVgs1+(1/ro1)ΔVds1 …（２０）
ΔId2=Id2-Id20=gm2ΔVgs2+(1/ro2)ΔVds2 …（２１）
ΔId3=Id3-Id30=gm3ΔVgs3+(1/ro3)ΔVds3 …（２２）
ただし、gmx[=∂Idx/∂Vgsx]は各トランジスタの相互コンダクタンスであり、rox[(=∂Idx/∂Vdsx)-1]は各トランジスタの出力抵抗であり、gmx(x=1,2,3)は下記の２３〜２５式で表される。
【０１１１】
ここで、
1/ro1≒λ(μCox/2)(W1/L1)(Vgs10-Vth)2≒λId10 …（２６）
1/ro2≒λ(μCox/2)(W2/L2)(Vgs20-Vth)2≒λId20 …（２７）
1/ro3≒λ(μCox/2)(W3/L3)(Vgs30-Vth)2≒λId30 …（２８）
で表される。
【０１１２】
次に、小信号ドレイン電流により、トランジスタＮ１１、Ｎ１２、Ｎ１３の出力端子（Vout1,Vout2,Vout3）に生じる小信号電圧分を求める。これら各トランジスタＮ１１、Ｎ１２、Ｎ１３の負荷となるＰチャネルトランジスタＰ１１、Ｐ１２、Ｐ１３には一定のゲートバイアス電圧Vbpが印加されており、小信号においてはそれぞれ等価的に抵抗rp1,rp2,rp3で表すことができる。出力端子における小信号電圧ΔVout1,ΔVout2,ΔVout3は、これらの等価抵抗rp1,rp2,rp3の電圧降下分で表されるので、下記の２９〜３１式が成立する。
【０１１３】
ΔVout1=-rp1ΔId1=-rp1{gm1ΔVgs1+(1/ro1)ΔVds1} …（２９）
ΔVout2=-rp2ΔId2=-rp2{gm2ΔVgs2+(1/ro2)ΔVds2} …（３０）
ΔVout3=-rp3ΔId3=-rp3{gm3ΔVgs3+(1/ro3)ΔVds3} …（３１）
また、電流源であるＮチャネルトランジスタＮ１４には一定のゲートバイアス電圧Vbnが印加されており、小信号に着目すると、等価的に抵抗rsで表すことができる。テール電流Issは、負荷抵抗rp1,rp2,rp3を流れる電流の合計に等しく、小信号電流ΔIssについて、下記の３２式が成立する。
【０１１４】
以上により、小信号電圧、電流成分の等価回路を表すことができる。
【０１１５】
つまり、上記７〜９式、１４式、１５式、２０〜２２式、２９〜３１式、３２式に基づき、図１４に示す３入力の差動段は、図１５に示すような小信号等価回路で表すことができる。
【０１１６】
図１５の等価回路から入出力伝達特性を求める。
【０１１７】
ここで、電圧の変動分ΔVin、ΔVout、ΔVgs、ΔVcomをvin、vout、vgs、vcomでそれぞれ表すことにする。
【０１１８】
上記２９〜３１式と１０〜１２式をそれぞれ書き直すと、下記の３３〜３５式が得られる。ただし、x=1,2,3である。
【０１１９】
Voutx=-rpx(gmx・vgsx+vdsx/rox) …（３３）
vgsx=vinx-vcom …（３４）
vdsx=voutx-vcom …（３５）
上記３３〜３５式から下記の３６式が得られる。
【０１２０】
また、３２式を書き直すと、下記の３７式が得られる。
【０１２１】
vcom/rs=-(vout1/rp1+vout2/rp2+vout3/rp3) …（３７）
３６式及び３７式からvoutxに着目して解くと、以下の３８式が得られる。
【０１２２】
従って、下記の３９〜４１式に示す連立方程式が成り立つ。
【０１２３】
ここで、下記の４２〜５０式のように係数を定義して上記３９〜４１式を書き直すと、下記の５１〜５３式に示す連立方程式が得られる。
【０１２４】
a11=1+rp1/ro1-rs(gm1+1/ro1) …（４２）
a12=-rs(rp1/rp2)(gm1+1/ro1) …（４３）
a13=rs(rp1/rp3)(gm1+1/ro1) …（４４）
a21=-rs(rp2/rp1)(gm2+1/ro2) …（４５）
a22=1+rp2/ro2-rs(gm1+2/ro2) …（４６）
a23=-rs(rp2/rp3)(gm2+1/ro2) …（４７）
a31=-rs(rp3/rp1)(gm3+1/ro3) …（４８）
a32=-rs(rp3/rp2)(gm3+1/ro3) …（４９）
a33=1+rp3/ro3-rs(gm3+2/ro3) …（５０）
a11・vout1+a12・vout2+a13・vout3+gm1・rp1・vin1=0 …（５１）
a21・vout1+a22・vout2+a23・vout3+gm2・rp2・vin2=0 …（５２）
a31・vout1+a32・vout2+a33・vout3+gm3・rp3・vin3=0 …（５３）
上記５１〜５３式の連立方程式をvout1、vout2、vout3について解くと、下記の５４〜５６式が得られる。
【０１２５】
ここで、５４〜５６式及び５７式のk11〜k13、k21〜k23、k31〜k33、Dに４２〜５０式を代入して整理すると、下記の５８〜６７式が得られる。
【０１２７】
である。
【０１２８】
つまり、図１５の等価回路で示される３入力の差動段における入出力伝達特性は、５４〜５６式と５８〜６６式及び６７式の係数k11〜k13、k21〜k23、k31〜k33及びDにより与えられる。
【０１２９】
図１５の等価回路では、係数k11〜k13、k21〜k23、k31〜k33及びDはそれぞれ正の値をとる。
【０１３０】
これらを書き直すと、下記の６８〜７０式に示される入出力伝達特性が得られる。
【０１３１】
上記６８〜７０式で示される入出力伝達特性により、各出力端子からは対応する入力端子への入力電圧とそれ以外の他の２つの入力端子への入力電圧の重み付け加算電圧との差が出力される。
【０１３２】
ここで、いま、図１４に示す差動段の利得が十分に大きく、gmx・rox>>1,gmx・rs>>1+rpx/rox [x=1,2,3]、及びＰチャネルトランジスタＰ１１〜Ｐ１３、ＮチャネルトランジスタＮ１１〜Ｎ１３それぞれのチャネル幅とチャネル長との比率あるいは実効チャネル長（Leff）が同一であってrp1/ro1=rp2/ro2=rp3/ro3が成り立つとき、つまり、ＰチャネルトランジスタとＮチャネルトランジスタのペア特性が、Ｐ１１−Ｎ１１及びＰ１２−Ｎ１２、Ｐ１３−Ｎ１３の各ペアにおいて等しくされているとき、係数D及びk11〜k13、k21〜k23、k31〜k33は下記の７１〜８０式で与えられる。
【０１３３】
k11=rs{(1+rp3/ro3)gm2+(1+rp2/ro2)gm3}=rs(1+e)(gm2+gm3) …（７２）
k12=rs(1+rp3/ro3)(rp1/ro2)gm1=rs(1+e)(rp1/rp2)gm1 …（７３）
k13=rs(1+rp2/ro2)(rp1/ro3)gm1=rs(1+e)(rp1/rp3)gm1 …（７４）
k21=rs(1+rp3/ro3)(rp2/ro1)gm2=rs(1+e)(rp2/rp1)gm2 …（７５）
k22=rs{(1+rp1/ro1)gm3+(1+rp3/ro3)gm1)}=rs(1+e)(gm3+gm1) …（７６）
k23=rs(1+rp1/ro1)(rp2/ro3)gm2=rs(1+e)(rp2/rp3)gm2 …（７７）
k31=rs(1+rp2/ro2)(rp3/ro1)gm3=rs(1+e)(rp3/rp1)gm3 …（７８）
k32=rs(1+rp1/ro1)(rp3/ro2)gm3=rs(1+e)(rp3/rp2)gm3 …（７９）
k33=rs{(1+rp2/ro2)gm1+(1+rp1/ro1)gm2}=rs(1+e)(gm1+gm2) …（８０）
ここで、７１〜８０式を６８〜７０式に代入して、入出力特性を求めると、下記の８１〜８６式が得られる。
【０１３４】
上記８１式より、vout1は、vin2とvin3の内分点電圧βvin2+(1-β)vin3 [ただし、β=gm2/(gm2+gm3)]とvinとのを差を増幅したものとなり、増幅率はgm1・rp1(gm2+gm3)/(gm1+gm2+gm3)に比例する。上記８２、８３式より、これと同様のことがvout2,vout3についてもいえる。
【０１３５】
また、上記８４式により、vout1は、vin1を基準（ゼロ）としたときのvin2とvin3の重み付き加算値を増幅したものとなる。この場合の増幅利率はgm1・rp1に比例する。上記８５、８６式より、これと同様のことがvout2,vout3についてもいえる。
【０１３６】
ここで、図１４中の３個のＮチャネルトランジスタＮ１１〜Ｎ１３の特性が等しくかつ３個のＰチャネルトランジスタＰ１１〜Ｐ１３の特性が等しくされているとき、すなわち、gm1=gm2=gm3=gm及びrp1=rp2=rp3=rpが成り立つとき、A=(2/3)gm・rp/(1+e)とおくと、上記８１〜８６式は下記の８７〜９２式に書き直すことができる。
【０１３７】
vout1=A{(vin2+vin3)/2-vin1} …（８７）
vout2=A{(vin3+vin1)/2-vin2} …（８８）
vout3=A{(vin1+vin2)/2-vin3} …（８９）
vout1=(A/2){(vin2-vin1)+(vin3-vin1)} …（９０）
vout2=(A/2){(vin3-vin2)+(vin1-vin2)} …（９１）
vout3=(A/2){(vin1-vin3)+(vin2-vin3)} …（９２）
上記８７、９０式により、vout1は、vin2とvin3の平均値、または同相電圧分とvin1との電圧差をA倍に増幅したもの、あるいはvin1を基準（ゼロ）としたときのvin2とvin3の相対電圧の平均値、または同相電圧分を増幅したものとなる。また、上記８８、８９式及び９１、９２式により、これと同様のことがvout2,vout3についてもいえる。
【０１３８】
つまり、図１４に示すような構成の３入力の差動段は、３つの入力端子のうちのいずれか１つの入力電圧を固定、あるいはオープンとし、残り２つの入力端子を用いれば、第１乃至第６の実施の形態の場合と同様の２入力の差動段となる。そして、出力段からの帰還の掛け方により多様な応用が可能である。
【０１３９】
第７の実施の形態では、３入力の差動段４１Ａの第３の入力端子に基準電圧が供給されることで第３の入力端子の入力電圧が固定され、第３の出力端子の信号（図１４中のＶout3）が出力段４１Ｂａ及び４１Ｂｂを介して、差動段４１Ａの第１及び第２の入力端子にそれぞれＶouta、Ｖoutbとして負帰還される。このため、図１４に示す差動段４１Ａは、先の８７式でvout3/Aがゼロとなるように、つまりvin3=(vin1+vin2)/2となるように制御される。
【０１４０】
この場合には、電源配線３１と接地配線３３に混入される同相ノイズ電圧成分（ΔＶｄｄ＋ΔＶｓｓ）が差動増幅器４１で吸収される。
【０１４１】
この実施の形態でも、電源配線３１と接地配線３３に混入したノイズは、差動増幅器４１で吸収されるので、アナログ回路にはノイズ電流が伝わり難くなる。これにより、デジタル回路が動作することによって発生するスイッチングノイズによるアナログ回路の誤動作が抑制される。
【０１４２】
しかも、差動増幅器４１の帰還ループには容量１７ａ、１７ｂ及び結合容量Ｃ1a、Ｃ1bが挿入されているだけであり、基板自体が帰還ループに含まれない。このため、ノイズ低減回路の回路設計を容易に行うことができる。
【０１４３】
なお、この第７の実施形態においても、接地配線３３、電源配線３１の代りに信号配線を接続することで、この両信号配線に混入する同相ノイズ電圧を差動増幅器４１で吸収させるように構成してもよい。
【０１４４】
図１６は、図１３の実施形態において、２個の出力段４１Ｂａ、４１Ｂｂを具体化した差動増幅器４１全体の回路構成例を示している。差動段４１Ａにおいて、帰還抵抗Ｒ０、Ｒ１はそれぞれ、Ｐチャネル及びＮチャネルトランジスタのソース・ドレイン間を並列に接続したＣＭＯＳトランスファゲートのオン抵抗が使用される。
【０１４５】
出力段４１Ｂａは１個のチャネルトランジスタＰ１４と３個のＮチャネルトランジスタＮ１５〜Ｎ１７とからなり、出力段４１Ｂｂは１個のチャネルトランジスタＰ１５と３個のＮチャネルトランジスタＮ１８〜Ｎ２０とからなる。
【０１４６】
図１３に示した第７の実施形態では、差動ノイズ電圧成分（ΔＶｄｄ−ΔＶｓｓ）は抑制されない特徴があり、両配線３１、３３相互間は容量結合されていない。このため、同相電圧成分は吸収されても差動電圧成分は抑制されることがない。従って、配線３１、３３を差動信号用の配線対とした場合には、差動信号が抑制されることなく、同相ノイズ成分のみ抑制できるという効果を得ることができる。
【０１４７】
（第８の実施の形態）
図１７は、この発明の第８の実施の形態に係る半導体集積回路の概略的な構成を示す回路図である。なお、この第８の実施形態に係る半導体集積回路の基本的な構成は第７の実施形態のものと同様なので、第７の実施形態と異なる点についてのみ以下に説明する。
【０１４８】
第７の実施形態において、差動増幅器４１は差動段４１Ａと２個の出力段４１Ｂａ、４１Ｂｂとから構成されていた。これに対し、第８の実施の形態では、差動増幅器４１は差動段４１Ａと１個の出力段４１Ｂとから構成され、出力段４１Ｂの出力端子は帰還用の容量１７及び結合容量Ｃ1aを介して差動段４１Ａの第１の入力端子に接続されている。
【０１４９】
このような構成のノイズ低減回路を備えた半導体集積回路では、配線３１と配線３３に混入した同相ノイズが差動増幅器４１で吸収される。これにより、デジタル回路が動作することによって発生するスイッチングノイズによるアナログ回路の誤動作が抑制される。
【０１５０】
しかも、差動増幅器４１の帰還ループには容量１７及び結合容量Ｃ1aが挿入されているだけであり、配線３３への負帰還制御は行われない。この結果、配線３３に混入したノイズに応じて配線３１の制御が行われ、両配線３１、３３の同相ノイズが低減される。
【０１５１】
（第９の実施の形態）
図１８は、この発明の第９の実施の形態に係る半導体集積回路の概略的な構成を示す回路図である。この第９の実施形態は、電源電圧Ｖｄｄが伝達される電源配線３１と接地電圧Ｖｓｓが伝達される接地配線３３とに混入する差動ノイズ電圧（ΔＶｄｄ−ΔＶｓｓ）を低減するためにノイズ低減回路を適用したものである。
【０１５２】
すなわち、図１８において、電源配線３１には、外部端子３２を介してＩＣ外部から電源電圧Ｖｄｄが伝達される。接地配線３３には、外部端子３４を介してＩＣ外部から接地電圧Ｖｓｓが伝達される。
【０１５３】
ノイズ低減回路１５は２入力の差動増幅器１６及び帰還用の容量１７等から構成されている。差動増幅器１６は差動段１６Ａとソースフォロワ（SFW）型の２個の出力段１６Ｂａ、１６Ｂｂとからなる。
【０１５４】
差動段１６Ａの非反転入力端子（＋）は電源配線３１上の任意のノードに接続されている。差動段１６Ａの非反転入力端子（＋）と反転出力端子（−）との間には自己バイアス用の帰還抵抗Ｒ０が接続されている。差動段１６Ａの反転入力端子（−）は接地配線３３上の任意のノードに接続されている。差動段１６Ａの反転入力端子（−）と非反転出力端子（＋）との間には自己バイアス用の帰還抵抗Ｒ１が接続されている。
【０１５５】
一方の出力段１６Ｂａの入力端子は差動段１６Ａの反転出力端子（−）に接続され、この出力段１６Ｂａの出力端子は帰還用の容量１７ａを介して、電源配線３１上の上記任意のノードに接続されている。他方の出力段１６Ｂｂの入力端子は差動段１６Ａの非反転出力端子（＋）に接続され、この出力段１６Ｂｂの出力端子は帰還用の容量１７ｂを介して、接地配線３３上の上記任意のノードに接続されている。
【０１５６】
このような構成において、デジタル回路が動作することによって電源配線３１及び接地配線３３に混入した差動ノイズ電圧(ΔＶｄｄ-ΔＶｓｓ）が差動増幅器１６で吸収される。
【０１５７】
しかも、差動増幅器１６の帰還ループには容量１７ａ、１７ｂ及び結合容量Ｃ1a、Ｃ1bが挿入されているだけであり、基板自体が帰還ループに含まれない。このため、ノイズ低減回路の回路設計を容易に行うことができる。
【０１５８】
（第１０の実施の形態）
図１９は、この発明の第１０の実施の形態に係る半導体集積回路の概略的な構成を示す回路図である。この実施の形態は、上記第７及び第８の実施の形態の場合と同様に、ノイズ低減回路内の差動増幅器として３入力のものを用いるようにしたものである。
【０１５９】
この第１０の実施の形態に係る半導体集積回路は、図１４に示す第７の実施の形態のものとは一部の構成が異なるだけなので、第７の実施形態と異なる点についてのみ以下に説明する。
【０１６０】
第７の実施形態では、差動増幅器４１の差動段４１Ａの第３の入力端子が接続されている基準電圧配線３５を、外部端子３６を介して電圧（Ｖｄｄ＋Ｖｓｓ）／２のノードに接続し、差動増幅器４１の２個の反転型の出力段４１Ｂａ、４１Ｂｂの入力端子を共に差動段４１Ａの第３の出力端子に接続する場合を説明した。
【０１６１】
これに対して、第１０の実施の形態では、基準電圧配線３５を、外部端子３６を介してＩＣ外部の基準電圧Ｖｇｎｄ（Ｖｒｅｆ）のノードに接続すると共に、差動増幅器４１の２個の出力段をソースフォロワ型とし、その出力段４１Ｂａ´、４１Ｂｂ´の入力端子を差動段４１Ａの第１及び第２の出力端子に接続している。
【０１６２】
図２０は、図１９中の差動増幅器４１の具体的な回路構成を示している。差動段４１Ａは、図１５及び図１６の場合と同様に、ＰチャネルトランジスタＰ１１〜Ｐ１３、Ｐ１６〜Ｐ１９及びＮチャネルトランジスタＮ１１〜Ｎ１４とから構成されている。
【０１６３】
一方の出力段４１Ｂａ´は、ゲートにバイアス電圧Ｖpb1が供給される負荷としてのＰチャネルトランジスタＰ１６と、ゲートが差動段の第１の出力端子（ＰチャネルトランジスタＰ１１とＮチャネルトランジスタＮ１１の接続ノード）に接続されたＰチャネルトランジスタＰ１７とからなる。他方の出力段４１Ｂｂ´は、ゲートにバイアス電圧Ｖpb1が供給される負荷としてのＰチャネルトランジスタＰ１８と、ゲートが差動段の第２の出力端子（ＰチャネルトランジスタＰ１２とＮチャネルトランジスタＮ１２の接続ノード）に接続されたＰチャネルトランジスタＰ１９とからなる。
【０１６４】
この実施の形態では、電源配線３１及び接地配線３３に混入した差動及び同相ノイズ電圧が差動増幅器４１で吸収される。
【０１６５】
しかも、差動増幅器４１の帰還ループには容量１７ａ、１７ｂ及び結合容量Ｃ1a、Ｃ1bが挿入されているだけであり、基板自体が帰還ループに含まれない。このため、ノイズ低減回路の回路設計を容易に行うことができる。
【０１６６】
なお、第１ないし第１０の各実施形態においては、接地配線あるいは電源配線の代りに信号配線を接続して、この信号配線に混入するノイズ電圧を差動増幅器で吸収させるように構成してもよい。
【０１６７】
また、この発明は、上記各実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。
【０１６８】
さらに、上記実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【０１６９】
【発明の効果】
以上説明したようにこの発明によれば、デジタル回路とアナログ回路とが混載された半導体集積回路において、高周波領域のノイズを効果的に低減できると共に、容易に回路設計できるノイズ低減回路を有する半導体集積回路を提供することができる。
【図面の簡単な説明】
【図１】 この発明の第１の実施の形態に係る半導体集積回路の概略的な構成を示す回路図。
【図２】 第１の実施形態によるノイズ低減回路と従来のデカップリング法とについてノイズ低減効果を試算した結果を示す特性図。
【図３】 従来のノイズ低減手法であるデカップリング法によるノイズ低減回路の回路図。
【図４】 第１の実施形態によるノイズ低減回路と従来のデカップリング手法と何の対策も施さない場合との３例についてノイズ低減効果をシミュレーションした結果の一例を示す特性図。
【図５】 第１の実施形態のノイズ低減回路を実際のＩＣに適用した場合のＩＣチップの概略的な構成を示す回路図。
【図６】 図１中のノイズ低減回路で使用される差動増幅器を具体化して示す回路図。
【図７】 図６に示す差動増幅器の具体的な回路構成図。
【図８】 この発明の第２の実施の形態に係る半導体集積回路の概略的な構成を示す回路図。
【図９】 この発明の第３の実施の形態に係る半導体集積回路の概略的な構成を示す回路図。
【図１０】 この発明の第４の実施の形態に係る半導体集積回路の概略的な構成を示す回路図。
【図１１】 この発明の第５の実施の形態に係る半導体集積回路の概略的な構成を示す回路図。
【図１２】 この発明の第６の実施の形態に係る半導体集積回路の概略的な構成を示す回路図。
【図１３】 この発明の第７の実施の形態に係る半導体集積回路の概略的な構成を示す回路図。
【図１４】 図１３中の差動増幅器の差動段の具体的な回路構成図。
【図１５】 図１４に示す差動段の等価回路図。
【図１６】 ２個の出力段を具体化した図１３中の差動増幅器全体の回路構成図。
【図１７】 この発明の第８の実施の形態に係る半導体集積回路の概略的な構成を示す回路図。
【図１８】 この発明の第９の実施の形態に係る半導体集積回路の概略的な構成を示す回路図。
【図１９】 この発明の第１０の実施の形態に係る半導体集積回路の概略的な構成を示す回路図。
【図２０】 図１９中の差動増幅器の具体的な回路構成図。
【符号の説明】
１１…基板、１２ａ、１２ｂ…ウェル領域、１３，１３ａ，１３ｂ…ウェル周囲ガードバンド領域、１４…境界ガードバンド領域、１５，１５ａ，１５ｂ，１５ｃ，１５ｄ…ノイズ低減回路、１６，１６ａ，１６ｂ，４１…差動増幅器、１６Ａ，４１Ａ…差動段、１６Ｂ，４１Ｂａ，４１Ｂｂ，４１Ｂａ´，４１Ｂｂ´…出力段、１７，１７´，１７ａ，１７ｂ…帰還用の容量、１８…接地基準配線、１９…外部端子、２１，２４…ウェルバイアス領域、２２，２５，３１…電源配線、２３，２６，３３…接地配線、３２，３４，３６…外部端子、３５…基準電圧配線。
【発明の属する技術分野】
この発明は、ノイズ低減回路が内蔵された半導体集積回路に係り、特に１チップ上にデジタル回路とアナログ回路とが混載された半導体集積回路に関する。
【０００２】
【従来の技術】
ＳｏＣ（システムオンチップ）の大規模化と高速化に伴ってＣＭＯＳデジタル回路のスイッチングノイズが増大し、ＩＣ基板を経由して同一チップ内のアナログ回路に与える影響が問題になっている。このような基板結合ノイズの克服は、アナログ回路のオンチップ化に不可欠である。
【０００３】
特にＭＯＳトランジスタが微細化、高速化され、デジタル回路で発生するノイズが高周波の領域になると、寄生容量や寄生インダクタの影響が顕在化し、ＩＣ基板を介した基板結合ノイズの影響はアナログ回路にとって深刻なものとなる。
【０００４】
このような基板結合ノイズを低減することは、アナログ回路を搭載するＳｏＣの重要な設計課題であり、高周波領域においてもなお寄生インピーダンスに影響されない結合ノイズ低減手法が必要になる。
【０００５】
デジタル回路、アナログ回路間の基板結合ノイズを防止するために、従来から両回路の電源／接地配線及びウェルの分離、ガードバンドの設置、容量によるデカップリングなどが用いられている。
【０００６】
ウェル分離は、ノイズが高周波領域になると、寄生容量結合（ｊωＣ）が増大して分離効果がなくなる。また、ガードバンドや容量デカップリングは、配線の寄生インダクタンスによって接地インピーダンス（ｊωＬ）が増大するため、その効果がなくなり、基板結合ノイズの低減に役立たなくなるという問題がある。
【０００７】
なお、特許文献１には、オペアンプの帰還制御を利用して基板結合ノイズを低減するようにしたものが開示されている。具体的には、オペアンプを用いて基板結合ノイズを検出し、これを相殺するような相殺信号を、容量を介して基板に供給するものである。
【０００８】
しかし、上記特許文献１に記載されたものでは、基板自体が帰還ループに含まれるために、基板の寄生パラメータを考慮して回路設計を行う必要があり、そのために回路設計が容易に行えないという問題がある。
【０００９】
【特許文献１】
特開平１１−２３３７１４号公報
【００１０】
【発明が解決しようとする課題】
上記したように、従来では、基板自体が帰還ループに含まれるために、ノイズ低減回路の回路設計が容易に行えないという問題がある。
【００１１】
この発明は上記のような事情を考慮してなされたものであり、その目的は、デジタル回路とアナログ回路とが混載された半導体集積回路において、高周波領域のノイズを効果的に低減できると共に、容易に回路設計できるノイズ低減回路を有する半導体集積回路を提供することである。
【００１２】
【課題を解決するための手段】
第１の発明の半導体集積回路は、デジタル回路とアナログ回路とが混載された半導体集積回路において、第１、第２の入力端子と出力端子とを有し、第１の入力端子が上記半導体集積回路内の所定のノードに接続され、第２の入力端子が基準電位のノードに接続された差動増幅器と、上記差動増幅器の出力端子と第１の入力端子との間に接続された容量とからなるノイズ低減回路を具備している。
【００１３】
第２の発明の半導体集積回路は、デジタル回路とアナログ回路とが混載された半導体集積回路において、第１、第２の入力端子と出力端子とを有し、第１の入力端子が基準電位のノードに接続された差動増幅器と、上記差動増幅器の第２の入力端子と半導体集積回路内の複数の各ノードとの間に接続された複数の第１の容量と、上記差動増幅器の出力端子と半導体集積回路内の上記複数の各ノードとの間に接続された複数の第２の容量とからなるノイズ低減回路を具備している。
【００１４】
第３の発明の半導体集積回路は、デジタル回路とアナログ回路とが混載された半導体集積回路において、第１、第２の入力端子と出力端子とを有し、第１の入力端子が半導体集積回路内の第１の配線に接続され、第２の入力端子が半導体集積回路内の第２の配線に接続された差動増幅器と、上記差動増幅器の出力端子と第１の入力端子との間に接続された容量とからなるノイズ低減回路を具備している。
【００１５】
第４の発明の半導体集積回路は、デジタル回路とアナログ回路とが混載された半導体集積回路において、第１、第２の入力端子と出力端子とを有し、第１の入力端子が半導体集積回路内の第１の配線に接続され、第２の入力端子が基準電位のノードに接続された第１の差動増幅器と、上記第１の差動増幅器の出力端子と第１の入力端子との間に接続された第１の容量と、第３、第４の入力端子と出力端子とを有し、第３の入力端子が半導体集積回路内の第２の配線に接続され、第４の入力端子が上記基準電位のノードに接続された第２の差動増幅器と、上記第２の差動増幅器の出力端子と第３の入力端子との間に接続された第２の容量とからなるノイズ低減回路を具備している。
【００１６】
第５の発明の半導体集積回路は、デジタル回路とアナログ回路とが混載された半導体集積回路において、第１、第２の入力端子と出力端子とを有する差動増幅器と、上記差動増幅器の第１の入力端子と半導体集積回路内の第１の配線上の所定のノードとの間に接続された第１の容量と、上記差動増幅器の第１の入力端子と半導体集積回路内の第２の配線上の所定のノードとの間に接続された第２の容量と、上記差動増幅器の出力端子と上記第１の配線上の上記所定のノードとの間に接続された第３の容量と、上記差動増幅器の出力端子と上記第２の配線上の上記所定のノードとの間に接続された第４の容量とを有し、上記差動増幅器の第２の入力端子が基準電位のノードに接続されているノイズ低減回路を具備している。
【００１７】
第６の発明の半導体集積回路は、デジタル回路とアナログ回路とが混載された半導体集積回路において、第１、第２の入力端子と、互いに逆相の信号を出力する第１、第２の出力端子とを有し、第１の入力端子が半導体集積回路内の第１の配線上の所定のノードに接続され、第２の入力端子が半導体集積回路内の第２の配線上の所定のノードに接続された差動増幅器と、上記差動増幅器の第１の出力端子と上記第１の入力端子との間に接続された第１の容量と、上記差動増幅器の第２の出力端子と上記第２の入力端子との間に接続された第２の容量とからなるノイズ低減回路を具備している。
【００１８】
第７の発明の半導体集積回路は、デジタル回路とアナログ回路とが混載された半導体集積回路において、第１、第２及び第３の入力端子とこれら各入力端子に対応した第１、第２及び第３の出力端子を有し、第１、第２及び第３の各出力端子から、対応する入力端子への入力電圧とそれ以外の他の２つの入力端子への入力電圧の重み付け加算電圧との差を出力する差動段と、この差動段の第１、第２及び第３の出力端子のうちいずれか１つの出力端子の出力を反転増幅する２つの出力段とを有し、第１の入力端子が半導体集積回路内の第１の配線上の所定のノードに接続され、第２の入力端子が半導体集積回路内の第２の配線上の所定のノードに接続された差動増幅器と、上記２つの出力段の一方の出力端子と上記第１の入力端子との間に接続された第１の容量と、上記２つの出力段の他方の出力端子と上記第２の入力端子との間に接続された第２の容量とを有し、上記差動増幅器の第３の入力端子が基準電圧のノードに接続されているノイズ低減回路を具備している。
【００１９】
第８の発明の半導体集積回路は、デジタル回路とアナログ回路とが混載された半導体集積回路において、第１、第２及び第３の入力端子とこれら各入力端子に対応した第１、第２及び第３の出力端子を有し、第１、第２及び第３の各出力端子から、対応する入力端子への入力電圧とそれ以外の他の２つの入力端子への入力電圧の重み付け加算電圧との差を出力する差動段と、この差動段の第３の出力端子の出力を増幅する１つの出力段とを有し、第１の入力端子が半導体集積回路内の第１の配線上の所定のノードに接続され、第２の入力端子が半導体集積回路内の第２の配線上の所定のノードに接続された差動増幅器と、上記出力段の出力端子と第１または第２の入力端子との間に接続された容量とを有し、上記差動段の第３の入力端子が基準電位のノードに接続されているノイズ低減回路を具備している。
【００２０】
第９の発明の半導体集積回路は、デジタル回路とアナログ回路とが混載された半導体集積回路において、第１、第２及び第３の入力端子とこれら各入力端子に対応した第１、第２及び第３の出力端子を有し、第１、第２及び第３の各出力端子から、対応する入力端子への入力電圧とそれ以外の他の２つの入力端子への入力電圧の重み付け加算電圧との差を出力する差動段と、この差動段の第１、第２の出力端子の出力をそれぞれ増幅する第１、第２の出力段とを有し、第１の入力端子が半導体集積回路内の第１の配線上の所定のノードに接続され、第２の入力端子が半導体集積回路内の第２の配線上の所定のノードに接続され、第３の入力端子が基準電位のノードに接続された差動増幅器と、上記第１の出力段の出力端子と第１の入力端子との間に接続された第１の容量と、上記第２の出力段の出力端子と上記第２の入力端子との間に接続された第２の容量とからなるノイズ低減回路を具備している。
【００２１】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態を詳細に説明する。
【００２２】
（第１の実施の形態）
図１は、この発明の第１の実施の形態に係る半導体集積回路（ＩＣ）の概略的な構成を示す回路図である。
【００２３】
第１導電型の半導体基板１１の表面領域には、基板１１とは異なる第２導電型の複数のウェル領域１２が形成されている。図１では２つのウェル領域１２ａ、１２ｂが例示されている。
【００２４】
一方のウェル領域１２ａには、図示しない第１チャネル型の複数のＭＯＳトランジスタが形成されている。またウェル領域１２ａ内もしくはその近傍には第１導電型のウェル領域が形成され、この第１導電型のウェル領域には第２チャネル型の複数のＭＯＳトランジスタが形成されている。そして、これら第１、第２チャネル型の複数のＭＯＳトランジスタが相互に結線されることで、ウェル領域１２ａ内もしくはウェル領域１２ａ内とその近傍に設けられた第１導電型のウェル領域内にはＣＭＯＳ型のデジタル回路が構成されている。
【００２５】
上記ウェル領域１２ａと離間して形成された他方のウェル領域１２ｂにも図示しない第１チャネル型の複数のＭＯＳトランジスタが形成されている。また、ウェル領域１２ｂ内もしくはその近傍にも第１導電型のウェル領域が形成され、この第１導電型のウェル領域には第２チャネル型の複数のＭＯＳトランジスタが形成されている。そして、これら第１、第２チャネル型の複数のＭＯＳトランジスタが相互に結線されることで、ウェル領域１２ｂ内もしくはウェル領域１２ｂ内とその近傍に設けられた第１導電型のウェル領域内にはアナログ回路が構成されている。つまり、上記基板１１には、デジタル回路とアナログ回路とが混載されている。
【００２６】
上記一方のウェル領域１２ａ周囲の基板１１には、このウェル領域１２ａを取り囲むように、基板１１と同一導電型、つまり第１導電型のウェル周囲ガードバンド領域１３が形成されている。このガードバンド領域１３は、通常、ＩＣに供給される電源電圧または接地電圧が印加され、このウェル領域１２ａ内に形成されているデジタル回路で発生したスイッチングノイズが、基板１１を経由して他方のウェル領域１２ｂに形成されているアナログ回路を含む他の回路に到達することを防ぐ。
【００２７】
さらに、デジタル回路で発生したスイッチングノイズがアナログ回路に到達することを防ぐために、上記一方及び他方のウェル領域１２ａ、１２ｂ相互間の基板１１には、基板１１と同一導電型（第１導電型）の境界ガードバンド領域１４が形成されている。
【００２８】
上記境界ガードバンド領域１４にはノイズ低減回路１５が接続されている。このノイズ低減回路１５は、反転入力端子（−）、非反転入力端子（＋）及び出力端子を有する差動増幅器（オペアンプ）１６と、帰還用の容量１７とから構成されている。差動増幅器１６の反転入力端子（−）は上記境界ガードバンド領域１４に接続され、出力端子と反転入力端子（−）との間には帰還用の容量１７が接続されている。差動増幅器１６の非反転入力端子（＋）には、接地基準配線１８及び外部端子１９を介して、ＩＣ外部の接地基準電圧Ｖｇｎｄ（またはＶｒｅｆ）が供給される。なお、図中の符号Ｌ及びＲはそれぞれ、接地基準配線１８及び外部端子１９の経路に付随している寄生インダクタンス及び寄生抵抗を等価的に示している。
【００２９】
このような構成において、差動増幅器１６は、非反転入力端子（＋）と反転入力端子（−）の直流電位が等しくなるように動作する。差動増幅器１６の非反転入力端子（＋）はＩＣ外部の接地基準電圧Ｖｇｎｄに接続されているので、反転入力端子（−）は仮想接地された状態となる。従って、この反転入力端子（−）に接続されている境界ガードバンド領域１４も仮想接地されている。
【００３０】
ここで、ウェル領域１２ａ内に形成されたデジタル回路が動作することによってスイッチングノイズが発生し、これによってノイズ電流が基板１１を経由して他方のウェル領域１２ｂに伝達される際に、仮想接地されている境界ガードバンド領域１４を介して、ノイズ電流がノイズ低減回路１５内の差動増幅器１６に吸収される。
【００３１】
この際、差動増幅器１６の入出力端子間に接続された容量１７は、差動増幅器１６の利得倍されたミラー容量として働き、境界ガードバンド領域１４のデカップリングに役立つ。
【００３２】
また、ノイズ電流が吸収される際に、接地基準配線１８には電流が流れないので、接地基準配線１８及び外部端子１９等における寄生インダクタンスＬにはノイズが発生せず、境界ガードバンド領域１４は安定に仮想接地された状態となる。
【００３３】
すなわち、デジタル回路で発生したノイズは、アナログ回路に到達する前に境界ガードバンド領域１４を経由して差動増幅器１６で吸収されるので、アナログ回路にはノイズ電流が伝わり難くなる。これにより、デジタル回路が動作することによって発生するスイッチングノイズによるアナログ回路の誤動作が抑制される。また、差動増幅器１６として広帯域動作が可能なものを使用すれば、高周波領域に渡ってノイズが低減でき、寄生インダクタンスの影響も受けない。
【００３４】
しかも、差動増幅器１６の帰還ループには帰還用の容量１７が挿入されているだけであり、特許文献１に記載されている技術のように基板自体が帰還ループに含まれない。このため、ノイズ低減回路の回路設計を容易に行うことができる。
【００３５】
図２は、第１の実施形態によるノイズ低減回路と、従来のノイズ低減手法である図３に示すように容量Ｃを用いたデカップリング法とについて、ノイズ低減効果（ノイズ低減比）を試算した結果を示している。なお、ここでは、容量Ｃの値を2pF、寄生インダクタンスＬの値を100nH、寄生抵抗Ｒの値を20Ω、ノイズ源からの結合容量Ｃｎを1pFとした。
【００３６】
第１の実施形態によるノイズ低減回路の場合、差動増幅器１６の直流利得（ＤＣゲイン）が26dB、帯域ｆcが200MHzと800MHzの２例を示した。ノイズ源レベルはいずれの場合にも0dBである。
【００３７】
図２中、特性Ａは第１の実施形態のノイズ低減回路によるものであり、特性Ｂは容量を用いた従来のデカップリング手法によるものである。図２から明らかなように、従来の容量を用いたデカップリング手法による場合にもノイズはある程度低減されている。しかし、寄生インダクタンスＬに電流が流れるために、高周波数領域では寄生インダクタンスＬにノイズが発生し、低減の効果がなくなる。これに対し、第１の実施形態のノイズ低減回路では、帯域ｆcが200MHzと800MHzの両方共、ノイズが効果的に低減されている。
【００３８】
さらに、図４は、第１の実施形態において差動増幅器をＣＭＯＳ回路で構成した場合のノイズ低減回路と、従来の容量を用いたデカップリング手法と、何の対策も施さない場合との３例について、ノイズ低減効果（ノイズ低減比）をシミュレーションした結果の一例を示している。
【００３９】
図４中、特性Ａは何の対策も施さない場合のものであり、特性Ｂは従来の容量を用いたデカップリング手法による場合のものであり、特性Ｃは第１の実施形態のノイズ低減回路による場合のものである。なお、第１の実施形態によるノイズ低減回路において、容量１７の値は1pFとし、デカップリング手法による場合の容量Ｃの値は500pFとした。この場合にもノイズ源レベルはいずれも0dBである。
【００４０】
図４から明らかなように、容量を用いたデカップリング手法による場合（特性Ｂ）と比べて、第１の実施形態のノイズ低減回路による場合（特性Ｃ）の方が、ノイズ低減効果が優れていることがわかる。
【００４１】
図５は、第１の実施形態のノイズ低減回路を実際のＩＣに適用した場合のＩＣチップの概略的な構成を示す回路図である。なお、図５において、図１と対応する箇所には同じ符号を付して説明を行う。
【００４２】
デジタル回路が形成されているウェル領域１２ａ内には、このウェル領域１２ａに対してウェル電位を供給するためのウェルバイアス領域２１が形成されている。このウェルバイアス領域２１には、電源配線２２を介して電源電圧Ｖｄｄが印加される。また、上記ウェル領域１２ａを取り囲むようにウェル周囲ガードバンド領域１３ａが形成されている。このウェル周囲ガードバンド領域１３ａには、接地配線２３を介して接地電圧Ｖｓｓが印加される。
【００４３】
ウェル領域１２ａ内に形成されているデジタル回路で発生するスイッチングノイズが外部に漏れ難くするために、ウェル周囲ガードバンド領域１３ａにはノイズ低減回路１５ａが接続されている。
【００４４】
アナログ回路が形成されているウェル領域１２ｂ内には、このウェル領域１２ｂに対してウェル電位を供給するためのウェルバイアス領域２４が形成されている。このウェルバイアス領域２４には、電源配線２２とは異なる電源配線２５を介して電源電圧Ｖｄｄが印加される。また、ウェル領域１２ｂを取り囲むようにウェル周囲ガードバンド領域１３ｂが形成されている。このウェル周囲ガードバンド領域１３ｂには、接地配線２３とは異なる接地配線２６を介して接地電圧Ｖｓｓが印加される。
【００４５】
ウェル領域１２ｂ内に形成されているアナログ回路にノイズが到達し難くするために、ウェル周囲ガードバンド領域１３ｂにはノイズ低減回路１５ｂが接続されている。さらに、アナログ回路にノイズが到達し難くするために、ウェルバイアス領域２４にはノイズ低減回路１５ｃが接続されている。
【００４６】
また、ウェル領域１２ａ、１２ｂとの間の基板には、両ウェル領域を隔てるように境界ガードバンド領域１４が形成されている。この境界ガードバンド領域１４にはノイズ低減回路１５ｄが接続されている。このノイズ低減回路１５ｄは、図１中のノイズ低減回路１５に相当する。
【００４７】
このように、チップ内で発生したノイズを吸収する必要がある箇所に本実施形態のノイズ低減回路を接続すれば、アナログ回路に到達するノイズを効果的に低減させることができる。
【００４８】
図６は、図１中のノイズ低減回路１５で使用される差動増幅器１６を具体化して示す回路図である。差動増幅器１６は差動段１６Ａとソースフォロワ（SFW）型の出力段１６Ｂとから構成されている。差動段１６Ａは非反転入力端子（＋）と反転入力端子（−）及び反転出力端子（−）と非反転出力端子（＋）とを有する。反転出力端子（−）と非反転入力端子（＋）との間には自己バイアス用の帰還抵抗Ｒ０が接続され、非反転出力端子（＋）と反転入力端子（−）との間には自己バイアス用の帰還抵抗Ｒ１が接続されている。差動段１６Ａの非反転出力端子（＋）には出力段１６Ｂの入力端子が接続されている。
【００４９】
差動段１６Ａの非反転入力端子（＋）と接地基準配線１８との間には、必要に応じて結合容量Ｃ０が挿入される。差動段１６Ａの反転入力端子（−）と境界ガードバンド領域１４との間にも、必要に応じて結合容量Ｃ１が挿入される。帰還用の容量１７の一端は出力段１６Ｂの出力端子に接続され、他端は結合容量Ｃ１を介して差動段１６Ａの反転入力端子（−）に接続されている。
【００５０】
図７は、図６に示す差動増幅器１６の具体的な回路構成例を示している。差動段１６Ａ及び出力段１６Ｂは共にＰチャネル及びＮチャネルのＭＯＳトランジスタを用いたＣＭＯＳ構成の回路である。
【００５１】
差動段１６Ａは、ＰチャネルトランジスタＰ１、Ｐ２及びＮチャネルトランジスタＮ１、Ｎ２、Ｎ３から構成されている。出力段１６Ｂは、ＰチャネルトランジスタＰ３、Ｐ４で構成されている。
【００５２】
差動段１６ＡのＰチャネルトランジスタＰ１、Ｐ２は負荷として用いられ、両トランジスタＰ１、Ｐ２のゲートは共通に接続され、この共通ゲートに一定のバイアス電圧Ｖbpが供給される。ＮチャネルトランジスタＮ１、Ｎ２は差動対を構成している。そして、一方のトランジスタＮ１のゲートは非反転入力端子となり、このトランジスタＮ１のゲートに結合容量Ｃ０の一端が接続されている。また、差動対を構成する他方のトランジスタＮ２のゲートは反転入力端子となり、このトランジスタＮ２のゲートに結合容量Ｃ１の一端が接続されている。ゲートに一定のバイアス電圧Ｖbnが供給されるトランジスタＮ３は電流源として使用される。なお、上記両結合容量Ｃ０、Ｃ１として、Ｐチャネル及びＮチャネルのＭＯＳトランジスタのゲート容量を利用したＭＯＳキャパシタが使用される。さらに、図６中の抵抗Ｒ０、Ｒ１として、Ｐチャネル及びＮチャネルトランジスタのソース・ドレイン間を並列に接続したＣＭＯＳトランスファゲートのオン抵抗が使用される。
【００５３】
出力段１６Ｂはソースフォロワ（SFW）型のものであり、ゲートに一定のバイアス電圧Ｖpnが供給されるトランジスタＰ３が負荷となり、トランジスタＰ４のゲートに差動段１６Ａの非反転出力端子からの出力が供給される。なお、帰還用の容量１７として、Ｎチャネルトランジスタのゲート容量を利用したＭＯＳキャパシタが使用される。
【００５４】
（第２の実施の形態）
図８は、この発明の第２の実施の形態に係る半導体集積回路の概略的な構成を示す回路図である。
【００５５】
第１の実施形態では、ノイズ低減回路の出力が１つの回路ノード、つまり境界ガードバンド領域のある特定のノードに供給される場合について説明した。換言すれば、帰還用の容量１７及び結合容量Ｃ１がそれぞれ単一の容量である場合について説明した。
【００５６】
これに対し、第２の実施形態では、帰還用の容量１７及び結合容量Ｃ１を複数に分散させ、基板１１内のウェルバイアス領域、境界ガードバンド領域、電源配線や接地配線等における複数のノードに対してノイズ低減回路の出力を分散して供給することで、これら複数のノードに混入するノイズ電圧をノイズ低減回路１５によって吸収することで、電位の安定化を図るようにしたものである。
【００５７】
図示のように、ノイズ低減回路１５内の差動増幅器１６は差動段１６Ａとソースフォロワ（SFW）型の出力段１６Ｂとから構成されている。差動段１６Ａの非反転入力端子（＋）は、接地基準配線１８及び外部端子１９を介して、ＩＣ外部の基準電圧Ｖｇｎｄ（Ｖｒｅｆ）に接続されている。差動段１６Ａの反転入力端子（−）には複数の結合容量Ｃ１´の各一端が接続されている。これら複数の結合容量Ｃ１´の各他端は、基板１１内に形成されているウェルバイアス領域、境界ガードバンド領域、電源配線や接地配線等からなる基板内配線２７における複数のノードにそれぞれ接続されている。
【００５８】
また、差動増幅器１６の出力段１６Ｂの出力端子には複数の帰還用の容量１７´の各一端が接続されている。これら複数の容量１７´の各他端は、上記基板内配線２７における複数のノードにそれぞれ接続されている。
【００５９】
このような構成の半導体集積回路において、デジタル回路が動作することによってスイッチングノイズが発生し、基板内配線２７にこのノイズによるノイズ電圧が混入した場合に、第１の実施形態と同様に、ノイズ電圧はノイズ低減回路１５の差動増幅器１６で吸収され、基板内配線２７における複数のノードの電位の安定化を図ることができる。
【００６０】
しかも、差動増幅器１６の帰還ループには容量１７´及び結合容量Ｃ１´が挿入されているだけであり、基板自体が帰還ループに含まれない。このため、ノイズ低減回路の回路設計を容易に行うことができる。
【００６１】
（第３の実施の形態）
図９は、この発明の第３の実施の形態に係る半導体集積回路の概略的な構成を示す回路図である。この第３の実施形態は、電源電圧Ｖｄｄが伝達される電源配線に混入するノイズ電圧（ΔＶｄｄ）を低減するためにこの発明のノイズ低減回路を適用したものである。
【００６２】
すなわち、図９において、電源配線３１には、外部端子３２を介してＩＣ外部から電源電圧Ｖｄｄが伝達される。接地配線３３には、外部端子３４を介してＩＣ外部から接地電圧Ｖｓｓが伝達される。ここで、電源配線３１は例えばｎウェルバイアス配線であり、接地配線３３は例えばｐ基板バイアス配線である。
【００６３】
ノイズ低減回路１５は差動増幅器１６及び帰還用の容量１７等から構成されている。差動増幅器１６は差動段１６Ａとソースフォロワ（SFW）型の出力段１６Ｂとからなる。
【００６４】
差動段１６Ａの非反転入力端子（＋）は接地配線３３上の任意のノードに接続されている。差動段１６Ａの非反転入力端子（＋）と反転出力端子（−）との間には自己バイアス用の帰還抵抗Ｒ０が接続されている。差動段１６Ａの反転入力端子（−）は電源配線３１上の任意のノードに接続されている。差動段１６Ａの反転入力端子（−）と非反転出力端子（＋）との間には自己バイアス用の帰還抵抗Ｒ１が接続されている。出力段１６Ｂの入力端子は差動段１６Ａの非反転出力端子（＋）に接続され、出力段１６Ｂの出力端子と差動段１６Ａの反転入力端子（−）との間には帰還用の容量１７が接続されている。なお、この場合にも、図示するように、必要に応じて、差動段１６Ａの非反転入力端子（＋）及び反転入力端子（−）と、電源配線３１及び接地配線３３との間に結合容量Ｃ０、Ｃ１を挿入してもよい。
【００６５】
このような構成において、デジタル回路が動作することによって発生するスイッチングノイズによるノイズ電圧ΔＶｄｄが電源配線３１に混入した場合、第１の実施形態と同様に、このノイズ電圧は差動増幅器１６で吸収される。これにより、電源配線３１の電位の安定化を図ることができる。従って、他の配線、例えば接地配線３３にノイズ電圧が伝わるおそれはない。
【００６６】
他方、ノイズ電圧ΔＶｓｓが接地配線３３に混入した場合、先に説明したように差動増幅器１６の特性により、反転入力端子（−）における電位は非反転入力端子（＋）の電位と等しくなるので、反転入力端子（−）の電位は非反転入力端子（＋）の電位に追随して変化する。つまり、接地配線３３に混入した外来ノイズは、同相ノイズとして電源配線３１に伝わる。この結果、両配線相互間には電位が生じないので、両配線に接続された回路、例えばアナログ回路への影響が緩和される。つまり、接地配線３３にノイズ電圧が混入しても、このノイズによる誤動作を低減させることができる。
【００６７】
（第４の実施の形態）
図１０は、この発明の第４の実施の形態に係る半導体集積回路の概略的な構成を示す回路図である。この第４の実施形態は、電源電圧Ｖｄｄが伝達される電源配線及び接地電圧Ｖｓｓが伝達される接地配線に個別に混入するノイズ電圧をそれぞれ低減するためにこの発明のノイズ低減回路を適用したものである。
【００６８】
図１０において、電源配線３１には、外部端子３２を介してＩＣ外部から電源電圧Ｖｄｄが伝達される。接地配線３３には、外部端子３４を介してＩＣ外部から接地電圧Ｖｓｓが伝達される。さらに、基準電圧配線３５には、外部端子３６を介してＩＣ外部から基準電圧Ｖｇｎｄ（Ｖｒｅｆ）が伝達される。ここで、電源配線３１は例えばｎウェルバイアス配線であり、接地配線３３は例えばｐ基板バイアス配線である。
【００６９】
ノイズ低減回路１５は、第１及び第２の差動増幅器１６ａ、１６ｂと帰還用の第１の及び第２の容量１７ａ、１７ｂ等から構成されている。各差動増幅器１６ａ、１６ｂは共に、差動段１６Ａとソースフォロワ（SFW）型の出力段１６Ｂとからなる。
【００７０】
第１の差動増幅器１６ａ内の差動段１６Ａの非反転入力端子（＋）は基準電圧配線３５に接続されている。この差動段１６Ａの非反転入力端子（＋）と反転出力端子（−）との間には自己バイアス用の帰還抵抗Ｒ０が接続されている。この差動段１６Ａの反転入力端子（−）は電源配線３１上の任意のノードに接続されている。第１の差動増幅器１６ａ内の差動段１６Ａの反転入力端子（−）と非反転出力端子（＋）との間には自己バイアス用の帰還抵抗Ｒ１が接続されている。第１の差動増幅器１６ａ内の出力段１６Ｂの入力端子は差動段１６Ａの非反転出力端子（＋）に接続され、出力段１６Ｂの出力端子と差動段１６Ａの反転入力端子（−）との間には帰還用の容量１７ａが接続されている。
【００７１】
第２の差動増幅器１６ｂ内の差動段１６Ａの非反転入力端子（＋）は基準電圧配線３５に接続されている。この差動段１６Ａの非反転入力端子（＋）と反転出力端子（−）との間には自己バイアス用の帰還抵抗Ｒ０が接続されている。この差動段１６Ａの反転入力端子（−）は接地電源配線３３上の任意のノードに接続されている。第２の差動増幅器１６ｂ内の差動段１６Ａの反転入力端子（−）と非反転出力端子（＋）との間には自己バイアス用の帰還抵抗Ｒ１が接続されている。第２の差動増幅器１６ｂ内の出力段１６Ｂの入力端子は差動段１６Ａの非反転出力端子（＋）に接続され、出力段１６Ｂの出力端子と差動段１６Ａの反転入力端子（−）との間には帰還用の容量１７ｂが接続されている。
【００７２】
なお、この場合にも、図示するように、必要に応じて、各差動段１６Ａの非反転入力端子（＋）及び反転入力端子（−）と、基準電圧配線３５と電源配線３１または接地配線３３との間に結合容量Ｃ０、Ｃ１を挿入してもよい。
【００７３】
このような構成において、デジタル回路が動作することによって発生するスイッチングノイズによるノイズ電圧ΔＶｄｄが電源配線３１に混入した場合、このノイズ電圧は第１の差動増幅器１６ａで吸収され、これにより電源配線３１の電位の安定化を図ることができる。
【００７４】
他方、ノイズ電圧ΔＶｓｓが接地配線３３に混入した場合、このノイズ電圧は第２の差動増幅器１６ｂで吸収され、これにより接地配線３３の電位の安定化を図ることができる。
【００７５】
また、電源配線３１及び接地配線３３にノイズ電圧が混入した場合、いずれの場合にも基準電圧配線３５には電流は流れないので、この基準電圧配線３５に付随している寄生インダクタンスにノイズ電圧が誘起されることはない。
【００７６】
（第５の実施の形態）
図１１は、この発明の第５の実施の形態に係る半導体集積回路の概略的な構成を示す回路図である。この第５の実施形態は、電源電圧Ｖｄｄが伝達される電源配線及び接地電圧Ｖｓｓが伝達される接地配線に混入する同相ノイズ電圧を低減するためにこの発明のノイズ低減回路を適用したものである。
【００７７】
図１１において、電源配線３１には、外部端子３２を介してＩＣ外部から電源電圧Ｖｄｄが伝達される。接地配線３３には、外部端子３４を介してＩＣ外部から接地電圧Ｖｓｓが伝達される。さらに、基準電圧配線３５は基準電圧用の外部端子３６に接続されている。この外部端子３６には、ＩＣ外部において互いに等価な抵抗値を有する２個の抵抗Ｒｉを用いて電源電圧Ｖｄｄと接地電圧Ｖｓｓとの間の電圧を分割することによって得られる安定した基準電圧（Ｖｄｄ−Ｖｓｓ）／２が供給される。
【００７８】
ノイズ低減回路１５は差動増幅器１６及び帰還用の一対の容量１７ａ、１７ｂ等から構成されている。また、差動増幅器１６は差動段１６Ａと１つの出力段１６Ｂとからなる。
【００７９】
差動段１６Ａの非反転入力端子（＋）は基準電圧配線３５に接続されている。差動段１６Ａの反転入力端子（−）は結合容量Ｃ１ａを介して電源配線３１上の任意のノードに接続され、かつ結合容量Ｃ１ｂを介して接地配線３３上の任意のノードに接続されている。また、差動段１６Ａの反転入力端子（−）と出力端子との間には自己バイアス用の帰還抵抗Ｒ１が接続されている。
【００８０】
出力段１６Ｂの入力端子は差動段１６Ａの出力端子に接続され、出力段１６Ｂの出力端子は帰還用の容量１７ａを介して上記電源配線３１上の上記任意のノードに接続されかつ帰還用の容量１７ｂを介して上記接地配線３３上の上記任意のノードに接続されている。
【００８１】
このような構成において、差動増幅器１６の差動段１６Ａの非反転入力端子（＋）には基準電圧（Ｖｄｄ−Ｖｓｓ）／２が供給されており、差動段１６Ａの反転入力端子（−）はこの基準電圧によって仮想接地されている。このため、電源配線３１及び接地配線３３に混入する同相ノイズ電圧（ΔＶｄｄ＋ΔＶｓｓ）は差動増幅器１６で吸収される。
【００８２】
他方、電源配線３１及び接地配線３３に差動ノイズ電圧が混入した場合には、両配線間で直列に接続されている一対の容量１７ａ、１７ｂを介して電流が流れることによって平滑化され、低減される。
【００８３】
なお、この第５の実施形態では、出力段１６Ｂの出力端子を帰還用の容量１７ａを介して電源配線３１上の任意のノードに、かつ帰還用の容量１７ｂを介して接地配線３３上の任意のノードに接続することで、電源配線３１及び接地配線３３に混入する同相ノイズ電圧を差動増幅器１６で吸収させる場合について説明したが、これは接地配線３３、電源配線３１の代りに信号配線を接続することで、この両信号配線に混入する同相ノイズ電圧を差動増幅器１６で吸収させるように構成してもよい。
【００８４】
（第６の実施の形態）
図１２は、この発明の第６の実施の形態に係る半導体集積回路の概略的な構成を示す回路図である。なお、この第６の実施形態に係る半導体集積回路の基本的な構成は第５の実施形態のものと同様なので、第５の実施形態と異なる点についてのみ以下に説明する。
【００８５】
第５の実施形態において、差動増幅器１６は差動段１６Ａと１つの出力段１６Ｂとから構成されていた。これに対し、第６の実施の形態では、差動増幅器１６は差動段１６Ａと２個のソースフォロワ（SFW）型の出力段１６Ｂａ、１６Ｂｂとから構成されている。２個の出力段１６Ｂａ、１６Ｂｂの入力端子は差動段１６Ａの同じ出力端子に接続されている。そして、一方の出力段１６Ｂａの出力端子は帰還用の容量１７ａを介して電源配線３１の任意のノードに接続され、他方の出力段１６Ｂｂの出力端子は帰還用の容量１７ｂを介して接地配線３３の任意のノードに接続されている。
【００８６】
図１１及び図１２中に示す一対の容量１７ａ、１７ｂは、ＣＭＯＳ回路では、例えば、一方の容量１７ａはＰチャネルのＭＯＳトランジスタを用いて、他方の容量１７ｂはＮチャネルのＭＯＳトランジスタを用いてそれぞれ構成される。このような場合、図１１に示す第５の実施形態のように、１つの出力段１６Ｂからの出力電圧を一対の容量１７ａ、１７ｂに供給すると、容量の両端間に十分な電位差が加わらず、十分な容量が得られないことがある。
【００８７】
そこで、この第６の実施の形態では、差動増幅器１６の出力段１６Ｂを、ＰチャネルＭＯＳトランジスタからなる容量１７ａの駆動用の出力段１６ＢａとＮチャネルＭＯＳトランジスタからなる容量１７ｂの駆動用の出力段１６Ｂｂの２つに分け、帰還用の容量１７ａ、１７ｂがそれぞれ十分に大きな容量となるように各容量の駆動電圧が異なるようにしたものである。
【００８８】
第６の実施の形態において、電源配線３１にノイズ電圧（ΔＶｄｄ）が、接地配線３３にノイズ電圧（ΔＶｓｓ）がそれぞれ混入した場合、差動増幅器１６では、上記両ノイズ電圧の同相電圧（ΔＶｄｄ＋ΔＶｓｓ）がゼロとなるように負帰還制御が働き、上記同相電圧成分が吸収される。この場合、帰還用の容量１７ａ、１７ｂは別々の出力段１６Ｂａ、１６Ｂｂで駆動されるため、例えばＰチャネル、ＮチャネルのトランジスタからなるＭＯＳ型容量にそれぞれ適した駆動電圧を設定することができる。これにより、小さな寸法のトランジスタで大きな容量を得ることができるので設計自由度が増し、ノイズ電圧の抑制効果が強化される。
【００８９】
なお、上記一方の出力段１６ＢａはＮチャネルトランジスタを用いたソースフォロワとし、他方の出力段１６ＢｂはＰチャネルトランジスタを用いたソースフォロワとすることが効果的である。
【００９０】
また、この第６の実施形態においても、接地配線３３、電源配線３１の代りに信号配線を接続することで、この両信号配線に混入する同相ノイズ電圧を差動増幅器１６で吸収させるように構成してもよい。
【００９１】
（第７の実施の形態）
図１３は、この発明の第７の実施の形態に係る半導体集積回路の概略的な構成を示す回路図である。上記第１乃至第６の実施の形態では、ノイズ低減回路１５内の差動増幅器として２入力のものを用いる場合を説明した。これに対して、第７の実施の形態では、ノイズ低減回路１５内の差動増幅器として３入力の差動増幅器を用いるようにしたものである。
【００９２】
図１３において、電源配線３１には、外部端子３２を介してＩＣ外部から電源電圧Ｖｄｄが伝達される。接地配線３３には、外部端子３４を介してＩＣ外部から接地電圧Ｖｓｓが伝達される。さらに、基準電圧配線３５は外部端子３６に接続されている。この外部端子３６には、基準電圧として、例えば、ＩＣ外部において互いに等価な抵抗値を有する２個の抵抗Ｒｉを用いて電源電圧Ｖｄｄと接地電圧Ｖｓｓとの間の電圧を分割することによって得られる安定した基準電圧（Ｖｄｄ−Ｖｓｓ）／２が供給される。
【００９３】
ノイズ低減回路１５は３入力の差動増幅器４１及び帰還用の一対の容量１７ａ、１７ｂ等から構成されている。また、差動増幅器４１は差動段４１Ａと２個の反転出力段４１Ｂａ、４１Ｂｂとからなる。さらに、差動段４１Ａは第１乃至第３の入力端子とこれに対応した第１乃至第３の出力端子とを有する。
【００９４】
差動段４１Ａの第１の入力端子（非反転入力端子（＋））は、結合容量Ｃ１ａを介して電源配線３１上の任意のノードに接続されている。差動段４１Ａの第２の入力端子（反転入力端子（−））は、結合容量Ｃ１ｂを介して接地配線３３上の任意のノードに接続されている。さらに、差動段４１Ａの第３の入力端子は、結合容量Ｃ０を介して基準電圧配線３５に接続されている。
【００９５】
差動段４１Ａの第１、第２の出力端子と第１、第２の入力端子との間には、自己バイアス用の帰還抵抗Ｒ１がそれぞれ接続されている。さらに、差動段４１Ａの第３の出力端子と第３の入力端子との間には自己バイアス用の帰還抵抗Ｒ０が接続されている。
【００９６】
２個の出力段４１Ｂａ、４１Ｂｂの入力端子は共に差動段４１Ａの第３の出力端子に接続され、一方の出力段４１Ｂａの出力端子は帰還用の容量１７ａを介して電源配線３１上の上記任意のノードに接続され、他方の出力段４１Ｂｂの出力端子は帰還用の容量１７ｂを介して接地配線３３上の上記任意のノードに接続されている。
【００９７】
図１４は、図１３中の差動増幅器４１の差動段４１Ａの具体的な回路構成の一例を示している。この回路は、ＰチャネルトランジスタＰ１１〜Ｐ１３及びＮチャネルトランジスタＮ１１〜Ｎ１４とから構成されている。
【００９８】
ＰチャネルトランジスタＰ１１〜Ｐ１３は負荷として用いられ、これらのトランジスタのゲートは共通に接続されている。そして、この共通ゲートには一定のバイアス電圧Ｖbpが供給される。ＮチャネルトランジスタＮ１１とＮ１２、Ｎ１２とＮ１３及びＮ１３とＮ１１とはそれぞれ差動対を構成している。トランジスタＮ１１〜Ｎ１３のゲートには第１乃至第３の入力端子が設けられ、これら第１乃至第３の入力端子には入力信号Ｖin1、Ｖin2、Ｖin3がそれぞれ入力される。ゲートに一定のバイアス電圧Ｖbnが供給されるトランジスタＮ１４は電流源として使用される。また、トランジスタＰ１１とＮ１１の接続ノードに第１の出力端子が、トランジスタＰ１２とＮ１２の接続ノードに第２の出力端子が、トランジスタＰ１３とＮ１３の接続ノードに第３の出力端子が設けられ、これら第１乃至第３の出力端子から信号Ｖout1、Ｖout2、Ｖout3がそれぞれ出力される。
【００９９】
ここで、図１４中の３つの差動対の入力信号Vin1、Vin2、Vin3は、それぞれＮチャネルトランジスタＮ１１、Ｎ１２、Ｎ１３のゲート・ソース間電圧Vgs1、Vgs2、Vgs3と、これら３個のトランジスタＮ１１、Ｎ１２、Ｎ１３のソース共通接続ノードにおける電圧Vcomとの和であり、下記のように表される。
【０１００】
Vin1＝Vgs1＋Vcom …（１）
Vin2＝Vgs2＋Vcom …（２）
Vin3＝Vgs3＋Vcom …（３）
いま、トランジスタＮ１１、Ｎ１２、Ｎ１３のゲート・ドレイン間に十分高い抵抗（無限大）を接続した平衡状態を考える。この平衡状態における電圧を用いて上記１〜３式を書き直すと、下記の４〜６式が得られる。
【０１０１】
ΔVin1=ΔVgs1+ΔVcom …（７）
ΔVin2=ΔVgs2+ΔVcom …（８）
ΔVin3=ΔVgs3+ΔVcom …（９）
である。
【０１０２】
すなわち、各入力電圧は平衡状態における直流分Vinx0（x=1,2,3）と変動分（小信号交流分）ΔVinx（x=1,2,3）で表すことができる。
【０１０３】
このとき、トランジスタＮ１１、Ｎ１２、Ｎ１３のドレイン電流Ｉd1、Ｉd2、Ｉd3も、平衡状態における直流電流値Ｉd10、Ｉd20、Ｉd20と、小信号交流分ΔＩd1、ΔＩd2、ΔＩd3で表すことができる。
【０１０４】
つまり、下記の１０〜１２式が成立する。
【０１０５】
Ｉd1＝Ｉd10＋ΔId1 …（１０）
Ｉd2＝Ｉd20＋ΔId2 …（１１）
Ｉd3＝Ｉd30＋ΔId3 …（１２）
テール電流、つまり電流源用のトランジスタＮ１４に流れる電流Ｉssは、トランジスタＮ１１、Ｎ１２、Ｎ１３のドレイン電流の和（Ｉd1＋Ｉd2＋Ｉd3）に等しく、このテール電流を、平衡状態における電流Ｉss0と変動分ΔＩssに分けると下記の１３式が得られる。
【０１０６】
【０１０７】
ここで、トランジスタＮ１１、Ｎ１２、Ｎ１３は全て飽和領域で動作するものとした場合の、各トランジスタのドレイン電流とゲート電圧の関係を求める。ＭＯＳトランジスタの基本式から、各ドレイン電流は下記の１６〜１８式で与えられる。
【０１０８】
Ｉd1=(μCox/2)(W1/L1)(Vgs1-Vth)2(1+λVds1) …（１６）
Ｉd2=(μCox/2)(W2/L2)(Vgs2-Vth)2(1+λVds2) …（１７）
Ｉd3=(μCox/2)(W3/L3)(Vgs3-Vth)2(1+λVds3) …（１８）
なお、１６〜１８式において、μはキャリアの移動度、Coxはゲート絶縁膜の誘電率、Wx(x=1,2,3)は各トランジスタのチャネル幅、Lx(x=1,2,3)は各トランジスタのチャネル長であり、Vthは閾値電圧である。
【０１０９】
ここで、
【０１１０】
ΔId1=Id1-Id10=gm1ΔVgs1+(1/ro1)ΔVds1 …（２０）
ΔId2=Id2-Id20=gm2ΔVgs2+(1/ro2)ΔVds2 …（２１）
ΔId3=Id3-Id30=gm3ΔVgs3+(1/ro3)ΔVds3 …（２２）
ただし、gmx[=∂Idx/∂Vgsx]は各トランジスタの相互コンダクタンスであり、rox[(=∂Idx/∂Vdsx)-1]は各トランジスタの出力抵抗であり、gmx(x=1,2,3)は下記の２３〜２５式で表される。
【０１１１】
1/ro1≒λ(μCox/2)(W1/L1)(Vgs10-Vth)2≒λId10 …（２６）
1/ro2≒λ(μCox/2)(W2/L2)(Vgs20-Vth)2≒λId20 …（２７）
1/ro3≒λ(μCox/2)(W3/L3)(Vgs30-Vth)2≒λId30 …（２８）
で表される。
【０１１２】
次に、小信号ドレイン電流により、トランジスタＮ１１、Ｎ１２、Ｎ１３の出力端子（Vout1,Vout2,Vout3）に生じる小信号電圧分を求める。これら各トランジスタＮ１１、Ｎ１２、Ｎ１３の負荷となるＰチャネルトランジスタＰ１１、Ｐ１２、Ｐ１３には一定のゲートバイアス電圧Vbpが印加されており、小信号においてはそれぞれ等価的に抵抗rp1,rp2,rp3で表すことができる。出力端子における小信号電圧ΔVout1,ΔVout2,ΔVout3は、これらの等価抵抗rp1,rp2,rp3の電圧降下分で表されるので、下記の２９〜３１式が成立する。
【０１１３】
ΔVout1=-rp1ΔId1=-rp1{gm1ΔVgs1+(1/ro1)ΔVds1} …（２９）
ΔVout2=-rp2ΔId2=-rp2{gm2ΔVgs2+(1/ro2)ΔVds2} …（３０）
ΔVout3=-rp3ΔId3=-rp3{gm3ΔVgs3+(1/ro3)ΔVds3} …（３１）
また、電流源であるＮチャネルトランジスタＮ１４には一定のゲートバイアス電圧Vbnが印加されており、小信号に着目すると、等価的に抵抗rsで表すことができる。テール電流Issは、負荷抵抗rp1,rp2,rp3を流れる電流の合計に等しく、小信号電流ΔIssについて、下記の３２式が成立する。
【０１１４】
【０１１５】
つまり、上記７〜９式、１４式、１５式、２０〜２２式、２９〜３１式、３２式に基づき、図１４に示す３入力の差動段は、図１５に示すような小信号等価回路で表すことができる。
【０１１６】
図１５の等価回路から入出力伝達特性を求める。
【０１１７】
ここで、電圧の変動分ΔVin、ΔVout、ΔVgs、ΔVcomをvin、vout、vgs、vcomでそれぞれ表すことにする。
【０１１８】
上記２９〜３１式と１０〜１２式をそれぞれ書き直すと、下記の３３〜３５式が得られる。ただし、x=1,2,3である。
【０１１９】
Voutx=-rpx(gmx・vgsx+vdsx/rox) …（３３）
vgsx=vinx-vcom …（３４）
vdsx=voutx-vcom …（３５）
上記３３〜３５式から下記の３６式が得られる。
【０１２０】
【０１２１】
vcom/rs=-(vout1/rp1+vout2/rp2+vout3/rp3) …（３７）
３６式及び３７式からvoutxに着目して解くと、以下の３８式が得られる。
【０１２２】
【０１２３】
【０１２４】
a11=1+rp1/ro1-rs(gm1+1/ro1) …（４２）
a12=-rs(rp1/rp2)(gm1+1/ro1) …（４３）
a13=rs(rp1/rp3)(gm1+1/ro1) …（４４）
a21=-rs(rp2/rp1)(gm2+1/ro2) …（４５）
a22=1+rp2/ro2-rs(gm1+2/ro2) …（４６）
a23=-rs(rp2/rp3)(gm2+1/ro2) …（４７）
a31=-rs(rp3/rp1)(gm3+1/ro3) …（４８）
a32=-rs(rp3/rp2)(gm3+1/ro3) …（４９）
a33=1+rp3/ro3-rs(gm3+2/ro3) …（５０）
a11・vout1+a12・vout2+a13・vout3+gm1・rp1・vin1=0 …（５１）
a21・vout1+a22・vout2+a23・vout3+gm2・rp2・vin2=0 …（５２）
a31・vout1+a32・vout2+a33・vout3+gm3・rp3・vin3=0 …（５３）
上記５１〜５３式の連立方程式をvout1、vout2、vout3について解くと、下記の５４〜５６式が得られる。
【０１２５】
【０１２７】
【０１２８】
つまり、図１５の等価回路で示される３入力の差動段における入出力伝達特性は、５４〜５６式と５８〜６６式及び６７式の係数k11〜k13、k21〜k23、k31〜k33及びDにより与えられる。
【０１２９】
図１５の等価回路では、係数k11〜k13、k21〜k23、k31〜k33及びDはそれぞれ正の値をとる。
【０１３０】
これらを書き直すと、下記の６８〜７０式に示される入出力伝達特性が得られる。
【０１３１】
【０１３２】
ここで、いま、図１４に示す差動段の利得が十分に大きく、gmx・rox>>1,gmx・rs>>1+rpx/rox [x=1,2,3]、及びＰチャネルトランジスタＰ１１〜Ｐ１３、ＮチャネルトランジスタＮ１１〜Ｎ１３それぞれのチャネル幅とチャネル長との比率あるいは実効チャネル長（Leff）が同一であってrp1/ro1=rp2/ro2=rp3/ro3が成り立つとき、つまり、ＰチャネルトランジスタとＮチャネルトランジスタのペア特性が、Ｐ１１−Ｎ１１及びＰ１２−Ｎ１２、Ｐ１３−Ｎ１３の各ペアにおいて等しくされているとき、係数D及びk11〜k13、k21〜k23、k31〜k33は下記の７１〜８０式で与えられる。
【０１３３】
k12=rs(1+rp3/ro3)(rp1/ro2)gm1=rs(1+e)(rp1/rp2)gm1 …（７３）
k13=rs(1+rp2/ro2)(rp1/ro3)gm1=rs(1+e)(rp1/rp3)gm1 …（７４）
k21=rs(1+rp3/ro3)(rp2/ro1)gm2=rs(1+e)(rp2/rp1)gm2 …（７５）
k22=rs{(1+rp1/ro1)gm3+(1+rp3/ro3)gm1)}=rs(1+e)(gm3+gm1) …（７６）
k23=rs(1+rp1/ro1)(rp2/ro3)gm2=rs(1+e)(rp2/rp3)gm2 …（７７）
k31=rs(1+rp2/ro2)(rp3/ro1)gm3=rs(1+e)(rp3/rp1)gm3 …（７８）
k32=rs(1+rp1/ro1)(rp3/ro2)gm3=rs(1+e)(rp3/rp2)gm3 …（７９）
k33=rs{(1+rp2/ro2)gm1+(1+rp1/ro1)gm2}=rs(1+e)(gm1+gm2) …（８０）
ここで、７１〜８０式を６８〜７０式に代入して、入出力特性を求めると、下記の８１〜８６式が得られる。
【０１３４】
【０１３５】
また、上記８４式により、vout1は、vin1を基準（ゼロ）としたときのvin2とvin3の重み付き加算値を増幅したものとなる。この場合の増幅利率はgm1・rp1に比例する。上記８５、８６式より、これと同様のことがvout2,vout3についてもいえる。
【０１３６】
ここで、図１４中の３個のＮチャネルトランジスタＮ１１〜Ｎ１３の特性が等しくかつ３個のＰチャネルトランジスタＰ１１〜Ｐ１３の特性が等しくされているとき、すなわち、gm1=gm2=gm3=gm及びrp1=rp2=rp3=rpが成り立つとき、A=(2/3)gm・rp/(1+e)とおくと、上記８１〜８６式は下記の８７〜９２式に書き直すことができる。
【０１３７】
vout1=A{(vin2+vin3)/2-vin1} …（８７）
vout2=A{(vin3+vin1)/2-vin2} …（８８）
vout3=A{(vin1+vin2)/2-vin3} …（８９）
vout1=(A/2){(vin2-vin1)+(vin3-vin1)} …（９０）
vout2=(A/2){(vin3-vin2)+(vin1-vin2)} …（９１）
vout3=(A/2){(vin1-vin3)+(vin2-vin3)} …（９２）
上記８７、９０式により、vout1は、vin2とvin3の平均値、または同相電圧分とvin1との電圧差をA倍に増幅したもの、あるいはvin1を基準（ゼロ）としたときのvin2とvin3の相対電圧の平均値、または同相電圧分を増幅したものとなる。また、上記８８、８９式及び９１、９２式により、これと同様のことがvout2,vout3についてもいえる。
【０１３８】
つまり、図１４に示すような構成の３入力の差動段は、３つの入力端子のうちのいずれか１つの入力電圧を固定、あるいはオープンとし、残り２つの入力端子を用いれば、第１乃至第６の実施の形態の場合と同様の２入力の差動段となる。そして、出力段からの帰還の掛け方により多様な応用が可能である。
【０１３９】
第７の実施の形態では、３入力の差動段４１Ａの第３の入力端子に基準電圧が供給されることで第３の入力端子の入力電圧が固定され、第３の出力端子の信号（図１４中のＶout3）が出力段４１Ｂａ及び４１Ｂｂを介して、差動段４１Ａの第１及び第２の入力端子にそれぞれＶouta、Ｖoutbとして負帰還される。このため、図１４に示す差動段４１Ａは、先の８７式でvout3/Aがゼロとなるように、つまりvin3=(vin1+vin2)/2となるように制御される。
【０１４０】
この場合には、電源配線３１と接地配線３３に混入される同相ノイズ電圧成分（ΔＶｄｄ＋ΔＶｓｓ）が差動増幅器４１で吸収される。
【０１４１】
この実施の形態でも、電源配線３１と接地配線３３に混入したノイズは、差動増幅器４１で吸収されるので、アナログ回路にはノイズ電流が伝わり難くなる。これにより、デジタル回路が動作することによって発生するスイッチングノイズによるアナログ回路の誤動作が抑制される。
【０１４２】
しかも、差動増幅器４１の帰還ループには容量１７ａ、１７ｂ及び結合容量Ｃ1a、Ｃ1bが挿入されているだけであり、基板自体が帰還ループに含まれない。このため、ノイズ低減回路の回路設計を容易に行うことができる。
【０１４３】
なお、この第７の実施形態においても、接地配線３３、電源配線３１の代りに信号配線を接続することで、この両信号配線に混入する同相ノイズ電圧を差動増幅器４１で吸収させるように構成してもよい。
【０１４４】
図１６は、図１３の実施形態において、２個の出力段４１Ｂａ、４１Ｂｂを具体化した差動増幅器４１全体の回路構成例を示している。差動段４１Ａにおいて、帰還抵抗Ｒ０、Ｒ１はそれぞれ、Ｐチャネル及びＮチャネルトランジスタのソース・ドレイン間を並列に接続したＣＭＯＳトランスファゲートのオン抵抗が使用される。
【０１４５】
出力段４１Ｂａは１個のチャネルトランジスタＰ１４と３個のＮチャネルトランジスタＮ１５〜Ｎ１７とからなり、出力段４１Ｂｂは１個のチャネルトランジスタＰ１５と３個のＮチャネルトランジスタＮ１８〜Ｎ２０とからなる。
【０１４６】
図１３に示した第７の実施形態では、差動ノイズ電圧成分（ΔＶｄｄ−ΔＶｓｓ）は抑制されない特徴があり、両配線３１、３３相互間は容量結合されていない。このため、同相電圧成分は吸収されても差動電圧成分は抑制されることがない。従って、配線３１、３３を差動信号用の配線対とした場合には、差動信号が抑制されることなく、同相ノイズ成分のみ抑制できるという効果を得ることができる。
【０１４７】
（第８の実施の形態）
図１７は、この発明の第８の実施の形態に係る半導体集積回路の概略的な構成を示す回路図である。なお、この第８の実施形態に係る半導体集積回路の基本的な構成は第７の実施形態のものと同様なので、第７の実施形態と異なる点についてのみ以下に説明する。
【０１４８】
第７の実施形態において、差動増幅器４１は差動段４１Ａと２個の出力段４１Ｂａ、４１Ｂｂとから構成されていた。これに対し、第８の実施の形態では、差動増幅器４１は差動段４１Ａと１個の出力段４１Ｂとから構成され、出力段４１Ｂの出力端子は帰還用の容量１７及び結合容量Ｃ1aを介して差動段４１Ａの第１の入力端子に接続されている。
【０１４９】
このような構成のノイズ低減回路を備えた半導体集積回路では、配線３１と配線３３に混入した同相ノイズが差動増幅器４１で吸収される。これにより、デジタル回路が動作することによって発生するスイッチングノイズによるアナログ回路の誤動作が抑制される。
【０１５０】
しかも、差動増幅器４１の帰還ループには容量１７及び結合容量Ｃ1aが挿入されているだけであり、配線３３への負帰還制御は行われない。この結果、配線３３に混入したノイズに応じて配線３１の制御が行われ、両配線３１、３３の同相ノイズが低減される。
【０１５１】
（第９の実施の形態）
図１８は、この発明の第９の実施の形態に係る半導体集積回路の概略的な構成を示す回路図である。この第９の実施形態は、電源電圧Ｖｄｄが伝達される電源配線３１と接地電圧Ｖｓｓが伝達される接地配線３３とに混入する差動ノイズ電圧（ΔＶｄｄ−ΔＶｓｓ）を低減するためにノイズ低減回路を適用したものである。
【０１５２】
すなわち、図１８において、電源配線３１には、外部端子３２を介してＩＣ外部から電源電圧Ｖｄｄが伝達される。接地配線３３には、外部端子３４を介してＩＣ外部から接地電圧Ｖｓｓが伝達される。
【０１５３】
ノイズ低減回路１５は２入力の差動増幅器１６及び帰還用の容量１７等から構成されている。差動増幅器１６は差動段１６Ａとソースフォロワ（SFW）型の２個の出力段１６Ｂａ、１６Ｂｂとからなる。
【０１５４】
差動段１６Ａの非反転入力端子（＋）は電源配線３１上の任意のノードに接続されている。差動段１６Ａの非反転入力端子（＋）と反転出力端子（−）との間には自己バイアス用の帰還抵抗Ｒ０が接続されている。差動段１６Ａの反転入力端子（−）は接地配線３３上の任意のノードに接続されている。差動段１６Ａの反転入力端子（−）と非反転出力端子（＋）との間には自己バイアス用の帰還抵抗Ｒ１が接続されている。
【０１５５】
一方の出力段１６Ｂａの入力端子は差動段１６Ａの反転出力端子（−）に接続され、この出力段１６Ｂａの出力端子は帰還用の容量１７ａを介して、電源配線３１上の上記任意のノードに接続されている。他方の出力段１６Ｂｂの入力端子は差動段１６Ａの非反転出力端子（＋）に接続され、この出力段１６Ｂｂの出力端子は帰還用の容量１７ｂを介して、接地配線３３上の上記任意のノードに接続されている。
【０１５６】
このような構成において、デジタル回路が動作することによって電源配線３１及び接地配線３３に混入した差動ノイズ電圧(ΔＶｄｄ-ΔＶｓｓ）が差動増幅器１６で吸収される。
【０１５７】
しかも、差動増幅器１６の帰還ループには容量１７ａ、１７ｂ及び結合容量Ｃ1a、Ｃ1bが挿入されているだけであり、基板自体が帰還ループに含まれない。このため、ノイズ低減回路の回路設計を容易に行うことができる。
【０１５８】
（第１０の実施の形態）
図１９は、この発明の第１０の実施の形態に係る半導体集積回路の概略的な構成を示す回路図である。この実施の形態は、上記第７及び第８の実施の形態の場合と同様に、ノイズ低減回路内の差動増幅器として３入力のものを用いるようにしたものである。
【０１５９】
この第１０の実施の形態に係る半導体集積回路は、図１４に示す第７の実施の形態のものとは一部の構成が異なるだけなので、第７の実施形態と異なる点についてのみ以下に説明する。
【０１６０】
第７の実施形態では、差動増幅器４１の差動段４１Ａの第３の入力端子が接続されている基準電圧配線３５を、外部端子３６を介して電圧（Ｖｄｄ＋Ｖｓｓ）／２のノードに接続し、差動増幅器４１の２個の反転型の出力段４１Ｂａ、４１Ｂｂの入力端子を共に差動段４１Ａの第３の出力端子に接続する場合を説明した。
【０１６１】
これに対して、第１０の実施の形態では、基準電圧配線３５を、外部端子３６を介してＩＣ外部の基準電圧Ｖｇｎｄ（Ｖｒｅｆ）のノードに接続すると共に、差動増幅器４１の２個の出力段をソースフォロワ型とし、その出力段４１Ｂａ´、４１Ｂｂ´の入力端子を差動段４１Ａの第１及び第２の出力端子に接続している。
【０１６２】
図２０は、図１９中の差動増幅器４１の具体的な回路構成を示している。差動段４１Ａは、図１５及び図１６の場合と同様に、ＰチャネルトランジスタＰ１１〜Ｐ１３、Ｐ１６〜Ｐ１９及びＮチャネルトランジスタＮ１１〜Ｎ１４とから構成されている。
【０１６３】
一方の出力段４１Ｂａ´は、ゲートにバイアス電圧Ｖpb1が供給される負荷としてのＰチャネルトランジスタＰ１６と、ゲートが差動段の第１の出力端子（ＰチャネルトランジスタＰ１１とＮチャネルトランジスタＮ１１の接続ノード）に接続されたＰチャネルトランジスタＰ１７とからなる。他方の出力段４１Ｂｂ´は、ゲートにバイアス電圧Ｖpb1が供給される負荷としてのＰチャネルトランジスタＰ１８と、ゲートが差動段の第２の出力端子（ＰチャネルトランジスタＰ１２とＮチャネルトランジスタＮ１２の接続ノード）に接続されたＰチャネルトランジスタＰ１９とからなる。
【０１６４】
この実施の形態では、電源配線３１及び接地配線３３に混入した差動及び同相ノイズ電圧が差動増幅器４１で吸収される。
【０１６５】
しかも、差動増幅器４１の帰還ループには容量１７ａ、１７ｂ及び結合容量Ｃ1a、Ｃ1bが挿入されているだけであり、基板自体が帰還ループに含まれない。このため、ノイズ低減回路の回路設計を容易に行うことができる。
【０１６６】
なお、第１ないし第１０の各実施形態においては、接地配線あるいは電源配線の代りに信号配線を接続して、この信号配線に混入するノイズ電圧を差動増幅器で吸収させるように構成してもよい。
【０１６７】
また、この発明は、上記各実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。
【０１６８】
さらに、上記実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【０１６９】
【発明の効果】
以上説明したようにこの発明によれば、デジタル回路とアナログ回路とが混載された半導体集積回路において、高周波領域のノイズを効果的に低減できると共に、容易に回路設計できるノイズ低減回路を有する半導体集積回路を提供することができる。
【図面の簡単な説明】
【図１】 この発明の第１の実施の形態に係る半導体集積回路の概略的な構成を示す回路図。
【図２】 第１の実施形態によるノイズ低減回路と従来のデカップリング法とについてノイズ低減効果を試算した結果を示す特性図。
【図３】 従来のノイズ低減手法であるデカップリング法によるノイズ低減回路の回路図。
【図４】 第１の実施形態によるノイズ低減回路と従来のデカップリング手法と何の対策も施さない場合との３例についてノイズ低減効果をシミュレーションした結果の一例を示す特性図。
【図５】 第１の実施形態のノイズ低減回路を実際のＩＣに適用した場合のＩＣチップの概略的な構成を示す回路図。
【図６】 図１中のノイズ低減回路で使用される差動増幅器を具体化して示す回路図。
【図７】 図６に示す差動増幅器の具体的な回路構成図。
【図８】 この発明の第２の実施の形態に係る半導体集積回路の概略的な構成を示す回路図。
【図９】 この発明の第３の実施の形態に係る半導体集積回路の概略的な構成を示す回路図。
【図１０】 この発明の第４の実施の形態に係る半導体集積回路の概略的な構成を示す回路図。
【図１１】 この発明の第５の実施の形態に係る半導体集積回路の概略的な構成を示す回路図。
【図１２】 この発明の第６の実施の形態に係る半導体集積回路の概略的な構成を示す回路図。
【図１３】 この発明の第７の実施の形態に係る半導体集積回路の概略的な構成を示す回路図。
【図１４】 図１３中の差動増幅器の差動段の具体的な回路構成図。
【図１５】 図１４に示す差動段の等価回路図。
【図１６】 ２個の出力段を具体化した図１３中の差動増幅器全体の回路構成図。
【図１７】 この発明の第８の実施の形態に係る半導体集積回路の概略的な構成を示す回路図。
【図１８】 この発明の第９の実施の形態に係る半導体集積回路の概略的な構成を示す回路図。
【図１９】 この発明の第１０の実施の形態に係る半導体集積回路の概略的な構成を示す回路図。
【図２０】 図１９中の差動増幅器の具体的な回路構成図。
【符号の説明】
１１…基板、１２ａ、１２ｂ…ウェル領域、１３，１３ａ，１３ｂ…ウェル周囲ガードバンド領域、１４…境界ガードバンド領域、１５，１５ａ，１５ｂ，１５ｃ，１５ｄ…ノイズ低減回路、１６，１６ａ，１６ｂ，４１…差動増幅器、１６Ａ，４１Ａ…差動段、１６Ｂ，４１Ｂａ，４１Ｂｂ，４１Ｂａ´，４１Ｂｂ´…出力段、１７，１７´，１７ａ，１７ｂ…帰還用の容量、１８…接地基準配線、１９…外部端子、２１，２４…ウェルバイアス領域、２２，２５，３１…電源配線、２３，２６，３３…接地配線、３２，３４，３６…外部端子、３５…基準電圧配線。
Claims (13)
- デジタル回路とアナログ回路とが混載された半導体集積回路において、
第１、第２の入力端子と出力端子とを有し、第１の入力端子が上記半導体集積回路内の所定のノードに接続され、第２の入力端子が基準電位のノードに接続された差動増幅器と、
上記差動増幅器の出力端子と第１の入力端子との間に接続された容量
とからなるノイズ低減回路を具備したことを特徴とする半導体集積回路。 - デジタル回路とアナログ回路とが混載された半導体集積回路において、
第１、第２の入力端子と出力端子とを有し、第１の入力端子が基準電位のノードに接続された差動増幅器と、
上記差動増幅器の第２の入力端子と半導体集積回路内の複数の各ノードとの間に接続された複数の第１の容量と、
上記差動増幅器の出力端子と半導体集積回路内の上記複数の各ノードとの間に接続された複数の第２の容量
とからなるノイズ低減回路を具備したことを特徴とする半導体集積回路。 - デジタル回路とアナログ回路とが混載された半導体集積回路において、
第１、第２の入力端子と出力端子とを有し、第１の入力端子が半導体集積回路内の第１の配線に接続され、第２の入力端子が半導体集積回路内の第２の配線に接続された差動増幅器と、
上記差動増幅器の出力端子と第１の入力端子との間に接続された容量
とからなるノイズ低減回路を具備したことを特徴とする半導体集積回路。 - デジタル回路とアナログ回路とが混載された半導体集積回路において、
第１、第２の入力端子と出力端子とを有し、第１の入力端子が半導体集積回路内の第１の配線に接続され、第２の入力端子が基準電位のノードに接続された第１の差動増幅器と、
上記第１の差動増幅器の出力端子と第１の入力端子との間に接続された第１の容量と、
第３、第４の入力端子と出力端子とを有し、第３の入力端子が半導体集積回路内の第２の配線に接続され、第４の入力端子が上記基準電位のノードに接続された第２の差動増幅器と、
上記第２の差動増幅器の出力端子と第３の入力端子との間に接続された第２の容量
とからなるノイズ低減回路を具備したことを特徴とする半導体集積回路。 - デジタル回路とアナログ回路とが混載された半導体集積回路において、
第１、第２の入力端子と出力端子とを有する差動増幅器と、
上記差動増幅器の第１の入力端子と半導体集積回路内の第１の配線上の所定のノードとの間に接続された第１の容量と、
上記差動増幅器の第１の入力端子と半導体集積回路内の第２の配線上の所定のノードとの間に接続された第２の容量と、
上記差動増幅器の出力端子と上記第１の配線上の上記所定のノードとの間に接続された第３の容量と、
上記差動増幅器の出力端子と上記第２の配線上の上記所定のノードとの間に接続された第４の容量とを有し、
上記差動増幅器の第２の入力端子が基準電圧のノードに接続されているノイズ低減回路を具備したことを特徴とする半導体集積回路。 - 前記基準電圧のノードが、前記第１、第２の配線で伝達される２つの電圧の中間の電圧のノードであることを特徴とする請求項５記載の半導体集積回路。
- デジタル回路とアナログ回路とが混載された半導体集積回路において、
第１、第２の入力端子と、互いに逆相の信号を出力する第１、第２の出力端子とを有し、第１の入力端子が半導体集積回路内の第１の配線上の所定のノードに接続され、第２の入力端子が半導体集積回路内の第２の配線上の所定のノードに接続された差動増幅器と、
上記差動増幅器の第１の出力端子と上記第１の入力端子との間に接続された第１の容量と、
上記差動増幅器の第２の出力端子と上記第２の入力端子との間に接続された第２の容量
とからなるノイズ低減回路を具備したことを特徴とする半導体集積回路。 - デジタル回路とアナログ回路とが混載された半導体集積回路において、
第１、第２及び第３の入力端子とこれら各入力端子に対応した第１、第２及び第３の出力端子を有し、第１、第２及び第３の各出力端子から、対応する入力端子への入力電圧とそれ以外の他の２つの入力端子への入力電圧の重み付け加算電圧との差を出力する差動段と、この差動段の第１、第２及び第３の出力端子のうちいずれか１つの出力端子の出力を反転増幅する２つの出力段を有し、第１の入力端子が半導体集積回路内の第１の配線上の所定のノードに接続され、第２の入力端子が半導体集積回路内の第２の配線上の所定のノードに接続された差動増幅器と、
上記２つの出力段の一方の出力端子と上記第１の入力端子との間に接続された第１の容量と、
上記２つの出力段の他方の出力端子と上記第２の入力端子との間に接続された第２の容量とを有し、
上記差動段の第３の入力端子が基準電圧のノードに接続されているノイズ低減回路を具備したことを特徴とする半導体集積回路。 - 前記基準電圧のノードが、前記第１、第２の配線で伝達される２つの電圧の中間の電圧のノードであることを特徴とする請求項８記載の半導体集積回路。
- デジタル回路とアナログ回路とが混載された半導体集積回路において、
第１、第２及び第３の入力端子とこれら各入力端子に対応した第１、第２及び第３の出力端子を有し、第１、第２及び第３の各出力端子から、対応する入力端子への入力電圧とそれ以外の他の２つの入力端子への入力電圧の重み付け加算電圧との差を出力する差動段と、この差動段の第３の出力端子の出力を増幅する１つの出力段とを有し、第１の入力端子が半導体集積回路内の第１の配線上の所定のノードに接続され、第２の入力端子が半導体集積回路内の第２の配線上の所定のノードに接続された差動増幅器と、
上記出力段の出力端子と第１または第２の入力端子との間に接続された容量とを有し、
上記差動段の第３の入力端子が基準電位のノードに接続されているノイズ低減回路を具備したことを特徴とする半導体集積回路。 - デジタル回路とアナログ回路とが混載された半導体集積回路において、
第１、第２及び第３の入力端子とこれら各入力端子に対応した第１、第２及び第３の出力端子を有し、第１、第２及び第３の各出力端子から、対応する入力端子への入力電圧とそれ以外の他の２つの入力端子への入力電圧の重み付け加算電圧との差を出力する差動段と、この差動段の第１、第２の出力端子の出力をそれぞれ増幅する第１、第２の出力段とを有し、第１の入力端子が半導体集積回路内の第１の配線上の所定のノードに接続され、第２の入力端子が半導体集積回路内の第２の配線上の所定のノードに接続され、第３の入力端子が基準電位のノードに接続された差動増幅器と、
上記第１の出力段の出力端子と第１の入力端子との間に接続された第１の容量と、
上記第２の出力段の出力端子と上記第２の入力端子との間に接続された第２の容量
とからなるノイズ低減回路を具備したことを特徴とする半導体集積回路。 - 前記差動段は、
ソース、ドレインの一方が電源電圧のノードに接続され、ゲートにバイアス電圧が供給される第１チャネル型の第１のＭＯＳトランジスタと、
上記第１のＭＯＳトランジスタのソース、ドレインの他方にソース、ドレイン間の一端が接続され、ゲートに前記第１の入力端子が設けられる第２チャネル型の第２のＭＯＳトランジスタと、
ソース、ドレインの一方が上記電源電圧のノードに接続され、ゲートに上記バイアス電圧が供給される第１チャネル型の第３のＭＯＳトランジスタと、
上記第３のＭＯＳトランジスタのソース、ドレインの他方にソース、ドレイン間の一端が接続され、ソース、ドレイン間の他端が上記第２のＭＯＳトランジスタのソース、ドレイン間の他端に共通に接続され、ゲートに前記第２の入力端子が設けられる第２チャネル型の第４のＭＯＳトランジスタと、
ソース、ドレインの一方が上記電源電圧のノードに接続され、ゲートに上記バイアス電圧が供給される第１チャネル型の第５のＭＯＳトランジスタと、
上記第５のＭＯＳトランジスタのソース、ドレインの他方にソース、ドレイン間の一端が接続され、ソース、ドレイン間の他端が上記第２のＭＯＳトランジスタのソース、ドレイン間の他端に共通に接続され、ゲートに前記第３の入力端子が設けられる第２チャネル型の第６のＭＯＳトランジスタと、
上記第２、第４及び第６のＭＯＳトランジスタのソース、ドレイン間の他端の共通接続ノードと接地電圧のノードとの間にソース、ドレイン間が挿入され、ゲートに一定のバイアス電圧が供給される第２チャネル型の第７のＭＯＳトランジスタとを有し、
上記第１、第２のＭＯＳトランジスタの直列接続ノードに前記第１の出力端子が設けられ、
上記第３、第４のＭＯＳトランジスタの直列接続ノードに前記第２の出力端子が設けられ、
上記第５、第６のＭＯＳトランジスタの直列接続ノードに前記第３の出力端子が設けられることを特徴とする請求項８、１０、１１のいずれか１項記載の半導体集積回路。 - 前記第１チャネル型の第１、第３及び第５のＭＯＳトランジスタの特性が等しく、かつ前記第２チャネル型の第２、第４及び第６のＭＯＳトランジスタの特性が等しくされていることを特徴とする請求項１２記載の半導体集積回路。
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