JPH0618305B2 - 演算増幅回路 - Google Patents
演算増幅回路Info
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- JPH0618305B2 JPH0618305B2 JP60025475A JP2547585A JPH0618305B2 JP H0618305 B2 JPH0618305 B2 JP H0618305B2 JP 60025475 A JP60025475 A JP 60025475A JP 2547585 A JP2547585 A JP 2547585A JP H0618305 B2 JPH0618305 B2 JP H0618305B2
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- gate
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、平衡入力型の演算増幅回路に関するものであ
る。
る。
（従来技術とその問題点） 平衡入力型の演算増幅回路として、従来第４図に示すよ
うな演算増幅回路が提案されている（出願番号昭59-202
306号）。
うな演算増幅回路が提案されている（出願番号昭59-202
306号）。
第４図の演算増幅回路では、正相入力端子２に入力され
た信号はMOSFET M2で反転されゲート接地形のMOSFET M8
をとおりMOSFET M9のドレインで、逆相入力端子１に入
力されMOSFET M1で反転されゲート接地形のMOSFET M6を
とおりソース接地形のMOSFET M9で再び反転されＭ９の
ドレインに現われた逆相入力信号と重なり、出力利得段
のMOSFET M10で反転増幅されて出力される。また、出力
利得段のもう一方のMOSFET M11はゲートをMOSFET M2の
ドレインに接続されてスルーレートを高める役割を果た
している。さらに、周波数補償回路が出力端子とMOSFET
M10のゲートの間、及びMOSFET M9のドレインとゲート
の間の二箇所に設けられて周波数補償を行なっている。
た信号はMOSFET M2で反転されゲート接地形のMOSFET M8
をとおりMOSFET M9のドレインで、逆相入力端子１に入
力されMOSFET M1で反転されゲート接地形のMOSFET M6を
とおりソース接地形のMOSFET M9で再び反転されＭ９の
ドレインに現われた逆相入力信号と重なり、出力利得段
のMOSFET M10で反転増幅されて出力される。また、出力
利得段のもう一方のMOSFET M11はゲートをMOSFET M2の
ドレインに接続されてスルーレートを高める役割を果た
している。さらに、周波数補償回路が出力端子とMOSFET
M10のゲートの間、及びMOSFET M9のドレインとゲート
の間の二箇所に設けられて周波数補償を行なっている。
この演算増幅回路には次のような欠点が存在する。即
ち、同相入力電圧が電源電圧の負側から正側まで変化し
たとき、負側では入力差動対Ｍ１，Ｍ２がオフとなり演
算増幅回路として動作しなくなってしまう。第４図の演
算増幅回路と反対の導電性のMOSFETを用いた第５図の演
算増幅回路では同相入力電圧は負側は電源電圧までとれ
るようにすることができるが、正側が電源電圧まで達す
る以前に入力差動対がオフとなり、演算増幅回路として
動作しなくなる。従って、従来技術では平衡入力型の演
算増幅回路として同相入力電圧が負側電源電圧から正側
電源電圧までとれるものを得ることはできない。
ち、同相入力電圧が電源電圧の負側から正側まで変化し
たとき、負側では入力差動対Ｍ１，Ｍ２がオフとなり演
算増幅回路として動作しなくなってしまう。第４図の演
算増幅回路と反対の導電性のMOSFETを用いた第５図の演
算増幅回路では同相入力電圧は負側は電源電圧までとれ
るようにすることができるが、正側が電源電圧まで達す
る以前に入力差動対がオフとなり、演算増幅回路として
動作しなくなる。従って、従来技術では平衡入力型の演
算増幅回路として同相入力電圧が負側電源電圧から正側
電源電圧までとれるものを得ることはできない。
ところが、演算増幅回路はスイッチド・キャパシタ・フ
ィルタやＡ／Ｄ変換器などの重要な構成要素であり、こ
れらを含んだ符号器や復合器のＬＳＩ化が要望されてお
り、一部実現されている。これらのＬＳＩ化や、さらに
大規模なシステムのＬＳＩ化を考えると、微細化に伴う
トランジスタのラッチアップ耐性の観点から電源電圧は
低下せざるを得ない。それについて許される同相電圧範
囲も減少し、アナログ回路に対する要求は益々厳しくな
っている。従って、扱い得る信号振幅や同相電圧範囲を
少しでも広くとれるデバイスや方式が強く求められてい
る。それに対して従来技術ではその要求にこたえること
ができず、大規模な集積化も困難となる。
ィルタやＡ／Ｄ変換器などの重要な構成要素であり、こ
れらを含んだ符号器や復合器のＬＳＩ化が要望されてお
り、一部実現されている。これらのＬＳＩ化や、さらに
大規模なシステムのＬＳＩ化を考えると、微細化に伴う
トランジスタのラッチアップ耐性の観点から電源電圧は
低下せざるを得ない。それについて許される同相電圧範
囲も減少し、アナログ回路に対する要求は益々厳しくな
っている。従って、扱い得る信号振幅や同相電圧範囲を
少しでも広くとれるデバイスや方式が強く求められてい
る。それに対して従来技術ではその要求にこたえること
ができず、大規模な集積化も困難となる。
（発明の目的） 本発明の目的は、従来の平衡入力型の演算増幅回路では
実現できなかった同相入力電圧範囲が負側電源電圧から
正側電源電圧までとれ、かつ大規模な集積回路化に適し
た平衡入力型の演算増幅回路を提供することにある。
実現できなかった同相入力電圧範囲が負側電源電圧から
正側電源電圧までとれ、かつ大規模な集積回路化に適し
た平衡入力型の演算増幅回路を提供することにある。
（発明の構成） 本発明の演算増幅回路は、ソースが共通に第１の定電流
源を介して第１の定電圧源に接続された第１と第２のMI
SFETからなる第１のMISFET差動対と、ソースが前記第１
のMISFET差動対のソースに共通に接続され逆相入力端子
に第１のソースフォロアを介してゲートが接続されドレ
インが前記第１のMISFETのドレインと共通に接続された
第３のMISFETとソースが前記第１のMISFET差動対のソー
スに共通に接続されゲートが第２のソースフォロアを介
して正相入力端子に接続されドレインが前記第２のMISF
ETのドレインに共通に接続された第４のMISFETとからな
る第２のMOSFET差動対と、前記第１と第３のMISFETの共
通に接続されたドレインと第２の定電圧源との間に接続
された第２の定電流源と、前記第１と第３のMISFETの共
通に接続されたドレインにソースが接続されたゲート接
地形の第５のMOSFETと、前記第５のMISFETのドレインに
ドレインとゲートが共通に接続されソースが前記第１の
定電圧源に接続された第６のMISFETと、前記第２と第４
のMISFETの共通に接続されたドレインと第２の定電圧源
との間に接続された第３の定電流源と、前記第２と第４
のMISFETの共通に接続されたドレインにソースが接続さ
れたゲート接地形の第７のMISFETと、前記第７のMISFET
のドレインにドレインが接続され前記第６のMISFETのゲ
ートにゲートが共通に接続されソースが前記第１の定電
圧源に接続された第８のMISFETと、前記第８のMISFETの
ドレインにゲートが接続されドレインが出力端子に接続
されソースが前記第１の定電圧源に接続された第９のMI
SFETと、前記第７のMISFETのソースにゲートが接続され
ドレインが前記出力端子に接続されソースが前記第２の
定電圧源に接続された第１０のMISFETと、出力端子と前
記第８のMISFETのドレインとの間に接続された第１の周
波数補償回路と、前記第８のMISFETドレインと前記第８
のMISFETのゲートとの間に第２の周波数補償回路をもつ
演算増幅回路において、前記第１のソースフォロアの負
荷でもある第４の定電流源と並列に接続された第１１の
MISFETのゲートが、前記第２のソースフォロアの負荷で
もある第５の定電流源と並列に接続された第１２のMISF
ETのゲートとともに、ゲートがそれぞれ前記正相入力端
子と前記逆相入力端子に接続されドレインが共通に前記
第１の定電圧源に接続されソースが共通に第６の定電流
源を介して前記第２の定電圧源に接続された二つのMISF
ETの共通なソースに接続されていることを特徴として構
成される。
源を介して第１の定電圧源に接続された第１と第２のMI
SFETからなる第１のMISFET差動対と、ソースが前記第１
のMISFET差動対のソースに共通に接続され逆相入力端子
に第１のソースフォロアを介してゲートが接続されドレ
インが前記第１のMISFETのドレインと共通に接続された
第３のMISFETとソースが前記第１のMISFET差動対のソー
スに共通に接続されゲートが第２のソースフォロアを介
して正相入力端子に接続されドレインが前記第２のMISF
ETのドレインに共通に接続された第４のMISFETとからな
る第２のMOSFET差動対と、前記第１と第３のMISFETの共
通に接続されたドレインと第２の定電圧源との間に接続
された第２の定電流源と、前記第１と第３のMISFETの共
通に接続されたドレインにソースが接続されたゲート接
地形の第５のMOSFETと、前記第５のMISFETのドレインに
ドレインとゲートが共通に接続されソースが前記第１の
定電圧源に接続された第６のMISFETと、前記第２と第４
のMISFETの共通に接続されたドレインと第２の定電圧源
との間に接続された第３の定電流源と、前記第２と第４
のMISFETの共通に接続されたドレインにソースが接続さ
れたゲート接地形の第７のMISFETと、前記第７のMISFET
のドレインにドレインが接続され前記第６のMISFETのゲ
ートにゲートが共通に接続されソースが前記第１の定電
圧源に接続された第８のMISFETと、前記第８のMISFETの
ドレインにゲートが接続されドレインが出力端子に接続
されソースが前記第１の定電圧源に接続された第９のMI
SFETと、前記第７のMISFETのソースにゲートが接続され
ドレインが前記出力端子に接続されソースが前記第２の
定電圧源に接続された第１０のMISFETと、出力端子と前
記第８のMISFETのドレインとの間に接続された第１の周
波数補償回路と、前記第８のMISFETドレインと前記第８
のMISFETのゲートとの間に第２の周波数補償回路をもつ
演算増幅回路において、前記第１のソースフォロアの負
荷でもある第４の定電流源と並列に接続された第１１の
MISFETのゲートが、前記第２のソースフォロアの負荷で
もある第５の定電流源と並列に接続された第１２のMISF
ETのゲートとともに、ゲートがそれぞれ前記正相入力端
子と前記逆相入力端子に接続されドレインが共通に前記
第１の定電圧源に接続されソースが共通に第６の定電流
源を介して前記第２の定電圧源に接続された二つのMISF
ETの共通なソースに接続されていることを特徴として構
成される。
（実施例） 次に、本発明の実施例について図面を用いて説明する。
第１図は本発明の第１の実施例の回路図である。
この実施例の演算増幅回路は、ソースが共通に第１の定
電流源Ｍ５を介して第１の定電圧源の端子５に接続され
た第１と第２のMOSFET M1，Ｍ２からなる第１のMOSFET
差動対と、ソースが第１のMOSFET差動対のソースに共通
に接続され逆相入力端子１に第１のソースフォロアMS1
を介してゲートが接続されドレインが第１のMOSFET M1
のドレインと共通に接続された第３のMOSFET M21とソー
スが第１のMOSFET差動対のソースに共通に接続されゲー
トが第２のソースフォロアＭＳ２を介して正相入力端子
２に接続されドレインが第２のMOSFET M2のドレインに
共通に接続された第４のMOSFET M22とからなる第２のMO
SFET差動対と、第１と第３のMOSFET M1，M21の共通に接
続されたドレインと第２の定電圧源の端子４との間に接
続された第２の定電流源Ｍ３と、第１と第３のMOSFET M
1，M21の共通に接続されたドレインにソースが接続され
たゲート接地形の第５のMOSFET M6と、第５のMOSFET M
21のドレインにドレインとゲートが共通に接続されソー
スが第１の定電圧源の端子５に接続された第６のMOSFET
M7と、第２と第４のMOSFET M2，M22の共通に接続され
たドレインと第２の定電圧源の端子４との間に接続され
た第３の定電流源Ｍ４と、第２と第４のMOSFET M2，M22
の共通に接続されたドレインにソースが接続されたゲー
ト接地形の第７のMOSFET M8と、第７のMOSFET M8のドレ
インにドレインを接続され第６のMOSFET M7のゲートに
ゲートが共通に接続されソースが第１の定電圧源の端子
５に接続された第８のMOSFET M9と、第８のMOSFET M9の
ドレインにゲートが接続されドレインが出力端子に接続
されソースが第１の定電圧源の端子５に接続された第９
のMOSFET M10と、第７のMOSFET M8のソースにゲートが
接続されドレインが出力端子に接続されソースが第２の
定電圧源の端子４に接続された第１０のMOSFET M11と、
出力端子と第８のMOSFET M8のドレインとの間に接続さ
れたMOSFET MR1と容量Ｃc1から成る第１の周波数補償回
路と、第８のMOSFET M9のドレインと第８のMOSFET M9の
ゲートとの間にMOSFET MR2と容量Ｃc2から成る第２の周
波数補償回路をもつ演算増幅回路において、第１のソー
スフォロアＭＳ１の負荷でもある第４の定電流源ＭＳ
１０と並列に接続された第１１のMOSFET M11のゲート
が、第２のソースフォロアＭＳ２の負荷でもある第５の
定電流源ＭＳ２０と並列に接続された第１２のMOSFET M
21のゲートとともに、ゲートがそれぞれ正相入力端子２
と逆相入力端子１に接続されドレインが共通に第１の定
電圧源の端子５に接続されソースが共通に第６の定電圧
源ＭＣ３を介して第２の定電圧源の端子４に接続された
二つのMOSFET MC1，MC2の共通のソースに接続されるこ
とにより構成されている。
電流源Ｍ５を介して第１の定電圧源の端子５に接続され
た第１と第２のMOSFET M1，Ｍ２からなる第１のMOSFET
差動対と、ソースが第１のMOSFET差動対のソースに共通
に接続され逆相入力端子１に第１のソースフォロアMS1
を介してゲートが接続されドレインが第１のMOSFET M1
のドレインと共通に接続された第３のMOSFET M21とソー
スが第１のMOSFET差動対のソースに共通に接続されゲー
トが第２のソースフォロアＭＳ２を介して正相入力端子
２に接続されドレインが第２のMOSFET M2のドレインに
共通に接続された第４のMOSFET M22とからなる第２のMO
SFET差動対と、第１と第３のMOSFET M1，M21の共通に接
続されたドレインと第２の定電圧源の端子４との間に接
続された第２の定電流源Ｍ３と、第１と第３のMOSFET M
1，M21の共通に接続されたドレインにソースが接続され
たゲート接地形の第５のMOSFET M6と、第５のMOSFET M
21のドレインにドレインとゲートが共通に接続されソー
スが第１の定電圧源の端子５に接続された第６のMOSFET
M7と、第２と第４のMOSFET M2，M22の共通に接続され
たドレインと第２の定電圧源の端子４との間に接続され
た第３の定電流源Ｍ４と、第２と第４のMOSFET M2，M22
の共通に接続されたドレインにソースが接続されたゲー
ト接地形の第７のMOSFET M8と、第７のMOSFET M8のドレ
インにドレインを接続され第６のMOSFET M7のゲートに
ゲートが共通に接続されソースが第１の定電圧源の端子
５に接続された第８のMOSFET M9と、第８のMOSFET M9の
ドレインにゲートが接続されドレインが出力端子に接続
されソースが第１の定電圧源の端子５に接続された第９
のMOSFET M10と、第７のMOSFET M8のソースにゲートが
接続されドレインが出力端子に接続されソースが第２の
定電圧源の端子４に接続された第１０のMOSFET M11と、
出力端子と第８のMOSFET M8のドレインとの間に接続さ
れたMOSFET MR1と容量Ｃc1から成る第１の周波数補償回
路と、第８のMOSFET M9のドレインと第８のMOSFET M9の
ゲートとの間にMOSFET MR2と容量Ｃc2から成る第２の周
波数補償回路をもつ演算増幅回路において、第１のソー
スフォロアＭＳ１の負荷でもある第４の定電流源ＭＳ
１０と並列に接続された第１１のMOSFET M11のゲート
が、第２のソースフォロアＭＳ２の負荷でもある第５の
定電流源ＭＳ２０と並列に接続された第１２のMOSFET M
21のゲートとともに、ゲートがそれぞれ正相入力端子２
と逆相入力端子１に接続されドレインが共通に第１の定
電圧源の端子５に接続されソースが共通に第６の定電圧
源ＭＣ３を介して第２の定電圧源の端子４に接続された
二つのMOSFET MC1，MC2の共通のソースに接続されるこ
とにより構成されている。
次に、この実施例の動作について説明する。
入力信号は、入力端子１からMOSFET M1，M2から成る第
１のMOSFET差動対に印加されると共にソースフォロァＭ
Ｓ１，ＭＳ２を通してMOSFET M21，M22から成る第２のM
OSFET差動対にも印加される。ここで同相入力電圧をＶ
INとするとＶIN＝ＶSS（ＶSSは負側電源電圧，またＶDD
正側電源電圧とする）の時は第１のMOSFET差動対Ｍ１，
Ｍ２がオフとなるが、第２のMOSFET差動対Ｍ２１，Ｍ
２２はソースフォロアＭＳ１，ＭＳ２によってレベル・
シフトされてオンとなっているので、ソースフォロアＭ
Ｓ１，ＭＳ２によってレベルシフトされた入力信号が第
２のMOSFET差動対Ｍ２１，Ｍ２２に印加され、演算増幅
回路として差動する。同相入力電圧が上昇してソースフ
ォロアＭＳ１，ＭＳ２がオフとなるときは、第２のMOSF
ET差動対Ｍ２１，Ｍ２２に流れる電流を減少させ第１の
MOSFET差動対Ｍ１，Ｍ２にも電流が流れて動作するよう
にMC1〜MC3,MS10,MS11,MS20,MS21のMOSFETで調整を行い
同相入力電圧がＶDDのままで変化しても演算増幅回路と
して動作するようにできる。即ち、同相入力電圧がＶSS
からＶDDまで変化しても、第１のMOSFET差動対Ｍ１，Ｍ
２かあるいは第２のMOSFET差動対Ｍ２１，Ｍ２２の少な
くとも一方の差動対が動作し、正相入力信号はＭ２ある
いはＭ22あるいはその両方で反転されＭ８を通りＭ９の
ドレインで、Ｍ１あるいはＭ２１あるいはその両方で反
転しＭ６を通りＭ９で再び反転してＭ９のドレインに現
れた逆相入力信号と重なり、Ｍ１０で反転増幅されて出
力される。従って、第１図の演算増幅回路は、同相入力
電圧範囲がVSSからVDDまでとれる入力平衡型の演算増幅
回路として働く。
１のMOSFET差動対に印加されると共にソースフォロァＭ
Ｓ１，ＭＳ２を通してMOSFET M21，M22から成る第２のM
OSFET差動対にも印加される。ここで同相入力電圧をＶ
INとするとＶIN＝ＶSS（ＶSSは負側電源電圧，またＶDD
正側電源電圧とする）の時は第１のMOSFET差動対Ｍ１，
Ｍ２がオフとなるが、第２のMOSFET差動対Ｍ２１，Ｍ
２２はソースフォロアＭＳ１，ＭＳ２によってレベル・
シフトされてオンとなっているので、ソースフォロアＭ
Ｓ１，ＭＳ２によってレベルシフトされた入力信号が第
２のMOSFET差動対Ｍ２１，Ｍ２２に印加され、演算増幅
回路として差動する。同相入力電圧が上昇してソースフ
ォロアＭＳ１，ＭＳ２がオフとなるときは、第２のMOSF
ET差動対Ｍ２１，Ｍ２２に流れる電流を減少させ第１の
MOSFET差動対Ｍ１，Ｍ２にも電流が流れて動作するよう
にMC1〜MC3,MS10,MS11,MS20,MS21のMOSFETで調整を行い
同相入力電圧がＶDDのままで変化しても演算増幅回路と
して動作するようにできる。即ち、同相入力電圧がＶSS
からＶDDまで変化しても、第１のMOSFET差動対Ｍ１，Ｍ
２かあるいは第２のMOSFET差動対Ｍ２１，Ｍ２２の少な
くとも一方の差動対が動作し、正相入力信号はＭ２ある
いはＭ22あるいはその両方で反転されＭ８を通りＭ９の
ドレインで、Ｍ１あるいはＭ２１あるいはその両方で反
転しＭ６を通りＭ９で再び反転してＭ９のドレインに現
れた逆相入力信号と重なり、Ｍ１０で反転増幅されて出
力される。従って、第１図の演算増幅回路は、同相入力
電圧範囲がVSSからVDDまでとれる入力平衡型の演算増幅
回路として働く。
次に、同相入力電圧がVSSからVDDまで変化したときのソ
ースフォロア及びそのバイアス回路の動作について説明
する。MOSFET MC1のゲートは逆相入力端子１に、MOSFET
MC2のゲートは正相入力端子２に接続され、ＭＣ１，Ｍ
Ｃ２のソースは共通に接続されて定電流源として働いて
いるMOSFET MC3に接続されているので、MC1，MC2の共通
なソースにおける電位VCは入力端子１と２に加わってい
る同相入力電圧VINで決定される。入力端子２と１の間
に差動入力信号が加わった時はVCは変化しない。Ｍ
Ｃ１，ＭＣ２のしきい値電圧をVTPC，ＭＣ１を流れる電
流をIC，ＭＣ１の素子定数をKCとすると次のように表わ
される。
ースフォロア及びそのバイアス回路の動作について説明
する。MOSFET MC1のゲートは逆相入力端子１に、MOSFET
MC2のゲートは正相入力端子２に接続され、ＭＣ１，Ｍ
Ｃ２のソースは共通に接続されて定電流源として働いて
いるMOSFET MC3に接続されているので、MC1，MC2の共通
なソースにおける電位VCは入力端子１と２に加わってい
る同相入力電圧VINで決定される。入力端子２と１の間
に差動入力信号が加わった時はVCは変化しない。Ｍ
Ｃ１，ＭＣ２のしきい値電圧をVTPC，ＭＣ１を流れる電
流をIC，ＭＣ１の素子定数をKCとすると次のように表わ
される。
ＭＳ１１，MS21のゲートソース間電圧は−(VDD−VC)で
あるからＭＳ１１，ＭＳ２１を流れる電流はＭＳ１１，
ＭＳ１２のしきい値電圧をVTPOとすると で表わされ、VIN＝VSSの時最大となりVINが上昇するに
従って単調に減少し、（VDD−VC）が｜VTPO｜より小さ
くなるとＭＳ１１，ＭＳ２１はカットオフとなる。従っ
てソースフォロアＭＳ１を流れる電流IS1はＭＳ１０と
ＭＳ１１を流れる電流の和、ＭＳ２を流れる電流IS2は
ＭＳ２０とＭＳ２１を流れる電流の和であるから、VIN
＝VSSの時IS1，IS2は最大となりVINが上昇するにつれて
減少しＭＣ１，ＭＣ２がオフとなったあとはそれぞれＭ
Ｓ１０，ＭＳ２０を流れる電流だけがＭＳ１，ＭＳ２を
流れ最小となる。
あるからＭＳ１１，ＭＳ２１を流れる電流はＭＳ１１，
ＭＳ１２のしきい値電圧をVTPOとすると で表わされ、VIN＝VSSの時最大となりVINが上昇するに
従って単調に減少し、（VDD−VC）が｜VTPO｜より小さ
くなるとＭＳ１１，ＭＳ２１はカットオフとなる。従っ
てソースフォロアＭＳ１を流れる電流IS1はＭＳ１０と
ＭＳ１１を流れる電流の和、ＭＳ２を流れる電流IS2は
ＭＳ２０とＭＳ２１を流れる電流の和であるから、VIN
＝VSSの時IS1，IS2は最大となりVINが上昇するにつれて
減少しＭＣ１，ＭＣ２がオフとなったあとはそれぞれＭ
Ｓ１０，ＭＳ２０を流れる電流だけがＭＳ１，ＭＳ２を
流れ最小となる。
また、ソースフォロアでレベルシフトされる電圧△VS1
は で与えられる（VTPSはＭＳ１，ＭＳ２のしきい値電圧、
ISはＭＳ１，ＭＳ２を流れる電流である）。(3)式には
｜VTPS｜の項が含まれているのでＭＳ１，ＭＳ２の基板
をVSSに接続しておけばMOSFETの基板効果のため、|VTPS
|はVIN＝VSSの時最大となり、VINが上昇するにつれて減
少する。従って(3)式の二つの項の両方ともVINが上昇す
ると減少する。
は で与えられる（VTPSはＭＳ１，ＭＳ２のしきい値電圧、
ISはＭＳ１，ＭＳ２を流れる電流である）。(3)式には
｜VTPS｜の項が含まれているのでＭＳ１，ＭＳ２の基板
をVSSに接続しておけばMOSFETの基板効果のため、|VTPS
|はVIN＝VSSの時最大となり、VINが上昇するにつれて減
少する。従って(3)式の二つの項の両方ともVINが上昇す
ると減少する。
従ってソースフォロアでレベル・シフトされる電位差△
VS1はVIN＝VSSの時最大で、VINが上昇するにつれて電流
の減少に伴う分と基板効果による分とで減少する。ただ
し、必ずしもＭＳ１，ＭＳ２の基板はVSSに接続する必
要はなく、基板効果による減少の分がなくとも、電流の
減少による分だけ所望のΔVS1の減少を得ることがで
き、その場合でも以下に述べることは変わらない。VIN
が（VDD−｜VTPO｜）近くになるとＭＳ１，ＭＳ２のソ
ース電圧VS1が飽和してきてVDD近くになり、さらにVIN
が上昇してＭＳ１，ＭＳ２がオフとなるとVS1＝VDDとな
る。Ｍ５が二つの入力差動対の定電流源として働いてい
るのでＭ１，Ｍ２がオフのときＭ２１，Ｍ２２のしきい
値電圧をVT2，差動対の共通なソース電圧をVS，Ｍ5の素
子定数をＫ5,Ｍ5に流れる電流をＩ5とすると、 従ってVINが変化したときのVIN−VSの変化分△（VIN−V
S）は △（VIN−VS）＝−△（△VS1）＋△VT2 …(5) となり、VINが上昇したとき、△VS1は減少し、VT2は上
昇するので（VIN−VS）はVINの上昇と共に増大する。従
ってVINが上昇してVS1がVDDに飽和するようになるVINの
値よりも低いVINの値で（VIN−VS）がＭ１，Ｍ２のしき
い値電圧を越えてＭ１，Ｍ２がオンとなるようにＭ
Ｓ１，ＭＳ１１，ＭＳ２１などの素子寸法を決めてやれ
ば、同相入力電圧がVSSからVDDまで変化しても差動増幅
回路として動作する。
VS1はVIN＝VSSの時最大で、VINが上昇するにつれて電流
の減少に伴う分と基板効果による分とで減少する。ただ
し、必ずしもＭＳ１，ＭＳ２の基板はVSSに接続する必
要はなく、基板効果による減少の分がなくとも、電流の
減少による分だけ所望のΔVS1の減少を得ることがで
き、その場合でも以下に述べることは変わらない。VIN
が（VDD−｜VTPO｜）近くになるとＭＳ１，ＭＳ２のソ
ース電圧VS1が飽和してきてVDD近くになり、さらにVIN
が上昇してＭＳ１，ＭＳ２がオフとなるとVS1＝VDDとな
る。Ｍ５が二つの入力差動対の定電流源として働いてい
るのでＭ１，Ｍ２がオフのときＭ２１，Ｍ２２のしきい
値電圧をVT2，差動対の共通なソース電圧をVS，Ｍ5の素
子定数をＫ5,Ｍ5に流れる電流をＩ5とすると、 従ってVINが変化したときのVIN−VSの変化分△（VIN−V
S）は △（VIN−VS）＝−△（△VS1）＋△VT2 …(5) となり、VINが上昇したとき、△VS1は減少し、VT2は上
昇するので（VIN−VS）はVINの上昇と共に増大する。従
ってVINが上昇してVS1がVDDに飽和するようになるVINの
値よりも低いVINの値で（VIN−VS）がＭ１，Ｍ２のしき
い値電圧を越えてＭ１，Ｍ２がオンとなるようにＭ
Ｓ１，ＭＳ１１，ＭＳ２１などの素子寸法を決めてやれ
ば、同相入力電圧がVSSからVDDまで変化しても差動増幅
回路として動作する。
第２図は本発明の第２の実施例の回路図である。この第
２の実施例は、第１の実施例の演算増幅回路のＮチャネ
ルとＰチャネルのMOSFETを入れ換えたもので、原理的に
は第１図の実施例と同じである。VINがVDDの時はＭ１，
Ｍ２がオフとなるがソースフォロアでレベル・シフトさ
れているＭ２１，Ｍ２２が入力差動対として動作し、V
INがVSSではＭ１，Ｍ２が入力差動対として動作する。
従ってVSSからVDDまで同相入力電圧が変化しても演算増
幅回路として動作する。第３図は本発明の第３の実施例
の回路図である。
２の実施例は、第１の実施例の演算増幅回路のＮチャネ
ルとＰチャネルのMOSFETを入れ換えたもので、原理的に
は第１図の実施例と同じである。VINがVDDの時はＭ１，
Ｍ２がオフとなるがソースフォロアでレベル・シフトさ
れているＭ２１，Ｍ２２が入力差動対として動作し、V
INがVSSではＭ１，Ｍ２が入力差動対として動作する。
従ってVSSからVDDまで同相入力電圧が変化しても演算増
幅回路として動作する。第３図は本発明の第３の実施例
の回路図である。
この第３の実施例は、周波数補償回路が第１図の演算増
幅回路の中の周波数補償回路と異なっているだけでその
他の構成については第１図の演算増幅回路と同じであ
り、原理的にも同じである。
幅回路の中の周波数補償回路と異なっているだけでその
他の構成については第１図の演算増幅回路と同じであ
り、原理的にも同じである。
（発明の効果） 以上詳細に説明したように、本発明によれば、同相入力
電圧範囲が負側淵源電圧から正側電源電圧までとれ、Ｖ
ＬＳＩ技術の進展に伴って低下せざるを得ない電源電圧
と共に減少する同相入力範囲を飛躍的に増加させること
が可能となる平衡入力型の演算増幅器が得られる。
電圧範囲が負側淵源電圧から正側電源電圧までとれ、Ｖ
ＬＳＩ技術の進展に伴って低下せざるを得ない電源電圧
と共に減少する同相入力範囲を飛躍的に増加させること
が可能となる平衡入力型の演算増幅器が得られる。
第１図乃至第３図はそれぞれ本発明の第１乃至第３の実
施例の回路図、第４図及び第５図はそれぞれ従来の演算
増幅回路の第１及び第２の例の回路図である。 １……逆相入力端子、２……正相入力端子、３……出力
端子、４……正側電源端子（第２の定電圧源端子）、５
……負側電源端子（第１の定電圧電源端子）、６〜８…
…定電圧バイアス点、Cc1，Cc2……周波数補償容量、Ｍ
１〜Ｍ２２，MC1〜MC3,MR1〜MR2,MS1〜MS21……MOSFE
T。
施例の回路図、第４図及び第５図はそれぞれ従来の演算
増幅回路の第１及び第２の例の回路図である。 １……逆相入力端子、２……正相入力端子、３……出力
端子、４……正側電源端子（第２の定電圧源端子）、５
……負側電源端子（第１の定電圧電源端子）、６〜８…
…定電圧バイアス点、Cc1，Cc2……周波数補償容量、Ｍ
１〜Ｍ２２，MC1〜MC3,MR1〜MR2,MS1〜MS21……MOSFE
T。
Claims (1)
- 【請求項１】ソースが共通に第１の定電流源を介して第
１の定電圧源に接続された第１と第２のMISFETからなる
第１のMISFET差動対と、ソースが前記第１のMISFET差動
対のソースに共通に接続され逆相入力端子に第１のソー
スフォロアを介してゲートが接続されドレインが前記第
１のMISFETのドレインと共通に接続された第３のMISFET
とソースが前記第１のMISFET差動対のソースに共通に接
続されゲートが第２のソースフォロアを介して正相入力
端子に接続されドレインが前記第２のMISFETのドレイン
に共通に接続された第４のMISFETとからなる第２のMISF
ET差動対と、前記第１と第３のMISFETの共通に接続され
たドレインと第２の定電圧源との間に接続された第２の
定電流源と、前記第１と第３のMISFETの共通に接続され
たドレインにソースが接続されたゲート接地形の第５の
MISFETと、前記第５のMISFETのドレインにドレインとゲ
ートが共通に接続されソースが前記第１の定電圧源に接
続された第６のMISFETと、前記第２と第４のMISFETの共
通に接続されたドレインと第２の定電圧源との間に接続
された第３の定電流源と、前記第２と第４のMISFETの共
通に接続されたドレインにソースが接続されたゲート接
地形の第７のMISFETと、前記第７のMISFETのドレインに
ドレインが接続され前記第６のMISFETのゲートにゲート
が共通に接続されソースが前記第１の定電圧源に接続さ
れた第８のMISFETと、前記第８のMISFETのドレインにゲ
ートが接続されドレインが出力端子に接続されソースが
前記第１の定電圧源に接続された第９のMISFETと、前記
第７のMISFETのソースにゲートが接続されドレインが前
記出力端子に接続されソースが前記第２の定電圧源に接
続された第１０のMISFETと、前記出力端子と前記第８の
MISFETのドレインとの間に接続された第１の周波数補償
回路と、前記第８のMISFETのドレインと前記第８のMISF
ETのゲートとの間に第２の周波数補償回路をもつ演算増
幅回路において、前記第１のソースフォロアの負荷でも
ある第４の定電流源と並列に接続された第１１のMISFET
のゲートが、前記第２のソースフォロアの負荷でもある
第５の定電流源と並列に接続された第１２のMISFETのゲ
ートとともに、ゲートがそれぞれ前記正相入力端子と前
記逆相入力端子に接続されドレインが共通に前記第１の
定電圧源に接続されソースが共通に第６の定電流源を介
して前記第２の定電圧源に接続された二つのMISFETの共
通なソースに接続されていることを特徴とする演算増幅
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60025475A JPH0618305B2 (ja) | 1985-02-13 | 1985-02-13 | 演算増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60025475A JPH0618305B2 (ja) | 1985-02-13 | 1985-02-13 | 演算増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61186009A JPS61186009A (ja) | 1986-08-19 |
| JPH0618305B2 true JPH0618305B2 (ja) | 1994-03-09 |
Family
ID=12167063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60025475A Expired - Lifetime JPH0618305B2 (ja) | 1985-02-13 | 1985-02-13 | 演算増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0618305B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4797631A (en) * | 1987-11-24 | 1989-01-10 | Texas Instruments Incorporated | Folded cascode amplifier with rail-to-rail common-mode range |
| JPH04120907A (ja) * | 1990-09-12 | 1992-04-21 | Fujitsu Ltd | オペアンプ回路 |
| JP4782471B2 (ja) * | 2005-05-24 | 2011-09-28 | オンセミコンダクター・トレーディング・リミテッド | レギュレータ回路 |
| WO2006126436A1 (ja) * | 2005-05-26 | 2006-11-30 | Thine Electronics, Inc. | 信号変換回路 |
| JP5022789B2 (ja) | 2007-06-27 | 2012-09-12 | ザインエレクトロニクス株式会社 | 信号変換回路及びレール・ツー・レール回路 |
-
1985
- 1985-02-13 JP JP60025475A patent/JPH0618305B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61186009A (ja) | 1986-08-19 |
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