JPS5815968B2 - 発振回路 - Google Patents

Description

【発明の詳細な説明】 本発明は発振回路、特にＰチャンネル絶縁ゲート型電界
効果トランジスタ（以下ＭＩＳＦＥＴ又は学にＦＥＴと
称す）とｎチャンネルＭＴＳＦＥＴとからなる相補型Ｍ
ＩＳ半導体集積回路（Ｃ−ＭＯ８ＩＣ）を使用した発振
回路に関する。

従来、電子式腕時計に使用されている水晶発振回路の１
つとして第４図のような回路が公知である。

この回路は基本的には同図に示すようにｎチャンネル型
ＭＩＳＦＥＴｎとＰチャンネル型ＭＩＳ−ＦＥＴｐとか
らなる増幅回路としての相補型ＭＩＳインパーク回路と
、゛この増幅回路の入出力間に正帰還回路を構成する水
晶振動子Ｘ及びコンデンサＣＤ 、 ＣＣ，とからなる
。

また、増幅回路の出力側に設けられた抵抗ＲＤは周波数
を安定させるためのものである。

ところがかかる発振回路においては消費電力が大きくな
るという問題を有する。

この問題は次のように説明される。

上記発振回路の主要部である相補型インバータ回路は、
完全にディジクル的な信号によって動作させる場合には
、ＭＩＳＦＥＴｎ、Ｍｐはそれぞれプッシュプル動作を
行うことにより両ＦＥＴが同時にオンになる時間が極め
て短く、そのため両ＦＥＴを通して流れる貫通電流（直
流電流）による消費電力の問題は余りない。

しかし、第５図に示すようなリニア（正弦波）信号が入
力側に印加された場合には、このインバータ回路が入力
信号が遷移領域（ＦＥＴＭｎ、Ｍｐそれぞれのしきい値
電圧Ｖｔｈｎ。

Ｖｔｈｐに達しない値域、すなわち斜線で示すＹ部分）
で動作する時間が長くなるので消費電力が大きくなると
いう問題番有する。

したがって本発明の目的とするところは消費電力の少な
い相補型インバータ回路を使用した発振回路を提供する
ことにある。

本発明の他の目的は増幅度の犠牲を少なくして低消費電
力化を達成し得る相補型ＭＯ８回路を使用した発振回路
を提供することにある。

本発明の他の目的は発振アナログ信号をディジタル信号
に変換する低消費電力の数形成形回路を供えた発振回路
を提供することにある。

本発明によれは直列接続されたＰチャンネルおよびＮチ
ャンネルＭＩＳＦＥＴのドレイン間に抵抗を直列に挿入
したそれぞれのドレインから独立にそれぞれのケートに
バイアス電流を供給する実質的にＢ級動作をする相補型
インバータ回路を使用する発振回路が提供される。

この発振回路によれは、増幅率の犠牲を少なくして低消
費電力化が達成される。

本発明の特徴および他の目的は図面を参照した以下の説
明から明らかとなるであろう。

第１図は、本発明の発振回路に使用されるインバータ回
路の回路を示している。

この回路は、ＭＴ ＳＦＥＴＭｎ 、 Ｍｐの動作点（
バイアス点）をほぼそれぞれのしきい値電圧Ｖｔｈｎ、
Ｖｔｈｐ近くに設定することにより、両ＦＥＴをＢ級プ
ッシュプル動作させて、低消費電力化を可能としている
。

すなわち、電源端子−ＶＤＤ側に設けられたｎチャンネ
ル型ＭＩＳＦＥＴＭｎと電源端子ＶＳＳ側に設けられた
Ｐチャンネル型ＭＩＳＦＥＴＭｐとを直列接続し相補型
インバータを構成し、上記ＭＩＳＦ−ＥＴＭｎとＭｐと
の間にほぼ同等な値の２つの抵抗ＲＩ、＋ ｔＲＬ２、
を直列接続し、上記ＦＥＴＭｎとＭｐのゲートとドレイ
ン間にはそれぞれバイアス抵抗ＲＰＩ、ＲＦ２を接続し
、さらにこのＦＥＴＭｎ、Ｍｐのゲートにはそれぞれ容
量素子Ｃ１，Ｃ２を介して入力Ｖｉｎを共通に印加し、
上記抵抗ＲＬｔｔＲＬｚとの共通接続点から出力Ｖｏｕ
ｔを取り出すものとしている。

以上のような構成によれば以下に示す動作説明によりそ
の目的が達成できる理由が明らかとなろう。

第２図は動作説明のための説明図である。

同図では縦軸に出力電圧Ｖｏｕｔをとり、横軸に入力電
圧Ｖｉｎをとったものであり、実線で示す曲線はＭＩＳ
ＦＥＴＭｎのドレイン電圧（Ａ点）とゲート電圧（Ｃ点
）との関係を表わす特性曲線で、一方破線で示す曲線は
ＭＩＳＦＥＴＭｐのドレイン電圧（Ｂ点とそのゲート電
圧（Ｄ点）との関係を表わす特性曲線である。

ＲＦｌ ｔＲＦ２はそれぞれＭＩＳＦＥＴＭｎ、Ｍｐの
ゲート電位をドレインとはゾ等しい直流電位にバイアス
する働きがあり、その抵抗値が低い程バイアス点の安定
性が良く、また高い程増幅率を高く維持できる。

両特性を考慮すると、ＲＦ１１ＲＦ２の抵抗値は約１０
ＭΩに設定すれば良い。

また各ＭＩＳＦＥＴの負荷抵抗となる抵抗ＲＬｔｔＲＬ
２の抵抗値を各ＦＥＴのオン時におけるソース・ドレイ
ン間抵抗値に対して高くすればする程、入出力伝達曲線
はより急峻な変化を示する共にゲート・ソース間のバイ
アス電圧はそのしきい電圧に近づき、消費電力は一層小
さくなる。

この抵抗ＲＬｔ ｓ ＲＬ２は両ＦＥＴのドレイン側に
挿入されているが、これは増幅率の犠牲を小さくするた
めである。

なぜならば、もしそれらがソース側に直列に接続される
と、このソース抵抗による負帰還作用によって回路の増
幅率が小さくなるからである。

これらの抵抗ＲＦｔ ｔ ＲＦ２ ｔ ＲＬｔおよびＲ
Ｌ２としては、ＰＮ接合で半導体基板から分離された半
導体抵抗、多結晶シリコン体の抵抗ＭＩＳＦＥＴのゲー
トに固定電圧（電源電圧、接地電圧）を印加してソース
・ドレイン間のチャンネル抵抗を利用したＦＥＴ抵抗を
使用することができ、この場合ＦＥＴ等と一緒に一つの
半導体チップに内蔵（集積化）することができる。

さらに、入力Ｖｉｎからの信号の直流成分はコンデンサ
Ｃ１，Ｃ２によってカットされるからＭＩＳＦＥＴＭｎ
、Ｍｐのバイアス点はそれぞれ影響されず個別的に定ま
る。

以上のようにして設定した動作点において、第２図にお
ける入力Ｖｉｎ側に交流信号が印加されると、コンデン
サＣ１，Ｃ２を介して得られるＣ点、Ｄ点の信号は同図
に示すようになり、これに対するＡ点、Ｂ点の出力は増
幅された形となって表われる。

そして、このＡ点、Ｂ点の合成出力が出力電圧Ｖｏｕｔ
となるのである。

したがって、１サイクルの前半はＦＥＴＭｐがオンとな
ってＢ点に出力が表われ後半はＦＥＴＭｎがオンとなり
Ａ点に出力が表われ図中斜線で示すような形となる。

このように両ＦＥＴがそれぞれ半サイクルの増幅動作を
分担し、Ｂ級プッシュプル増幅悪の動作を行うものとな
る。

上記の相補型インバータ回路ではこのようにＢ級プッシ
ュプル動作をするので、両ＭＩＳＦＥＴが共にオンとな
る時間が短くなり、したがって貫通電流が流れる時間は
短くなるから消費電力は小さくなる。

以上のことは、上記の回路が理想的に動作した場合につ
いてであるが、実際の設計に当ってはＭＩＳＦＥＴの動
作速度の関係から瞬間的には両ＦＥＴがオンとなりわず
かの貫通電流が流れるおそれが生じ得る。

しかし、かかる場合にも、両ＦＥＴ間に抵抗ＲＬｔ ｌ
Ｒｂ２が設けられているためこれによって上記貫通電
流は制限され、殆んど無視できるものとなる。

以上のことより上記の回路は、その入力端子に発振の正
帰還信号とされるリニア（正弦波）な信号を受けても消
費電力の少ない動作をすることになる。

本発明の発振回路に使用するインバータ回路は上記例に
限定されず、種々に変形することができる。

例えは、上記回路例では出力をＭＩＳＦＥＴＭｎとＭｐ
との接続点であって抵抗ＲＬＩ Ｉ Ｒｂ２を介した点
から１つだけ取り出すものとしたがこれに限られず必要
に応じて各ＭＩＳＦＥＴのドレインからそれぞれ出力を
取り出すものであってもよい。

第３図は電子式腕時計に使用される水晶発振回路の１実
施例を示すものであ、す、増幅手段に上記の相補型イン
バータ回路を使用し、その入出力間に水晶振動子Ｘ及び
コンデンサＣＤ、Ｃｏとからなる正帰還回路を接続する
。

なお、発振回路の１つの出力Ｖｏｕｔのみを波形竪形用
のインパークを介して分周回路に入力する場合には次の
ような問題を生ずる。

すなわち、発振回路の相補型インパーク回路には抵抗Ｒ
Ｌｔ １ＲＬ２が設けられており、容量によって波形が
なまるため、その出力Ｖ□ｕｔは正弦波に近くなる。

したがって、それを直接インバータに入力するとこのイ
ンバータに貫通電流が長い間流れ、やはり消費電力が大
きくなるという問題を生ずることになる。

上記の問題をも解決するためには図示のように、ＭＩＳ
ＦＥＴＭｎ、Ｍｐのドレイン点の電圧■Ａ ＶＢを出力
として取り出しそれぞれを次段の相補型インバータ回路
を構成するＭＩＳＦＥＴＭｎ １．Ｍｐｌに入力し、そ
の出力を波形整形用インバータ回路ＩＮを介して分周回
路Ｇに入れてやれは良い。

こうすれば、それぞれ分担された発振出力信号鳳■８が
次段の相補型インバータ回路（Ｍｎ１２ＭＩ）ｔ）に入
ることになり、このインバータ回路には負荷抵抗が入っ
ていないからその出力■８には短形波が得られる。

従って、インバータ回路の各ＭＩＳＦＥＴのソース・ゲ
ート間に加わる発振出力信号Ｖ、、Ｖ８の直流分がそれ
ぞれのしきい値電圧近くであるので、波形成形用インバ
ータの両ＦＥＴが同時にオンする時間は短くなり消費電
力が小さくされる。

また、上記実施例の発振回路に使用する増幅回路は、Ｍ
ＩＳＦＥＴの極性を逆にし、電源電圧の印加力向を逆に
して回路を構成するものであってもよいことは言うまで
もない。

さらに、上記実施例に示した基本的回路構成に加えて、
その回路動作を有効に行わせるための素子及び回路を付
加してもよい。

本発明は消費電力の少ない増幅回路として広く利用でき
る。

【図面の簡単な説明】

第１図は本発明の発振回路に使用する相補型インパーク
回路の１例を示す回路図、第２図はその動作説明のため
の説明図、第３図は本発明の実施例の発振回路の回路図
、第４図は従来の発振回路の回路図、第５図は貫通電流
が生ずる理由を示す説明図である。 Ｍｎ ＋ Ｍｐ ＋ Ｍｎ １ ＋ Ｍ ｐ １ ＋
’ Ｆ ＥＴ 、 ＲＦｌ ｒ ＲＦ２ ＋ＲＬ１．
ＲＬ２．ＲＦ、ＲＤ・・・・・・抵抗、Ｃ１，Ｃ２，ｃ
ｏ。 ＣＤ・・・・・・コンデンサ、Ｘ・・・・・・水晶振動
子、ＩＮ・・−・・・インパーク、Ｇ・・・・・・分周
回路。

Claims (1)

1. 【特許請求の範囲】 １ 電源端子間に直列接続されたＮチャンネル型ＭＩＳ
   ＦＥＴとＰチャンネル型Ｎ１５ＦＥＴとからなる相補型
   インバータ回路と、上記相補型インバータ回路の入出力
   端子間に接続された正帰還回路とを含む発振回路であっ
   て、上記Ｎチャンネル型ＭＩＳＦＥＴのドレインとＰチ
   ャンネル型Ｍ Ｉ ５ＦＥＴのドレインとは抵抗手段を
   介して結合され、上記Ｎチャンネル型ＭＩＳＦＥＴのゲ
   ートとＰチャンネル型ＭＴＳＦＥＴのゲートとは相互に
   直流的に分離した状態で交流的に結合する結合手段を介
   して結合され、上記Ｎチャンネル型ＭＩＳＦＥＴのゲー
   トにはそのドレイン電位に応じたバイパス電圧を供給す
   るバイアス抵抗手段が結合され、上記Ｐチャンネル型Ｍ
   ＩＳＦＥＴのゲートには、そのドレイン電位に応じたバ
   イアス電圧を供給するバイアス抵抗手段が結合されてな
   ることを特徴とする発振回路。 ２、特許請求の範囲第１項において、正帰還回路は水晶
   振動子によって構成されてなることを特徴とする発振回
   路。