JPS584249Y2 - スイシヨウハツシンキカイロ - Google Patents

Description

【考案の詳細な説明】 本考案は極小消費電力を目指した水晶発振器回路に関す
る。

従来水晶振動子を含む発振器回路は、第１図に示すよう
に増巾器Ａと水晶振動子を含む帰還回路Ｂで構成されて
おり、その発振条件ばＢａｒｋｈａｕｓｅｎの式で以下
のように与えられる。

１α１・ｌβ１≧１（１） １５＋乙、＃＝ｎＸ３６０（ｎは整数）（２）ここでα
、βはＡ、Ｂの電圧増巾率、乙α、乙βはその位相角で
ある。

又水晶振動子はその機械的共振点近傍で第２図のような
等価回路で表わされそのインピーダンス２は となる。

こ＼でＲ，Ｘは夫々２の実数部、虚数部である。

更にＸ＝０なる点が２つあり、一つが共振周波数ｆ ｒ
ｙ もう一つが破損周波数ｆａであり、このｆａ、
ｆｒ間でＸは正となる。

発振周波数はＸの正の領域で負担容量と称せられる直列
共振容量ＣＩのりアクタンスＸＣＩＫＸが等しくなる点
で決まり、この周波数におけるＲの値が水晶インピーダ
ンス値である。

第２図の水晶振動子の等価回路を第１図の水晶部分に置
き換え且つＲＯに増巾器の出力抵抗を、Ｃｄにその出力
容量を、Ｃｇにその入力容量を加えると第３図に示され
るように第１図における帰還回路Ｂに相当する等価回路
が得られる。

こΣでこの回路から伝達特性は次式で与えられる。

ここで現在、水晶発振回路の増巾器Ａに用いられている
ＰチャンネルとＮチャンネルＦＥＴを使用した相補形回
路の増巾器について説明しよう。

第４図ａはその増巾器として用いられるインバータであ
る。

周知のように相補形インバータはＰチャンネルＦＥＴ１
のソースをＶｄｄ供給端子に、ＮチャンネルＦＥＴ２の
ソースをＶｓｓ供給端子に、各ＦＥＴＩ、２のゲートは
互いに結線して入力端子３に、各ＦＥＴ１，２のドレイ
ンは互いに結線して出力端子４に、ＰチャンネルＦＥＴ
１のサブスレートはＶｄｄに、ＮチャンネルＦＥＴ ２
のサブストレートはＶｓｓにそれぞれ接続してなる回路
である。

いまＶｄｄには＋ＥＶ、ＶｓｓをＧＮＤとするバイアス
を考える。

入力３が＋ＥＶになるとＮチャンネルＦＥＴ２が導通Ｏ
Ｎ、ＰチャンネルＦＥＴ１が非導通０ＦＦｔ、て出力４
はＧＮＤとなる。

逆に入力３がＧＮＤとなると、ＮチャンネルＦＥＴ２が
ＯＦＦ、ＰチャンネルＦＥＴ１がＯＮして出力４は＋Ｅ
ｖとなる。

このような特性を表わしたのが第４図すで、入力電圧が
Ｏｖ→＋Ｅｖあるいは＋Ｅｖ−＋Ｏｖにかかわる遷移領
域（ＶＭの期間にはＰ、Ｎともに活性領域に入り、この
ときＶｓｓ−Ｖｄｄ間に電流（ＩＤＤ）が流れる。

この状態を第４図Ｃに示す。このインバータに第５図に
示されている如くＲＦなるバイアス用高抵抗を入力３と
出力４間に接続して発振回路の増巾器として用いる。

第５図は従来からある一般的水晶発振回路を示しである
。

前記ＲＦは増巾器の電源をＯＮにしたときおこるスター
ト時の不発振を防止するためのものである。

つまりｃｌｏｓｅｄ １ｏｏｐ ｇａｉｎが１より小さ
いときＦＥＴのどちらか一つがＯＮのままで他のＦＥＴ
がＯＦＦのままでラッチされると発振がおこらないため
そのスタート時の発振を確実にするためのものである。

したがってＲＦは帰還回路の減衰量や位相にわずかでも
影響を与えないようにすることが必要で実際非常に大き
な値となっている。

（例えば数ＭΩ） 第２図に示した相補形インバータ増巾器の位相回転は容
量性負荷の程度にもよるが腕時計など一般に用いられる
１ ６に、３２ＫＨ２などの周波数領域ではほとんど１
８０°と考えられるから発振条件は（５）式からｌβ＝
１８０°として ：Ｘｃｇ＋ Ｘｃ ｄ （７）となる
。

したがって水晶のインピーダンスが小さいときあるいは
Ｒｏが十分大のときＸ＝Ｘｃｌとなるように上式のＸｃ
ｇ、Ｘｃｄを選定すれば水晶の定められた周波数で発振
可能である。

いま文献半導体トランジスタ研究資料５ＳＤ７２− （
１９７２−１１）電子通信学会発行”腕時計用ＣＭＯ８
ＩＣの設計″大久保利実他３名共著によれば帰還系の伝
達特性はＲｓが犬なる程βが小さくなると求められてい
るから増巾率が小さい増巾器では発振が困難となること
、即ち第２図に示す従来の発振器では用いる水晶のＲｓ
が大きいと増巾器のβが犬なることが発振器の一つの必
要条件となる。

また過渡領域における増巾器のＶｄｄ−Ｖｓｓ間電流が
入力の波形に依存し、その波形が正弦波のようなもので
あると可成りの電流が流れる。

また実際の応用として時計用分周器なと時計装置への応
用が多く、この場合全消費電力は使用電池の電流容量か
らある枠内に規定されており、例えば分周器に応用した
場合第６図のように発振回路部分は分周回路の駆動とψ
、ψをつくるところまでを考えると少なくとも２−３段
以上のインバータから成る発振器を要す。

この理由は発振部のＡ、Ｂの波形が増巾器７だゆではそ
の用いるＦＥＴの伝達コンダクタンス（相互コンダクタ
ンスともい５）ｇｍが消費電力から制限されるとすると
大きなｇｍとすることができずその結果完全な方形波と
ならない。

何故ならば増巾器７のスイッチングスピードはＢ点に存
在する容量（第３図のＣｄに相当する容量）の充放電に
より決まり、増巾器７を第４図ａのインバータで構成す
ると、ＦＥＴ１，２はその容量を充分に充放電させるだ
けの大きいｇｍとすることが要求される。

しかし、ＦＥＴ１，２のｇｍを大きくすると第４図Ｃに
示した電流−電圧（ｐｏｗｅｒ特性）のＩＤＤＭａｘが
ｇｍに比例して犬となり、Ｐｏｗｅｒを膨大に要する発
振器となる。

このことは電池駆動の時計などの省エネルギーシステム
に用いる回路として不向きとなるわけで、したがって増
巾器７のｇｍは最小とすることが多い。

これに伴ないＢ点の波形は完全な方形波とならす、それ
故インバータ８によりさらに増巾し、クロックパルスψ
とするとともにさらにインバータ９によりクロックパル
スψをつくる。

ψを要する理由は相補形分周回路では少なくとも第６図
に示すようにψの補数であるφも必要であるからである
。

このように従来の第５図に示す発振器では■ インバー
タ（増巾器）の増巾率が小さいこと。

■ インバータの遷移時間での電流が多く流れ、Ｐｏｗ
ｅｒを多く要すること。

［相］ 分周回路などに応用した時、波形整形インバー
タが数段要することからＰｏｗｅｒが多くなることなど
の欠点を有する。

本考案は上記の欠点を除去した新規な水晶発振器を提供
するもので、具体的には前記増巾回路を構成するために
、電源供給端子間にＮチャンネルＭＯ８ＦＥＴとＰチャ
ンネルＭＯ８ＦＥＴとを直列に接続してＣ／ＭＯＳイン
バータを構成し、この回路の前記両ＭＯ８ＦＥ’ｌ’間
に、非線形抵抗を示し得るＭＯＳＦＥＴから成る電流制
御抑圧素子を直列に接続して、消費電力が極めて少なく
且つ電気的特性の良好な水晶発振回路を得るものである
。

ここで、このＣ／ＭＯＳインバータの入・出力間に水晶
振動子を有する帰還回路が接続される。

即ちこの水晶発振器回路では半導体集積回路内にＭＯＳ
ＦＥＴから成る電流制御抑圧素子を接続したがその理由
について述べる。

電源供給端子と電源間に抵抗等を挿入すると、第４図す
における電流ピーク値を低減して、Ｖｄ ｄ−Ｖｓｓ間
に流れる直流電流によるＰｏｗｅｒを低下させることが
できるが、以下の欠点を有する。

■抵抗を入れたことにより電源マージン特にＶｄｄ順が
大きくなる。

■ＦＥＴのしきい値電圧が見かけ上高められる。

■集積回路化した時容易に高抵抗が得られずイオン注入
等の特殊な工程が要る。

つまり抵抗Ｒを電源供給端子と電源間に接続したことは
換言するとＰチャンネルＦＥＴのソースにソース抵抗が
入ったことになり、前記抵抗Ｒによって電圧降下が生じ
ＰチャンネルＦＥＴの見かげ上のしきい値電圧（以下Ｖ
ｔｈ）Ｖｔｈｐを高めることになる。

したがって第４図すの入出力電圧伝達特性のＶｔｈｐ範
囲が大きくなる。

このような状態は遷移領域を見掛は上小さくすることに
なりその遷移領域でのＰｏｗｅｒっまり第４図Ｃの電流
ピーク値を低くする傾向になる。

しかしＮチャンネルＦＥＴのしきい値電圧Ｖｔ ｈＮが
一定であるとＶＭが狭くなるだけで不都合は残る。

っまりＶｄｄの動作する最小値ＶｄｄＭｉｎが小さくな
らないことになる。

東芝しビュー１９７２年１２月号６電子時計用ＣＭＯ８
ＩＣ”１０８０ページにはＩＶｄｄｒｒＩｉ ｎ ｌ
＝ ｌ Ｖｔｈｐ Ｉ ＋ Ｉ ＶｔｈＮなる関係が示
されているが、この関係から大まかにＶｄｄｍｉｎの小
さくならないことを示す。

仮りにＶｄｄｍｉｎを１．５Ｖ迄移動作可能にするには
、実際の製造では１Ｖｔｈｐｌ Ｏ，７Ｖ、Ｖｔｈｎ
＝＝０．６Ｖにする。

今前記挿入抵抗Ｒが電流抑圧のため数百にΩとしてその
電圧降下が約０．３■あったとするとＰチャンネルＦＥ
Ｔのしきい値電圧ｖｔｈｐま１．０■とみなせる。

その為上式を適用するとＶｄｄｍｉｎは１．６ｖとなっ
て１．５ｖ電源の動作は不可能となる。

つまり抵抗Ｒ挿入によりその電圧降下が生じ、その為Ｆ
ＥＴ回路上のｖｔｈが犬となりＶｄｄｍｉｎの限界を大
きくする。

したがってＶ ｔ ｈ ｐ ｔ Ｖ ｔ ｈ ｎはこの
点を考慮しなげればならない。

この結果固有のＦＥＴを前記例ではＰ、ＮＦＥＴ共に０
．６Ｖ以下にせざるを得ない。

このような値又は下まわる時第７図のように素子のゲー
ト電圧に対するドレイン電流特性はＶｔｈ＝０．６Ｖ以
下の時或はその近辺では円で囲んで示されている如く曲
線の下の部分にえん曲を有し素子製造上のばらつきによ
り、とかく左側の曲線に示すように特性のずれが生じ素
子がｄｅｐｌｅｔｉ ｏｎ （ノーマルＯＮ）化となり
、これによるソース電流が増し、Ｐｏｗｅｒの増大を招
く。

又このように零電位に近い微細電圧コントロールは現時
点でｙｉｅｌｄ（歩留り）の低下を招くと共に雑音に対
しても弱くなり経済的に不利となる。

又挿入抵抗ＲをＦＥＴのソース又はドレインとなるＰ＋
Ｎ十等の高濃度の不純物による拡散により形成した場合
、そのシート抵抗が一般的に数１０Ω〜１００Ω前後の
為高抵抗の実現は占有面積の増大を招く為ＩＣ化には不
向きである。

以上の理由により本願では半導体集積回路内にＭＯＳＦ
ＥＴから成る電流制御抑圧素子を設定した。

次に実施例について説明するが具体的な構成は図面上明
らかなので第８図ａにおける場合を述べる。

ここで本考案の水晶発振回路は、その全体構成図を省略
しであるが、第８図〜第１１図の増巾回路を第１図の増
巾器Ａに置き換えることにより得られるものである。

この第８図ａの例ではＰチャンネルＦＥＴのドレインと
出力端子間に電流制御抑圧用素子Ａを挿入した回路であ
る。

このような構成にすると従来からの欠点はほとんど是正
され、Ｐｏｗｅｒ低域にもつとも有効な回路が提供でき
る。

つまりこの挿入した電流抑圧用素子１１のため第４図Ｃ
の電流ピーク値はその抵抗弁だけ抑圧でき、Ｐｏｗｅｒ
の＊＊低下を招くことができる。

また電流抑圧用素子はＭＯＳＦＥＴのため占有面積は不
純物濃度をもつ拡散抵抗のそれよりも小さくてもすむた
め高抵抗としての電流抑圧素子が実現できる。

例えば５００にΩを挿入した場合、ＦＥＴの大きさは飽
和動作より伝達コンダクタンス（相互コンダクタンス）
ｇｍは次式で与えられ、その抵抗弁Ｒは近似的にｇｍの
逆数とすると、 となりチャンネル巾Ｗ＝１０μどするとチャンネル長り
二１７μのＦＥＴ５０を作れば容易にその実現ができる
。

（支）上式に用いた物理量は次のとおり ＭＰチャンネルＦＥＴの移動度１５０×１０１（ｒｒ？
／ｖｓ）ｇｏｘシリコン酸化膜の誘電率３４．５ Ｘ
ｔｏ −１２（Ｆ／ｍ）ｔｏｘゲート酸化膜の厚さ１２
００（５，）ＶＧＳゲート電圧 １．５（Ｖ） ＶｔｈＬきい値電圧（Ｐチャネル）ｏ、ｒ （Ｖ）こ
れをシート抵抗約４０Ω／口をもつ不純物濃度をもつ拡
散抵抗により実現したとするとＲは近似的に となるから抵抗の拡散中Ｗを１０μとするとその拡散長
りは１２５０００μとなりその占有面積は前記ＦＥＴの
ときよりも大巾に大きくなる。

それ数本発明によればそのチップサイズは可成り小なる
ものになる。

またＦＥＴにより電圧降下が生じてもＦＥＴ１０のソー
スにソース抵抗として挿入された配置となっていないた
めＦＥＴｌ０のしきい値電圧は大きくならず先に述べた
従来側のよ５なＶｄｄｍｉｎの大きさを高めることはな
く前記考え方によれば純粋に個有の１ＶｔｈｐｌとＩＶ
ｔｈＮＩとの和のみによりＶｄｄｍｉｎは決定される。

したがって前述しｔ、−ヨうに一例とＬ て１Ｖｔｈｐ
ｌ＝０．７Ｖ 、ＩＶｔｈＮ＝０．６ＶｌのときＶｄｄ
ｍｉｎ、はＦＥＴ１１の有無（ｑ＞’ｓわらず１．３■
まで理想的に動作し、その１，５■動作の仕様を十分満
足する。

さらに個有ＶｔｈｐとＶｔｈＮとが工程により生じるバ
ラツキをも考慮しても和でＶｄｄｍｉｎが決定されると
考えた場合、従来と反してｖｔｈのバラツキに対する製
造の許容量は大きくとれ、Ｙｉｅｌｄ（歩留り）向上は
多いに期待できる。

またそれにしたがいコストダウンも招くことができ更に
は、電流制御抑圧素子としてＭＯＳＦＥＴを使用してい
ることにより、そのＭＯＳＦＥＴのゲート制御が可能で
あり、種々の特性要求に応じて、そのゲートバイアスを
任意に設定することによって抵抗値を制御することがで
きる。

即ち希望の特性をもった発振回路を得ることが可能であ
る。

本考案による寄与率は非常に高いものになる。

又第９図〜１１図はＣ／ＭＯＳインバータを３段カスケ
ードして成る増巾回路を示し、電流制御抑圧素子を一段
目のＣ／ＭＯＳインバータに適用した例を示した。

更に第１２図はＭＯＳＦＥＴから成る電流制御抑圧素子
を示し、抑圧素子Ａに相当するものとしてはＰチャンネ
ル形ＭＯ８ＦＥＴが抑制素子Ｂに相当するものとしては
Ｎチャンネル形ＭＯ８ＦＥＴが夫々示されている。

【図面の簡単な説明】

第１図は従来の水晶発振器回路を示した図、第２図ａ、
ｂは水晶振動子の等価回路図、第３図は第１図における
帰還回路Ｂと第２図における回路とを統合して示す等価
回路図、第４図ａはＣＭＯ８基本インバータ回路図、同
図すは電圧伝達特性を示した曲線図、同図ＣはそのＰｏ
ｗｅｒ特性を示した曲線図、第５図は従来の水晶発振器
回路にＣＭＯＳインバータを適用した回路図、第６図は
分周器等に適合するように波形整形用のインバータを付
加した従来のクロックパルス発生回路図、第７図はｖｔ
ｈを下げるために生ずるｄｅｐｌｅｔｉｏｎ化し易い現
象を説明したＦＥＴのＶＧ−Ｖ／″ｎ５特性曲線図、第
８〜１１図は本考案の実施例を示した回路図、第１２図
は本考案回路に適用するＭＯＳＦＥＴから成る電流制御
抑圧素子の具体例を示した図である。 １１・・・・・・電流制御抑圧素子、１０，１２・・・
・・・Ｃ／ＭＯＳインバータ用ＦＥＴ。

Claims (1)

【実用新案登録請求の範囲】
1. 電源供給端子間にＮチャンネルＭＯ８ＦＥＴとＰチャン
   ネルＭＯ８ＦＥＴとを直列に接続して構成されたＣ／Ｍ
   ＯＳインバータを有する増巾回路と、この増巾回路の入
   ・出力間に接続された水晶振動子を有する帰還回路と、
   前記Ｃ／ＭＯＳインバータにおける前記両ＭＯ８ＦＥＴ
   間に直列接続されたＭＯＳＦＥＴから成る電流制御抑圧
   素子とを備えて成る水晶発振器回路。